JP3462184B2 - 集積回路装置 - Google Patents
集積回路装置Info
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- JP3462184B2 JP3462184B2 JP2001078532A JP2001078532A JP3462184B2 JP 3462184 B2 JP3462184 B2 JP 3462184B2 JP 2001078532 A JP2001078532 A JP 2001078532A JP 2001078532 A JP2001078532 A JP 2001078532A JP 3462184 B2 JP3462184 B2 JP 3462184B2
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
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Description
【０００１】
【発明の背景】この発明は一般的には、集積回路（「Ｉ
Ｃ」）装置の分野に関する。より特定的にはこの発明
は、外部から供給される電源を超過するかまたはより低
いかの、いずれかの電圧レベルを要求するＩＣ装置に関
して特に適用性のある低ノイズのチャージポンプ回路の
ための、ドライバタイミングおよび回路技術に関する。
Ｃ」）装置の分野に関する。より特定的にはこの発明
は、外部から供給される電源を超過するかまたはより低
いかの、いずれかの電圧レベルを要求するＩＣ装置に関
して特に適用性のある低ノイズのチャージポンプ回路の
ための、ドライバタイミングおよび回路技術に関する。
【０００２】ＩＣ装置は、典型的には電力電圧供給
（「ＶＣＣ」）と相対的な回路接地電圧供給（「ＶＳ
Ｓ」）とのみを必要とするよう設計される。これにより
装置内のＩＣ装置の使用がより容易になる。それでも、
これらの装置のサブ回路が適切な動作のために、これら
のレベルより高いかまたは低い電圧供給レベルを必要と
する場合もある。
（「ＶＣＣ」）と相対的な回路接地電圧供給（「ＶＳ
Ｓ」）とのみを必要とするよう設計される。これにより
装置内のＩＣ装置の使用がより容易になる。それでも、
これらの装置のサブ回路が適切な動作のために、これら
のレベルより高いかまたは低い電圧供給レベルを必要と
する場合もある。
【０００３】現在のダイナミックランダムアクセスメモ
リ（「ＤＲＡＭ」）装置は、十分に高いレベルまでメモ
リアクセストランジスタゲートまたはロウデコーダ論理
を駆動するためにすべてのＶＣＣレベルがメモリセルに
書込まれるように、ＶＣＣより高い電圧供給レベルを要
求することが多い。ＤＲＡＭはまた、ＶＳＳより低い電
圧レベルを要求することも多いが、これは基板をバイア
スさせて周辺回路からの少数キャリア注入を防ぐために
使用される。さらに、電気的消去書込可能型プログラマ
ブル読出専用メモリ装置（「ＥＥＰＲＯＭ」）はメモリ
セルをプログラムするかまたは消去するためにＶＣＣよ
り高い電圧供給レベルを要求することが多い。
リ（「ＤＲＡＭ」）装置は、十分に高いレベルまでメモ
リアクセストランジスタゲートまたはロウデコーダ論理
を駆動するためにすべてのＶＣＣレベルがメモリセルに
書込まれるように、ＶＣＣより高い電圧供給レベルを要
求することが多い。ＤＲＡＭはまた、ＶＳＳより低い電
圧レベルを要求することも多いが、これは基板をバイア
スさせて周辺回路からの少数キャリア注入を防ぐために
使用される。さらに、電気的消去書込可能型プログラマ
ブル読出専用メモリ装置（「ＥＥＰＲＯＭ」）はメモリ
セルをプログラムするかまたは消去するためにＶＣＣよ
り高い電圧供給レベルを要求することが多い。
【０００４】この点で、ＶＣＣより高い電圧レベルはし
ばしば、チャージポンプ回路によってＩＣ装置自体の上
（すなわち「オンチップ」）で発生される。ＶＣＣのレ
ベルより高い電圧を導出するために使用されるチャージ
ポンプ回路は、一般的には次のように動作する。すなわ
ち、キャパシタの第１のノードをＶＣＣに接続する一
方、第２のノードをＶＳＳに接続するステップと、キャ
パシタの第１のノードをＶＣＣから切断しこれをポンピ
ングされたノード（「ＶＣＣＰ」）に接続するステップ
と、キャパシタの第２のノードをＶＳＳから切断しこれ
をＶＣＣに駆動することにより第１のノードをＶＣＣよ
り高く駆動してキャパシタの第１のノードをポンピング
されたノードに結合しそれに電荷を送るステップと、キ
ャパシタの第１のノードをポンピングされたノードから
切断しこれをＶＣＣに再接続するステップと、第２のノ
ードをＶＣＣから切断して再びＶＳＳに結合することに
よりキャパシタの初期状態をリストアするステップとを
繰返す結果、電荷がＶＣＣからＶＣＣＰに「ポンピング
される」。
ばしば、チャージポンプ回路によってＩＣ装置自体の上
（すなわち「オンチップ」）で発生される。ＶＣＣのレ
ベルより高い電圧を導出するために使用されるチャージ
ポンプ回路は、一般的には次のように動作する。すなわ
ち、キャパシタの第１のノードをＶＣＣに接続する一
方、第２のノードをＶＳＳに接続するステップと、キャ
パシタの第１のノードをＶＣＣから切断しこれをポンピ
ングされたノード（「ＶＣＣＰ」）に接続するステップ
と、キャパシタの第２のノードをＶＳＳから切断しこれ
をＶＣＣに駆動することにより第１のノードをＶＣＣよ
り高く駆動してキャパシタの第１のノードをポンピング
されたノードに結合しそれに電荷を送るステップと、キ
ャパシタの第１のノードをポンピングされたノードから
切断しこれをＶＣＣに再接続するステップと、第２のノ
ードをＶＣＣから切断して再びＶＳＳに結合することに
よりキャパシタの初期状態をリストアするステップとを
繰返す結果、電荷がＶＣＣからＶＣＣＰに「ポンピング
される」。
【０００５】ＶＣＣＰが相対的に大量の電流を供給する
ことを必要とするこれらの用途においては、チャージポ
ンプ内のキャパシタおよびトランジスタも大型でなけれ
ばならない。トランジスタのスイッチが「オン」と「オ
フ」とに切換わり、キャパシタのノードを「ハイ」また
は「ロー」に駆動するとき、大量の電流が流れ、また電
流量の変化率（「ｄＩ／ｄｔ」）も大きい。電圧供給Ｖ
ＣＣとＶＳＳとはこの電流を供給し、かつ吸い出すた
め、ＶＣＣおよびＶＳＳ電圧レベルはチャージポンプ動
作の結果、変動する。この電圧変化は望ましくない「ノ
イズ」を含み、ＶＳＳおよびＶＣＣ供給上のこのノイズ
によりＩＣ装置がシステム内で適切に機能できなくな
る。ノイズの量は、ＶＣＣおよびＶＳＳ供給の抵抗およ
びインダクタンスから決定され、ＩＣ装置に関しては、
最も制御が困難なノイズ源はｄＩ／ｄｔ因子によるもの
であるが、これはダイボンドワイヤが顕著なレベルのイ
ンダクタンスを提供するからである。
ことを必要とするこれらの用途においては、チャージポ
ンプ内のキャパシタおよびトランジスタも大型でなけれ
ばならない。トランジスタのスイッチが「オン」と「オ
フ」とに切換わり、キャパシタのノードを「ハイ」また
は「ロー」に駆動するとき、大量の電流が流れ、また電
流量の変化率（「ｄＩ／ｄｔ」）も大きい。電圧供給Ｖ
ＣＣとＶＳＳとはこの電流を供給し、かつ吸い出すた
め、ＶＣＣおよびＶＳＳ電圧レベルはチャージポンプ動
作の結果、変動する。この電圧変化は望ましくない「ノ
イズ」を含み、ＶＳＳおよびＶＣＣ供給上のこのノイズ
によりＩＣ装置がシステム内で適切に機能できなくな
る。ノイズの量は、ＶＣＣおよびＶＳＳ供給の抵抗およ
びインダクタンスから決定され、ＩＣ装置に関しては、
最も制御が困難なノイズ源はｄＩ／ｄｔ因子によるもの
であるが、これはダイボンドワイヤが顕著なレベルのイ
ンダクタンスを提供するからである。
【０００６】従来のチャージポンプ回路において、ポン
プキャパシタはインバータによって駆動され相対的に大
きな時間対電流の変化（「ｄＩ／ｄｔ」）をもたらす
が、これはキャパシタのノードが駆動されるとき、およ
び中間のノードを電源に接続するトランジスタが「オ
ン」に切換えられるときに起こる。ｄＩ／ｄｔは同様
に、中間のノードをポンピングされたノードに接続する
トランジスタが「オン」に切りかえられるときにも起こ
る。キャパシタのノードと中間のノードとにおけるこれ
らのｄＩ／ｄｔ変化は、望ましくなく、ときには受入れ
られないノイズを回路にもたらす。
プキャパシタはインバータによって駆動され相対的に大
きな時間対電流の変化（「ｄＩ／ｄｔ」）をもたらす
が、これはキャパシタのノードが駆動されるとき、およ
び中間のノードを電源に接続するトランジスタが「オ
ン」に切換えられるときに起こる。ｄＩ／ｄｔは同様
に、中間のノードをポンピングされたノードに接続する
トランジスタが「オン」に切りかえられるときにも起こ
る。キャパシタのノードと中間のノードとにおけるこれ
らのｄＩ／ｄｔ変化は、望ましくなく、ときには受入れ
られないノイズを回路にもたらす。
【０００７】
【発明の概要】この発明の技術によると、集積回路装置
のためのドライバ回路のポンプキャパシタは、１つのト
ランジスタによって「ハイ」に、別のものによって「ロ
ー」に駆動される。それらを駆動する装置を正しくサイ
ズ決めすることにより、トランジスタの各々は素早く
「オフ」に、およびゆっくりと「オン」に切換えられる
ことが可能であり、かつ別の代替的な実施例では、トラ
ンジスタの両方が同時に「オフ」となり、「トライステ
ート」動作をもたらしてもよい。中間のノードを電源に
接続するトランジスタが「オン」に切換えられていると
きに両方のトランジスタが「オフ」であるようにタイミ
ングを設定し、それにより大きなｄＩ／ｄｔと電源上の
結果として生じるノイズとを防いでもよい。
のためのドライバ回路のポンプキャパシタは、１つのト
ランジスタによって「ハイ」に、別のものによって「ロ
ー」に駆動される。それらを駆動する装置を正しくサイ
ズ決めすることにより、トランジスタの各々は素早く
「オフ」に、およびゆっくりと「オン」に切換えられる
ことが可能であり、かつ別の代替的な実施例では、トラ
ンジスタの両方が同時に「オフ」となり、「トライステ
ート」動作をもたらしてもよい。中間のノードを電源に
接続するトランジスタが「オン」に切換えられていると
きに両方のトランジスタが「オフ」であるようにタイミ
ングを設定し、それにより大きなｄＩ／ｄｔと電源上の
結果として生じるノイズとを防いでもよい。
【０００８】ここに特に開示するのは、第１の端子と第
２の端子とが中間のノードとキャパシタ６２のノードと
にそれぞれ結合された容量素子を含む、チャージポンプ
回路を含む集積回路装置である。第１のスイッチング装
置５２が提供され、第１のクロック信号に応答して中間
のノードを供給電圧線に選択的に結合し、第２のスイッ
チング装置５４が併せて提供され、第２のクロック信号
に応答して中間のノードをポンピングされた電圧線に選
択的に結合する。第１のインバータ６６の入力は、第３
のクロック信号を受取るよう結合され、出力は第３のス
イッチング装置５８に結合されて第３のクロック信号に
応答してキャパシタのノードを供給電圧線に選択的に結
合し、第２のインバータ７２の入力も第３のクロック信
号を受取るよう結合され、出力は第４のスイッチング装
置６０に結合され同じ第３のクロック信号に応答してキ
ャパシタのノードを接地電圧線に選択的に結合する。代
替的な「トライステート」実施例では、第２のインバー
タの入力は別の第４のクロック信号を受取るよう結合さ
れて、かつ第３のクロック信号から独立してこれに応答
して、第４のスイッチング装置がキャパシタのノードを
接地電圧線に結合するように動作可能である。
２の端子とが中間のノードとキャパシタ６２のノードと
にそれぞれ結合された容量素子を含む、チャージポンプ
回路を含む集積回路装置である。第１のスイッチング装
置５２が提供され、第１のクロック信号に応答して中間
のノードを供給電圧線に選択的に結合し、第２のスイッ
チング装置５４が併せて提供され、第２のクロック信号
に応答して中間のノードをポンピングされた電圧線に選
択的に結合する。第１のインバータ６６の入力は、第３
のクロック信号を受取るよう結合され、出力は第３のス
イッチング装置５８に結合されて第３のクロック信号に
応答してキャパシタのノードを供給電圧線に選択的に結
合し、第２のインバータ７２の入力も第３のクロック信
号を受取るよう結合され、出力は第４のスイッチング装
置６０に結合され同じ第３のクロック信号に応答してキ
ャパシタのノードを接地電圧線に選択的に結合する。代
替的な「トライステート」実施例では、第２のインバー
タの入力は別の第４のクロック信号を受取るよう結合さ
れて、かつ第３のクロック信号から独立してこれに応答
して、第４のスイッチング装置がキャパシタのノードを
接地電圧線に結合するように動作可能である。
【０００９】また特にここに開示するのは、集積回路装
置内のチャージポンプを動作するための方法であって、
この方法は、容量素子の第１の端子を供給電圧線に結合
する一方、容量素子の第２の端子を接地電圧線に結合す
るステップを含む。最初に、第１の端子を供給電圧線か
ら減結合する一方、実質的に同時に第１の端子をポンピ
ングされた電圧線に結合する。２番目に、第２の端子を
接地電圧線から減結合する一方、実質的に同時に第２の
端子を供給電圧線に結合する。３番目に、第１の端子を
ポンピングされた電圧線から減結合する一方、実質的に
同時に第１の端子を供給電圧線に結合する。４番目に、
第２の端子を供給電圧線から減結合する一方、実質的に
同時に第２の端子を接地電圧線に結合する。動作におい
ては、２番目に第２の端子を接地電圧線から減結合する
ステップは、実質的に同時に第２の端子を供給電圧線に
結合する対応のステップよりも相対的により速く起こ
る。また、４番目に第２の端子を供給電圧線から減結合
するステップもまた、実質的に同時に第２の端子を接地
電圧線に結合する対応のステップよりも相対的により速
く起こり得る。
置内のチャージポンプを動作するための方法であって、
この方法は、容量素子の第１の端子を供給電圧線に結合
する一方、容量素子の第２の端子を接地電圧線に結合す
るステップを含む。最初に、第１の端子を供給電圧線か
ら減結合する一方、実質的に同時に第１の端子をポンピ
ングされた電圧線に結合する。２番目に、第２の端子を
接地電圧線から減結合する一方、実質的に同時に第２の
端子を供給電圧線に結合する。３番目に、第１の端子を
ポンピングされた電圧線から減結合する一方、実質的に
同時に第１の端子を供給電圧線に結合する。４番目に、
第２の端子を供給電圧線から減結合する一方、実質的に
同時に第２の端子を接地電圧線に結合する。動作におい
ては、２番目に第２の端子を接地電圧線から減結合する
ステップは、実質的に同時に第２の端子を供給電圧線に
結合する対応のステップよりも相対的により速く起こ
る。また、４番目に第２の端子を供給電圧線から減結合
するステップもまた、実質的に同時に第２の端子を接地
電圧線に結合する対応のステップよりも相対的により速
く起こり得る。
【００１０】この発明の前述の特徴および他の特徴と目
的と、それらを達成するための態様とは、以下の好まし
い実施例の説明を添付の図面と併せて参照することによ
りより明らかとなり、発明自体を最良に理解できるであ
ろう。
的と、それらを達成するための態様とは、以下の好まし
い実施例の説明を添付の図面と併せて参照することによ
りより明らかとなり、発明自体を最良に理解できるであ
ろう。
【００１１】
【代表的な実施例の説明】図１を参照して、従来のチャ
ージポンプ回路１０を示す。従来のチャージポンプ回路
１０は、中間のノード１６を供給電圧源（「ＶＣＣ」）
に結合する第１のＮチャネル型トランジスタ１２と、中
間のノード１６をポンピングされた供給電圧源（「ＶＣ
ＣＰ」）に結合する第２のＮチャネル型トランジスタ１
４とを含む。
ージポンプ回路１０を示す。従来のチャージポンプ回路
１０は、中間のノード１６を供給電圧源（「ＶＣＣ」）
に結合する第１のＮチャネル型トランジスタ１２と、中
間のノード１６をポンピングされた供給電圧源（「ＶＣ
ＣＰ」）に結合する第２のＮチャネル型トランジスタ１
４とを含む。
【００１２】ＣＭＯＳインバータ１８は、直列接続され
たＰチャネル型トランジスタ２０とＮチャネル型トラン
ジスタ２２とを含み、ＶＣＣと回路接地（「ＶＳＳ」）
との間に結合される。インバータ１８の出力はキャパシ
タのノード２４を規定し、これはキャパシタ２６の第１
の端子（またはノード）に結合され、該キャパシタ２６
の第２の端子は中間のノード１６に結合される。線２８
上のクロック信号（「ＣＬＯＣＫ１」）は、トランジス
タ１２のゲートに与えられる一方、線３０上の別のクロ
ック信号（「ＣＬＯＣＫ２」）はトランジスタ１４のゲ
ートに与えられる。線３２上の別のクロック信号（「Ｃ
ＬＯＣＫ３」）はインバータ１８の入力に与えられる。
たＰチャネル型トランジスタ２０とＮチャネル型トラン
ジスタ２２とを含み、ＶＣＣと回路接地（「ＶＳＳ」）
との間に結合される。インバータ１８の出力はキャパシ
タのノード２４を規定し、これはキャパシタ２６の第１
の端子（またはノード）に結合され、該キャパシタ２６
の第２の端子は中間のノード１６に結合される。線２８
上のクロック信号（「ＣＬＯＣＫ１」）は、トランジス
タ１２のゲートに与えられる一方、線３０上の別のクロ
ック信号（「ＣＬＯＣＫ２」）はトランジスタ１４のゲ
ートに与えられる。線３２上の別のクロック信号（「Ｃ
ＬＯＣＫ３」）はインバータ１８の入力に与えられる。
【００１３】示されるチャージポンプ回路１０の実施例
では、トランジスタ１２、１４および２２は１０００μ
のチャネル幅と０．３４μの長さとを有し、トランジス
タ２０は同様に、２０００μの幅と対応する０．３４μ
の長さとを有してもよい。キャパシタ２６は、実質的に
３００ｐｆの典型的な値を有し得る。
では、トランジスタ１２、１４および２２は１０００μ
のチャネル幅と０．３４μの長さとを有し、トランジス
タ２０は同様に、２０００μの幅と対応する０．３４μ
の長さとを有してもよい。キャパシタ２６は、実質的に
３００ｐｆの典型的な値を有し得る。
【００１４】さらに図２を参照して、この発明の一実施
例に従ったチャージポンプ回路５０を示す。チャージポ
ンプ回路５０は、中間のノード５６をＶＣＣに結合する
第１のＮチャネル型トランジスタ５２と、中間のノード
１６をポンピングされた供給電圧源ＶＣＣＰに結合する
第２のＮチャネル型トランジスタ５４とを含む。
例に従ったチャージポンプ回路５０を示す。チャージポ
ンプ回路５０は、中間のノード５６をＶＣＣに結合する
第１のＮチャネル型トランジスタ５２と、中間のノード
１６をポンピングされた供給電圧源ＶＣＣＰに結合する
第２のＮチャネル型トランジスタ５４とを含む。
【００１５】直列接続されたＰチャネル型トランジスタ
５８とＮチャネル型トランジスタ６０とは、ＶＣＣとＶ
ＳＳとの間に結合される。キャパシタのノード６２はト
ランジスタ５８と６０との間に規定され、キャパシタ６
４の第１の端子（またはノード）に結合され、該キャパ
シタ６４の第２の端子は中間のノード５６に結合され
る。
５８とＮチャネル型トランジスタ６０とは、ＶＣＣとＶ
ＳＳとの間に結合される。キャパシタのノード６２はト
ランジスタ５８と６０との間に規定され、キャパシタ６
４の第１の端子（またはノード）に結合され、該キャパ
シタ６４の第２の端子は中間のノード５６に結合され
る。
【００１６】第１のＣＭＯＳインバータ６６は、直列接
続されたＰチャネル型トランジスタ６８とＮチャネル型
トランジスタ７０とを含み、ＶＣＣとＶＳＳとの間に結
合され、その出力はトランジスタ５８のゲート端子に結
合される。同様に、第２のＣＭＯＳインバータ７２も、
直列接続されたＰチャネル型トランジスタ７４とＮチャ
ネル型トランジスタ７６とを含み、ＶＣＣとＶＳＳとの
間に結合され、その出力はトランジスタ６０のゲート端
子に結合される。第１のインバータ６６と第２のインバ
ータ７２との入力は共通の入力線８２に結合され、これ
はＣＬＯＣＫ３入力信号を受取る。線７８上のＣＬＯＣ
Ｋ１信号は、トランジスタ５２のゲートに与えられる一
方、線８０上のＣＬＯＣＫ２信号はトランジスタ５４の
ゲートに与えられる。
続されたＰチャネル型トランジスタ６８とＮチャネル型
トランジスタ７０とを含み、ＶＣＣとＶＳＳとの間に結
合され、その出力はトランジスタ５８のゲート端子に結
合される。同様に、第２のＣＭＯＳインバータ７２も、
直列接続されたＰチャネル型トランジスタ７４とＮチャ
ネル型トランジスタ７６とを含み、ＶＣＣとＶＳＳとの
間に結合され、その出力はトランジスタ６０のゲート端
子に結合される。第１のインバータ６６と第２のインバ
ータ７２との入力は共通の入力線８２に結合され、これ
はＣＬＯＣＫ３入力信号を受取る。線７８上のＣＬＯＣ
Ｋ１信号は、トランジスタ５２のゲートに与えられる一
方、線８０上のＣＬＯＣＫ２信号はトランジスタ５４の
ゲートに与えられる。
【００１７】さらに図３を参照して、この発明に従った
チャージポンプ回路１００の代替的な実施例を示す。図
２のチャージポンプ回路５０に関して上で開示したよう
に、チャージポンプ回路１００は、中間のノード５６を
ＶＣＣに結合する第１のＮチャネル型トランジスタ５２
と、中間のノード１６をポンピングされた供給電圧源Ｖ
ＣＣＰに結合する第２のＮチャネル型トランジスタ５４
とを含む。
チャージポンプ回路１００の代替的な実施例を示す。図
２のチャージポンプ回路５０に関して上で開示したよう
に、チャージポンプ回路１００は、中間のノード５６を
ＶＣＣに結合する第１のＮチャネル型トランジスタ５２
と、中間のノード１６をポンピングされた供給電圧源Ｖ
ＣＣＰに結合する第２のＮチャネル型トランジスタ５４
とを含む。
【００１８】上と同じく、直列接続されたＰチャネル型
トランジスタ５８とＮチャネル型トランジスタ６０と
は、ＶＣＣとＶＳＳとの間に結合される。キャパシタの
ノード６２はトランジスタ５８と６０との間に規定さ
れ、かつキャパシタ６４の第１の端子（またはノード）
に結合され、該キャパシタ６４の第２の端子は中間のノ
ード５６に結合される。
トランジスタ５８とＮチャネル型トランジスタ６０と
は、ＶＣＣとＶＳＳとの間に結合される。キャパシタの
ノード６２はトランジスタ５８と６０との間に規定さ
れ、かつキャパシタ６４の第１の端子（またはノード）
に結合され、該キャパシタ６４の第２の端子は中間のノ
ード５６に結合される。
【００１９】第１のＣＭＯＳインバータ６６は直列接続
されたＰチャネル型トランジスタ６８とＮチャネル型ト
ランジスタ７０とを含み、ＶＣＣとＶＳＳとの間に結合
され、その出力はトランジスタ５８のゲート端子に結合
される。同様に、第２のＣＭＯＳインバータ７２も直列
接続されたＰチャネル型トランジスタ７４とＮチャネル
型トランジスタ７６とを含み、ＶＣＣとＶＳＳとの間に
結合され、その出力はトランジスタ６０のゲート端子に
結合される。
されたＰチャネル型トランジスタ６８とＮチャネル型ト
ランジスタ７０とを含み、ＶＣＣとＶＳＳとの間に結合
され、その出力はトランジスタ５８のゲート端子に結合
される。同様に、第２のＣＭＯＳインバータ７２も直列
接続されたＰチャネル型トランジスタ７４とＮチャネル
型トランジスタ７６とを含み、ＶＣＣとＶＳＳとの間に
結合され、その出力はトランジスタ６０のゲート端子に
結合される。
【００２０】チャージポンプ回路１００の実施例に関し
ては、ここでは第１のインバータ６６と第２のインバー
タ７２との入力は共通の入力線に結合されてＣＬＯＣＫ
３入力信号を受取らない。そうではなく、インバータ６
６の入力は入力線８２に結合されてＣＬＯＣＫ３信号を
受取る一方、インバータ７２の入力は別個に別の入力線
８４に結合されてＣＬＯＣＫ４信号を受取る。しかしな
がら、上と同じく、線７８上のＣＬＯＣＫ１信号はトラ
ンジスタ５２のゲートに与えられる一方、線８０上のＣ
ＬＯＣＫ２信号はトランジスタ５４のゲートに与えられ
る。
ては、ここでは第１のインバータ６６と第２のインバー
タ７２との入力は共通の入力線に結合されてＣＬＯＣＫ
３入力信号を受取らない。そうではなく、インバータ６
６の入力は入力線８２に結合されてＣＬＯＣＫ３信号を
受取る一方、インバータ７２の入力は別個に別の入力線
８４に結合されてＣＬＯＣＫ４信号を受取る。しかしな
がら、上と同じく、線７８上のＣＬＯＣＫ１信号はトラ
ンジスタ５２のゲートに与えられる一方、線８０上のＣ
ＬＯＣＫ２信号はトランジスタ５４のゲートに与えられ
る。
【００２１】チャージポンプ回路５０（図２）とチャー
ジポンプ回路１００（図３）との実施例に関しては、ト
ランジスタ５２、５４および６０も１０００μのチャネ
ル幅と０．３４μの長さとを有し、同じくトランジスタ
５８は２０００μの幅と対応の０．３４μｍの長さを有
し得る。キャパシタ６４は、実質的に３００ｐｆの典型
的な値を有してもよい。トランジスタ７０、７４は１０
μのチャネル幅と０．３４μの長さとを有する一方、ト
ランジスタ６８は４００μの幅を有し、トランジスタ７
６は１００μの幅を有し、そのいずれもが０．３４μの
チャネル幅を有し得る。見られるように、トランジスタ
６８はトランジスタ７４よりも大きい一方、トランジス
タ７６はトランジスタ７０よりも大きい。この相対的な
装置のサイズ決めはチャージポンプ回路５０（図２）と
チャージポンプ回路１００（図３）との「速いオフ／遅
いオン」動作を容易にし、この動作を以下に詳述する。
ジポンプ回路１００（図３）との実施例に関しては、ト
ランジスタ５２、５４および６０も１０００μのチャネ
ル幅と０．３４μの長さとを有し、同じくトランジスタ
５８は２０００μの幅と対応の０．３４μｍの長さを有
し得る。キャパシタ６４は、実質的に３００ｐｆの典型
的な値を有してもよい。トランジスタ７０、７４は１０
μのチャネル幅と０．３４μの長さとを有する一方、ト
ランジスタ６８は４００μの幅を有し、トランジスタ７
６は１００μの幅を有し、そのいずれもが０．３４μの
チャネル幅を有し得る。見られるように、トランジスタ
６８はトランジスタ７４よりも大きい一方、トランジス
タ７６はトランジスタ７０よりも大きい。この相対的な
装置のサイズ決めはチャージポンプ回路５０（図２）と
チャージポンプ回路１００（図３）との「速いオフ／遅
いオン」動作を容易にし、この動作を以下に詳述する。
【００２２】さらに図４を参照して、図１の従来のチャ
ージポンプ回路１０へのＣＬＯＣＫ１、ＣＬＯＣＫ２お
よびＣＬＯＣＫ３信号入力のタイミング図を示す。動作
においては、さまざまなクロック信号が機能するが、Ｃ
ＬＯＣＫ３信号に応答してトランジスタ２２の動作によ
ってキャパシタのノード２４がＶＳＳに結合される一
方、トランジスタ１２はＣＬＯＣＫ１信号に応答して中
間のノード１６をＶＣＣに結合する。次いでトランジス
タ１２はＣＬＯＣＫ１に応答して「オフ」に切換えられ
る。この時点で、ＣＬＯＣＫ３信号に応答して、トラン
ジスタ２２をオフに切換えトランジスタ２４をオンに切
換えることにより、キャパシタのノード２４をＶＳＳか
ら減結合し、キャパシタのノード２４をＶＣＣに結合す
る。これは中間のノード１６上の電圧をＶＣＣより高く
駆動する。次いでトランジスタ１４は、ＣＬＯＣＫ２信
号に応答して「オン」に切換えられ、中間のノード１６
をＶＣＣＰに接続し、電荷はＶＣＣＰに送られる。次い
で中間のノード１６は、ＣＬＯＣＫ２信号に応答してト
ランジスタ１４を「オフ」に切換えることにより、ＶＣ
ＣＰから切断される。次いでキャパシタのノード２４
は、ＣＬＯＣＫ３信号に応答してトランジスタ２０を
「オフ」に切換え、かつトランジスタ２２を「オン」に
切換えることにより、ＶＣＣから切断されてＶＳＳに接
続される。次いでトランジスタ１２は、ＣＬＯＣＫ１信
号に応答してオンに切換えられ、中間のノード１６をＶ
ＣＣに結合することによりキャパシタ２６の状態をリス
トアする。上のステップを繰返すことにより、電荷はＶ
ＣＣのレベルからより高い電圧供給ＶＣＣＰに「ポンピ
ングされる」。
ージポンプ回路１０へのＣＬＯＣＫ１、ＣＬＯＣＫ２お
よびＣＬＯＣＫ３信号入力のタイミング図を示す。動作
においては、さまざまなクロック信号が機能するが、Ｃ
ＬＯＣＫ３信号に応答してトランジスタ２２の動作によ
ってキャパシタのノード２４がＶＳＳに結合される一
方、トランジスタ１２はＣＬＯＣＫ１信号に応答して中
間のノード１６をＶＣＣに結合する。次いでトランジス
タ１２はＣＬＯＣＫ１に応答して「オフ」に切換えられ
る。この時点で、ＣＬＯＣＫ３信号に応答して、トラン
ジスタ２２をオフに切換えトランジスタ２４をオンに切
換えることにより、キャパシタのノード２４をＶＳＳか
ら減結合し、キャパシタのノード２４をＶＣＣに結合す
る。これは中間のノード１６上の電圧をＶＣＣより高く
駆動する。次いでトランジスタ１４は、ＣＬＯＣＫ２信
号に応答して「オン」に切換えられ、中間のノード１６
をＶＣＣＰに接続し、電荷はＶＣＣＰに送られる。次い
で中間のノード１６は、ＣＬＯＣＫ２信号に応答してト
ランジスタ１４を「オフ」に切換えることにより、ＶＣ
ＣＰから切断される。次いでキャパシタのノード２４
は、ＣＬＯＣＫ３信号に応答してトランジスタ２０を
「オフ」に切換え、かつトランジスタ２２を「オン」に
切換えることにより、ＶＣＣから切断されてＶＳＳに接
続される。次いでトランジスタ１２は、ＣＬＯＣＫ１信
号に応答してオンに切換えられ、中間のノード１６をＶ
ＣＣに結合することによりキャパシタ２６の状態をリス
トアする。上のステップを繰返すことにより、電荷はＶ
ＣＣのレベルからより高い電圧供給ＶＣＣＰに「ポンピ
ングされる」。
【００２３】さらに図５を参照して、図２のチャージポ
ンプ回路５０に対する、ＣＬＯＣＫ１、ＣＬＯＣＫ２、
およびＣＬＯＣＫ３信号入力の対応のタイミング図を示
す。上述のとおり、さまざまなクロック信号が機能する
が、インバータ７２を介し与えられるＣＬＯＣＫ３信号
に応答したトランジスタ６０の動作によって、キャパシ
タのノード６２をＶＳＳに結合する一方、ＣＬＯＣＫ１
信号に応答してトランジスタ５２は中間のノード５６を
ＶＣＣに結合する。次いでトランジスタ５２は、ＣＬＯ
ＣＫ１信号に応答して「オフ」に切換えられる。この時
点で、インバータ７２およびインバータ６６のそれぞれ
を介して結合するＣＬＯＣＫ３信号に応答して、トラン
ジスタ６０をオフに切換え、トランジスタ５８をオンに
切換えることにより、キャパシタのノード６２はＶＳＳ
から減結合され、キャパシタのノード６２はＶＣＣに結
合される。これは中間のノード５６上の電圧をＶＣＣよ
り高く駆動する。次いでトランジスタ５４は、ＣＬＯＣ
Ｋ２信号に応答して「オン」に切換えられ、中間のノー
ド５６をＶＣＣＰに結合し、電荷をＶＣＣＰに送る。次
いで中間のノード５６は、ＣＬＯＣＫ２信号に応答して
トランジスタ５４を「オフ」に切換えることによりＶＣ
ＣＰから切断される。次いでＣＬＯＣＫ３信号およびイ
ンバータ６６とインバータ７２とのそれぞれに応答し
て、トランジスタ５８を「オフ」に切換え、トランジス
タ６０を「オン」に切換えることにより、キャパシタの
ノード６２はＶＣＣから切断される。次いでＣＬＯＣＫ
１信号に応答してトランジスタ５２は「オン」に切換え
られ中間のノード５６をＶＣＣに結合し、それによりキ
ャパシタ６４の状態をリストアする。前述のステップを
繰返すことにより、電荷はＶＣＣのレベルからより高い
電圧供給ＶＣＣＰに「ポンピングされる」。
ンプ回路５０に対する、ＣＬＯＣＫ１、ＣＬＯＣＫ２、
およびＣＬＯＣＫ３信号入力の対応のタイミング図を示
す。上述のとおり、さまざまなクロック信号が機能する
が、インバータ７２を介し与えられるＣＬＯＣＫ３信号
に応答したトランジスタ６０の動作によって、キャパシ
タのノード６２をＶＳＳに結合する一方、ＣＬＯＣＫ１
信号に応答してトランジスタ５２は中間のノード５６を
ＶＣＣに結合する。次いでトランジスタ５２は、ＣＬＯ
ＣＫ１信号に応答して「オフ」に切換えられる。この時
点で、インバータ７２およびインバータ６６のそれぞれ
を介して結合するＣＬＯＣＫ３信号に応答して、トラン
ジスタ６０をオフに切換え、トランジスタ５８をオンに
切換えることにより、キャパシタのノード６２はＶＳＳ
から減結合され、キャパシタのノード６２はＶＣＣに結
合される。これは中間のノード５６上の電圧をＶＣＣよ
り高く駆動する。次いでトランジスタ５４は、ＣＬＯＣ
Ｋ２信号に応答して「オン」に切換えられ、中間のノー
ド５６をＶＣＣＰに結合し、電荷をＶＣＣＰに送る。次
いで中間のノード５６は、ＣＬＯＣＫ２信号に応答して
トランジスタ５４を「オフ」に切換えることによりＶＣ
ＣＰから切断される。次いでＣＬＯＣＫ３信号およびイ
ンバータ６６とインバータ７２とのそれぞれに応答し
て、トランジスタ５８を「オフ」に切換え、トランジス
タ６０を「オン」に切換えることにより、キャパシタの
ノード６２はＶＣＣから切断される。次いでＣＬＯＣＫ
１信号に応答してトランジスタ５２は「オン」に切換え
られ中間のノード５６をＶＣＣに結合し、それによりキ
ャパシタ６４の状態をリストアする。前述のステップを
繰返すことにより、電荷はＶＣＣのレベルからより高い
電圧供給ＶＣＣＰに「ポンピングされる」。
【００２４】さらに図６を参照して、図３のチャージポ
ンプ回路１００の代替的な実施例の動作を示す。図６の
時間Ａでは、トランジスタ５８、６０、５２および５４
はすべて「オフ」状態である。次いでＣＬＯＣＫ２はハ
イになってノード５６をＶＣＣＰに接続する。ノード６
２は「トライステート」（すなわちＶＣＣまたはＶＳＳ
のいずれにも保持されない）なので、ノード５６をＶＣ
ＣＰと同じ電位にさせるためにはほとんど電荷を必要と
せず、これによりほとんどノイズが生じない。ＣＬＯＣ
Ｋ３はハイになってインバータ６６の出力をローにす
る。インバータ６６のトランジスタ７０は（小さく）サ
イズ決めされ、トランジスタ５８のゲートをゆっくりと
ローに引き、ノード６２をゆっくりとＶＣＣに引き、こ
れにより電荷はノード５６からトランジスタ５４を介し
てＶＣＣＰに送られるようにする。ノード６２のゆっく
りとしたｄＶ／ｄｔは、図９の時間Ｂに見られるように
低められたｄＩ／ｄｔをもたらす。次いでＣＬＯＣＫ３
はローになり、それによりトランジスタ５８のゲートは
ハイになってトランジスタ５８を遮断する。このトラン
ジスタは速いが図９にはｄＩ／ｄｔはほとんど見られ
ず、これは図９に見られるように、ＣＬＯＣＫ３がロー
になるまでににトランジスタ５８に流れる電流がほとん
どないためである。ＣＬＯＣＫ２はローになってトラン
ジスタ５４を遮断し、ＣＬＯＣＫ１はハイになってトラ
ンジスタ７８をオンに切換える。上と同様に、トランジ
スタ５２がオンに切換えられるとき、ノード６２はトラ
イステートであってノード５６をＶＣＣに平衡させるた
めにはほとんど電荷を必要としないために、ｄＩ／ｄｔ
はほとんど見られない。次いでＣＬＯＣＫ４はローにな
ってトランジスタ６０のゲートをオンに切換える。トラ
ンジスタ７４は（小さく）サイズ決めされトランジスタ
６０のゲートをゆっくりと引上げて、図９の時間Ｃでｄ
Ｉ／ｄｔを下げるようにする。
ンプ回路１００の代替的な実施例の動作を示す。図６の
時間Ａでは、トランジスタ５８、６０、５２および５４
はすべて「オフ」状態である。次いでＣＬＯＣＫ２はハ
イになってノード５６をＶＣＣＰに接続する。ノード６
２は「トライステート」（すなわちＶＣＣまたはＶＳＳ
のいずれにも保持されない）なので、ノード５６をＶＣ
ＣＰと同じ電位にさせるためにはほとんど電荷を必要と
せず、これによりほとんどノイズが生じない。ＣＬＯＣ
Ｋ３はハイになってインバータ６６の出力をローにす
る。インバータ６６のトランジスタ７０は（小さく）サ
イズ決めされ、トランジスタ５８のゲートをゆっくりと
ローに引き、ノード６２をゆっくりとＶＣＣに引き、こ
れにより電荷はノード５６からトランジスタ５４を介し
てＶＣＣＰに送られるようにする。ノード６２のゆっく
りとしたｄＶ／ｄｔは、図９の時間Ｂに見られるように
低められたｄＩ／ｄｔをもたらす。次いでＣＬＯＣＫ３
はローになり、それによりトランジスタ５８のゲートは
ハイになってトランジスタ５８を遮断する。このトラン
ジスタは速いが図９にはｄＩ／ｄｔはほとんど見られ
ず、これは図９に見られるように、ＣＬＯＣＫ３がロー
になるまでににトランジスタ５８に流れる電流がほとん
どないためである。ＣＬＯＣＫ２はローになってトラン
ジスタ５４を遮断し、ＣＬＯＣＫ１はハイになってトラ
ンジスタ７８をオンに切換える。上と同様に、トランジ
スタ５２がオンに切換えられるとき、ノード６２はトラ
イステートであってノード５６をＶＣＣに平衡させるた
めにはほとんど電荷を必要としないために、ｄＩ／ｄｔ
はほとんど見られない。次いでＣＬＯＣＫ４はローにな
ってトランジスタ６０のゲートをオンに切換える。トラ
ンジスタ７４は（小さく）サイズ決めされトランジスタ
６０のゲートをゆっくりと引上げて、図９の時間Ｃでｄ
Ｉ／ｄｔを下げるようにする。
【００２５】さらに図７を参照すると、ＶＣＣＰが相対
的に大量の電流を提供することを必要とする用途では、
図１の従来のチャージポンプ回路１０内のキャパシタ２
６およびトランジスタ１２、１４、２０、２２も大きな
サイズでなくてはならない。トランジスタが「オン」お
よび「オフ」に切換わり、キャパシタ２６のノードを
「ハイ」または「ロー」に駆動するとき、大量の電流が
流れ、電流の変化率（「ｄＩ／ｄｔ」）もまた大きい。
電圧供給ＶＣＣとＶＳＳとがこの電流を供給し吸い出し
ているために、チャージポンプ動作の結果ＶＣＣおよび
ＶＳＳ電圧レベルは変動する。この電圧の変動は「ノイ
ズ」であって、ＶＳＳおよびＶＣＣ上のこのノイズによ
りＩＣ装置がシステム内で適切に機能しなくなるおそれ
がある。ノイズの量は、ＶＣＣとＶＳＳの抵抗およびイ
ンダクタンスから決定され、ＩＣ装置に関しては、最も
制御が難しいノイズ源はｄＩ／ｄｔであるが、これはダ
イボンドワイヤが顕著なレベルのインダクタンスを提供
するからである。
的に大量の電流を提供することを必要とする用途では、
図１の従来のチャージポンプ回路１０内のキャパシタ２
６およびトランジスタ１２、１４、２０、２２も大きな
サイズでなくてはならない。トランジスタが「オン」お
よび「オフ」に切換わり、キャパシタ２６のノードを
「ハイ」または「ロー」に駆動するとき、大量の電流が
流れ、電流の変化率（「ｄＩ／ｄｔ」）もまた大きい。
電圧供給ＶＣＣとＶＳＳとがこの電流を供給し吸い出し
ているために、チャージポンプ動作の結果ＶＣＣおよび
ＶＳＳ電圧レベルは変動する。この電圧の変動は「ノイ
ズ」であって、ＶＳＳおよびＶＣＣ上のこのノイズによ
りＩＣ装置がシステム内で適切に機能しなくなるおそれ
がある。ノイズの量は、ＶＣＣとＶＳＳの抵抗およびイ
ンダクタンスから決定され、ＩＣ装置に関しては、最も
制御が難しいノイズ源はｄＩ／ｄｔであるが、これはダ
イボンドワイヤが顕著なレベルのインダクタンスを提供
するからである。
【００２６】従来のチャージポンプ回路１０では、ポン
プキャパシタはインバータ１８によって駆動され、キャ
パシタのノード２４が駆動されて中間のノード１６を電
源に接続するトランジスタが「オン」に切換えられてい
るとき、相対的に大きな電流対時間の変化をもたらす
（「ｄＩ／ｄｔ」）。ｄＩ／ｄｔは同様に、中間のノー
ド１６をＶＣＣＰポンピングされたノードに接続するト
ランジスタが「オン」に切換えられるときにも起こる。
これらの電流における急速な変化（ｄＩ／ｄｔ）は、図
７の電流のスパイクの傾斜で示されるように、望ましく
なくしばしば受入れられないノイズを回路内にもたら
す。
プキャパシタはインバータ１８によって駆動され、キャ
パシタのノード２４が駆動されて中間のノード１６を電
源に接続するトランジスタが「オン」に切換えられてい
るとき、相対的に大きな電流対時間の変化をもたらす
（「ｄＩ／ｄｔ」）。ｄＩ／ｄｔは同様に、中間のノー
ド１６をＶＣＣＰポンピングされたノードに接続するト
ランジスタが「オン」に切換えられるときにも起こる。
これらの電流における急速な変化（ｄＩ／ｄｔ）は、図
７の電流のスパイクの傾斜で示されるように、望ましく
なくしばしば受入れられないノイズを回路内にもたら
す。
【００２７】さらに図８を参照して、図２に示すチャー
ジポンプ回路の「速いオフ／遅いオン」実施例に対する
ＶＣＣ、ＶＳＳおよびＶＣＣＰソース上の電流を示すタ
イミング図を示す。この図は、先行の図と比較すると、
２．０、１７．０、３２．０および４７．０ナノ秒にお
けるｄＩ／ｄｔが劇的に減じられるのを明瞭に示す。
ジポンプ回路の「速いオフ／遅いオン」実施例に対する
ＶＣＣ、ＶＳＳおよびＶＣＣＰソース上の電流を示すタ
イミング図を示す。この図は、先行の図と比較すると、
２．０、１７．０、３２．０および４７．０ナノ秒にお
けるｄＩ／ｄｔが劇的に減じられるのを明瞭に示す。
【００２８】さらに図９を参照して、図３に示すチャー
ジポンプ回路の代替的な「トライステート」実施例に対
するＶＣＣ、ＶＳＳおよびＶＣＣＰソース上の電流を示
す同様のタイミング図を示す。図８の時間Ｄにおいて存
在した電流のスパイクが、存在しないことに注目された
い。これは図３の「トライステート」修正によるもので
ある。しかしこの図は、比較的小さい電流のスパイクが
０．０、１．０、１５．０、１６．０、３０．０、３
１．０、４５．０および４６．０ナノ秒において存在す
ることを示す。これらの電流のスパイクは比較的高いｄ
Ｉ／ｄｔを有するが、ごく短時間しか持続しないため
に、確認できるほどのＶＣＣまたはＶＳＳノイズは生成
しない。
ジポンプ回路の代替的な「トライステート」実施例に対
するＶＣＣ、ＶＳＳおよびＶＣＣＰソース上の電流を示
す同様のタイミング図を示す。図８の時間Ｄにおいて存
在した電流のスパイクが、存在しないことに注目された
い。これは図３の「トライステート」修正によるもので
ある。しかしこの図は、比較的小さい電流のスパイクが
０．０、１．０、１５．０、１６．０、３０．０、３
１．０、４５．０および４６．０ナノ秒において存在す
ることを示す。これらの電流のスパイクは比較的高いｄ
Ｉ／ｄｔを有するが、ごく短時間しか持続しないため
に、確認できるほどのＶＣＣまたはＶＳＳノイズは生成
しない。
【００２９】開示された実施例は、単一段型チャージポ
ンプである。これらの発明は、複数の段を含むチャージ
ポンプにも簡単に適用されることを理解されたい。この
発明の原理を、特定の回路素子およびトランジスタ技術
に関して説明したが、以上の説明は例示のために行なっ
たものであって、この発明の範囲を限定するものではな
いことを明確に理解されたい。特に、以上の開示の教示
は、当業者に他の変形を示唆することが認められる。そ
のような変形は、それ自体が公知でありかつここに既に
説明された特徴の代わりにまたはそれに加えて使用され
得る、他の特徴を含む可能性がある。本願では特許請求
の範囲は特定の特徴の組合せについて作成されている
が、ここにおける開示の範囲には、いずれかの請求項に
おいて現在クレームされたものと同じ発明に関わるか否
か、またはこの発明が直面するものと同じ技術的問題の
いずれかまたはすべてを軽減するか否かに関わらず、明
示的もしくは暗示的に開示される新規な特徴または新規
な特徴の組み合わせ、または関連の技術分野の当業者に
は明らかであろうその一般例または変形がさらに包含さ
れることを理解すべきである。出願人は本願またはこれ
より発生する出願すべての審査手続期間において、その
ような特徴および／またはそのような特徴の組合せに対
し、新しい請求項を作成する権利をこれにより留保す
る。
ンプである。これらの発明は、複数の段を含むチャージ
ポンプにも簡単に適用されることを理解されたい。この
発明の原理を、特定の回路素子およびトランジスタ技術
に関して説明したが、以上の説明は例示のために行なっ
たものであって、この発明の範囲を限定するものではな
いことを明確に理解されたい。特に、以上の開示の教示
は、当業者に他の変形を示唆することが認められる。そ
のような変形は、それ自体が公知でありかつここに既に
説明された特徴の代わりにまたはそれに加えて使用され
得る、他の特徴を含む可能性がある。本願では特許請求
の範囲は特定の特徴の組合せについて作成されている
が、ここにおける開示の範囲には、いずれかの請求項に
おいて現在クレームされたものと同じ発明に関わるか否
か、またはこの発明が直面するものと同じ技術的問題の
いずれかまたはすべてを軽減するか否かに関わらず、明
示的もしくは暗示的に開示される新規な特徴または新規
な特徴の組み合わせ、または関連の技術分野の当業者に
は明らかであろうその一般例または変形がさらに包含さ
れることを理解すべきである。出願人は本願またはこれ
より発生する出願すべての審査手続期間において、その
ような特徴および／またはそのような特徴の組合せに対
し、新しい請求項を作成する権利をこれにより留保す
る。
【図１】 ＣＭＯＳインバータを使用し、クロック信号
（「ＣＬＯＣＫ３」）によって起動されて第１のキャパ
シタ端子を駆動し、その反対側の第２の端子は直列のト
ランジスタの中間のノードに結合されてそれらのそれぞ
れのゲートに与えられるクロック信号（「ＣＬＯＣＫ
１」および「ＣＬＯＣＫ２」）によって、中間のノード
をＶＣＣまたはＶＣＣＰのいずれかに選択的に結合す
る、従来のチャージポンプ回路の概略図である。
（「ＣＬＯＣＫ３」）によって起動されて第１のキャパ
シタ端子を駆動し、その反対側の第２の端子は直列のト
ランジスタの中間のノードに結合されてそれらのそれぞ
れのゲートに与えられるクロック信号（「ＣＬＯＣＫ
１」および「ＣＬＯＣＫ２」）によって、中間のノード
をＶＣＣまたはＶＣＣＰのいずれかに選択的に結合す
る、従来のチャージポンプ回路の概略図である。
【図２】 入力がＣＬＯＣＫ３信号を受取るよう共通し
て結合された対応の１対のＣＭＯＳインバータによって
制御され、キャパシタが一方のトランジスタによって
「ハイ」に駆動され、他方のトランジスタによって「ロ
ー」に駆動され得る、この発明に従った「速いオフ／遅
いオン」チャージポンプ回路の実施例の概略図である。
て結合された対応の１対のＣＭＯＳインバータによって
制御され、キャパシタが一方のトランジスタによって
「ハイ」に駆動され、他方のトランジスタによって「ロ
ー」に駆動され得る、この発明に従った「速いオフ／遅
いオン」チャージポンプ回路の実施例の概略図である。
【図３】 先行の図面に示すＣＭＯＳインバータの各々
が、この例ではそれぞれ別々のＣＬＯＣＫ３およびＣＬ
ＯＣＫ４入力信号を受取る、この発明に従ったチャージ
ポンプ回路の代替的な「トライステート」実施例の概略
図である。
が、この例ではそれぞれ別々のＣＬＯＣＫ３およびＣＬ
ＯＣＫ４入力信号を受取る、この発明に従ったチャージ
ポンプ回路の代替的な「トライステート」実施例の概略
図である。
【図４】 図１の従来のチャージポンプ回路へのＣＬＯ
ＣＫ１、ＣＬＯＣＫ２、およびＣＬＯＣＫ３信号入力
の、タイミング図である。
ＣＫ１、ＣＬＯＣＫ２、およびＣＬＯＣＫ３信号入力
の、タイミング図である。
【図５】 この発明の特定の実施例に従った、図２の
「速いオフ／遅いオン」チャージポンプ回路への、ＣＬ
ＯＣＫ１、ＣＬＯＣＫ２、およびＣＬＯＣＫ３信号入力
の対応のタイミング図である。
「速いオフ／遅いオン」チャージポンプ回路への、ＣＬ
ＯＣＫ１、ＣＬＯＣＫ２、およびＣＬＯＣＫ３信号入力
の対応のタイミング図である。
【図６】 この発明の代替的な実施例に従った、図３の
「トライステート」チャージポンプ回路へのＣＬＯＣＫ
１、ＣＬＯＣＫ２、ＣＬＯＣＫ３、およびＣＬＯＣＫ４
信号入力の、対応の同様のタイミング図である。
「トライステート」チャージポンプ回路へのＣＬＯＣＫ
１、ＣＬＯＣＫ２、ＣＬＯＣＫ３、およびＣＬＯＣＫ４
信号入力の、対応の同様のタイミング図である。
【図７】 図１の従来のチャージポンプ回路に対するＶ
ＣＣ、ＶＳＳおよびＶＣＣＰソース上の電流を示し、図
４に示すようにその動作によって発生される、結果とし
て生じる電流のスパイクを特定的には指す、タイミング
図である。
ＣＣ、ＶＳＳおよびＶＣＣＰソース上の電流を示し、図
４に示すようにその動作によって発生される、結果とし
て生じる電流のスパイクを特定的には指す、タイミング
図である。
【図８】 図２に示すチャージポンプ回路の「速いオフ
／遅いオン」実施例に対するＶＣＣ、ＶＳＳおよびＶＣ
ＣＰソース上の電流を示し、図５に示すようにその動作
によって発生される電流のスパイクの傾斜（ｄＩ／ｄ
ｔ）の相対的な減少を特定的には指す、タイミング図で
ある。
／遅いオン」実施例に対するＶＣＣ、ＶＳＳおよびＶＣ
ＣＰソース上の電流を示し、図５に示すようにその動作
によって発生される電流のスパイクの傾斜（ｄＩ／ｄ
ｔ）の相対的な減少を特定的には指す、タイミング図で
ある。
【図９】 図３に示すチャージポンプ回路の代替的な
「トライステート」実施例に対するＶＣＣ、ＶＳＳおよ
びＶＣＣＰソース上の電流を示し、また、図１の従来の
チャージポンプ回路と比較して、図６に示すようなその
動作によって発生される電流のスパイクの傾斜（ｄＩ／
ｄｔ）の相対的な減少を特定的には指す、同様のタイミ
ング図である。
「トライステート」実施例に対するＶＣＣ、ＶＳＳおよ
びＶＣＣＰソース上の電流を示し、また、図１の従来の
チャージポンプ回路と比較して、図６に示すようなその
動作によって発生される電流のスパイクの傾斜（ｄＩ／
ｄｔ）の相対的な減少を特定的には指す、同様のタイミ
ング図である。
５０ チャージポンプ回路、５２ Ｎチャネル型トラン
ジスタ、５６ ノード、５８ Ｐチャネル型トランジス
タ、６４ キャパシタ。
ジスタ、５６ ノード、５８ Ｐチャネル型トランジス
タ、６４ キャパシタ。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平11−32476（ＪＰ，Ａ)
特開2000−37071（ＪＰ，Ａ)
特表 平10−500560（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H02M 3/07
G11C 11/407
G11C 16/06
Claims (14)
- 【請求項１】 チャージポンプ回路を備える集積回路装
置であって、 第１の端子および第２の端子がそれぞれ中間のノードお
よびキャパシタのノードに結合される容量素子と、 第１のクロック信号に応答して前記中間のノードを供給
電圧線に選択的に結合する第１のスイッチング装置と、 第２のクロック信号に応答して前記中間のノードをポン
ピングされた電圧線に選択的に結合する第２のスイッチ
ング装置と、 第１のインバータとを含み、前記第１のインバータの入
力は第３のクロック信号を受取るよう結合され、出力は
第３のスイッチング装置に結合されて前記第３のクロッ
ク信号に応答して前記キャパシタのノードを前記供給電
圧線に選択的に結合し、さらに 第２のインバータを含み、前記第２のインバータの入力
は第４のクロック信号を受取るよう結合され、出力は第
４のスイッチング装置に結合されて前記第４のクロック
信号に応答して前記キャパシタのノードを接地電圧線に
選択的に結合する、集積回路装置。 - 【請求項２】 前記容量素子は、実質的に３００ｐｆの
容量を有するキャパシタを含む、請求項１に記載の集積
回路。 - 【請求項３】 前記第１のスイッチング装置はＮチャネ
ル型ＭＯＳトランジスタを含む、請求項１に記載の集積
回路。 - 【請求項４】 前記第２のスイッチング装置はＮチャネ
ル型ＭＯＳトランジスタを含む、請求項１に記載の集積
回路。 - 【請求項５】 前記第３のスイッチング装置はＰチャネ
ル型ＭＯＳトランジスタを含む、請求項１に記載の集積
回路。 - 【請求項６】 前記第４のスイッチング装置はＮチャネ
ル型ＭＯＳトランジスタを含む、請求項１に記載の集積
回路。 - 【請求項７】 前記第１および第２のインバータは、第
１および第２のＣＭＯＳインバータを含む、請求項１に
記載の集積回路。 - 【請求項８】 前記第１および第２のＣＭＯＳインバー
タは、直列接続されたＰチャネル型トランジスタおよび
Ｎチャネル型トランジスタの対を含む、請求項７に記載
の集積回路。 - 【請求項９】 前記第１のＣＭＯＳインバータの前記Ｐ
チャネル型トランジスタは、前記第２のＣＭＯＳインバ
ータの前記Ｐチャネル型トランジスタより大きい、請求
項８に記載の集積回路。 - 【請求項１０】 前記第２のＣＭＯＳインバータの前記
Ｎチャネル型トランジスタは、前記第１のＣＭＯＳイン
バータの前記Ｎチャネル型トランジスタより大きい、請
求項８に記載の集積回路。 - 【請求項１１】 前記第３および第４のスイッチング装
置は、それぞれ前記第３および第４のクロック信号に応
答して、互いから独立して、状態の間で切換えられ得
る、請求項１に記載の集積回路。 - 【請求項１２】 集積回路装置内のチャージポンプを動
作させるための方法であって、 容量素子の第１の端子を供給電圧線に結合する一方、前
記容量素子の第２の端子を接地電圧線に結合するステッ
プと、 最初に、前記第１の端子を前記供給電圧線から減結合す
るステップと、 ２番目に、前記第２の端子を前記基準電圧線から減結合
し、実質的に同時に前記第２の端子を前記供給電圧線に
結合するステップと、 ３番目に、前記第１の端子をポンピングされた電圧線に
結合するステップと、 ４番目に、前記第１の端子を前記ポンピングされた電圧
線から減結合するステップと、 ５番目に、前記第２の端子を前記供給電圧線から減結合
し、後に前記第２の端子を前記基準電圧線に結合するス
テップと、 ６番目に、前記第１の端子を前記供給電圧線に結合する
ステップとを含む、方法。 - 【請求項１３】 ２番目に前記第２の端子を前記基準電
圧線から減結合する前記ステップは、前記第２の端子を
前記供給電圧線に結合する前記対応のステップより相対
的に速く起こる、請求項１２に記載の方法。 - 【請求項１４】 ５番目に前記第２の端子を前記供給電
圧線から減結合する前記ステップは、前記第２の端子を
前記基準電圧線に結合する前記対応のステップより相対
的に速く起こる、請求項１２に記載の方法。
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2000
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2001
- 2001-03-19 JP JP2001078532A patent/JP3462184B2/ja not_active Expired - Lifetime
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