KR100273278B1 - 반도체 소자의 펌핑회로 - Google Patents

반도체 소자의 펌핑회로 Download PDF

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Abstract

본 발명은 반도체 소자에 공급되는 내부전압을 펌핑(pumping)하는 펌핑회로에 관한 것으로, 내부전압을 기 설정된 두 개의 기준전압과 비교하고, 각각 비교된 결과에 따라 오실레이터에서 출력되는 출력펄스의 스윙폭을 다르게 한다. 내부전압이 원하는 전압인 제1 기준전압과 차이가 많이 날때는 오실레이터 출력펄스의 스윙폭을 정상적으로 설정하고, 내부전압이 그 제1 기준전압에 근접할때는 오실레이터 출력펄스의 스윙폭을 줄이며, 스윙폭이 줄어들면 펌핑되어 반도체 소자로 공급되는 내부전압의 레벨의 증가폭이 줄어들게 됨으로써, 그 내부전압이 과펌핑되는 것을 방지할 수 있다.

Description

반도체 소자의 펌핑회로
본 발명은 반도체 소자에 공급되는 내부전압을 펌핑(pumping)하는 펌핑회로에 관한 것으로, 특히 펌핑되는 내부전압의 레벨을 조절함으로써, 과 펌핑(over pumping) 되는 것을 방지하는 반도체 소자의 펌핑회로에 관한 것이다.
펌핑회로는, 반도체 소자의 내부에서, 반도체 소자의 동작으로 인하여 내부전압의 레벨이 떨어질때, 떨어진 내부전압의 레벨을 펌핑하기 위하여 사용된다.
도 1은 종래 일반적인 반도체 소자의 펌핑회로의 구성도로서,
반도체 메모리 소자의 내부회로에 공급되는 내부전압(VCC)의 레벨과 기 설정된 기준전압(Vref)의 레벨을 비교하는 비교기(1)와, 그 비교기(1)의 출력신호(OSCEN)에 따라 클럭펄스신호(OSC)를 출력하는 오실레이터(2)와, 그 클럭펄스신호(OSC)를 입력받아 펌핑클럭신호(PEN)를 출력하는 인버터(INV)와, 그 펌핑클럭신호(PEN)에 따라 외부전압(VDD)의 레벨을 펌핑하는 펌프부(3)로 구성되며, 펌핑된 내부전압(VCC)은 그 비교기(1)의 반전 단자(-)로 궤환 입력된다. 상기 비교기(1)는 그 내부전압(VCC)을 반전단자(-)로 입력받고 그 기준전압(Vref)을 비반전단자(+)로 입력받는다.
상기 펌프부(3)는 그 인버터(INV)의 출력단에 연결된 콘덴서(C)와, 외부전압(VDD)과 그 콘덴서(C)의 타측인 노드(n1)을 연결하는 제1 스위치(SW1)와, 그 노드(n1)와 반도체 메모리 소자의 내부회로를 연결하는 제2 스위치(SW2)로 구성된다.
이와같이 구성된 종래 반도체 소자의 펌핑회로의 동작을 설명한다.
반도체 메모리 소자의 내부회로에 공급되는 내부전압(VCC)의 레벨은 비교기(1)에서 기 설정된 기준전압(Vref)의 레벨과 비교된다. 그 내부전압(VCC)의 레벨이 그 기준전압(Vref)의 레벨보다 크면, 그 비교기(1)의 출력신호(OSCEN)는 로우상태가 되고, 그렇지 않으면 그 출력신호(OSCEN)는 하이상태가 된다.
인버터(INV)는 오실레이터(2)의 클럭펄스신호(OSC)를 인버텅하여, 펌핑클럭신호(PEN)를 펌프부(3)의 콘덴서(C)에 인가한다.
한편, 펌프부(3)의 제1 스위치(SW1)가 닫혀있으면, 콘덴서(C)의 타측단인 노드(n1)의 전압레벨은 VDD가 되며, 이때 펌핑클럭신호(PEN)가 하이상태이면 그 콘덴서(C)에 의해 그 노드(n1)의 전압은 외부전압(VDD)의 두배, 즉 2*VDD로 상승된다. 상승이 완료되는 시점에서 제2 스위치(SW2)가 닫히면 펌핑된 전압(2VDD=VCC)은 반도체 소자의 내부회로로 공급됨과 동시에 상기 비교기(CMP)의 반전단자(-)로 궤환 입력된다.
이와같이, 내부전압(VCC) 레벨이 기준전압(Vref) 레벨보다 낮아질 때, 상기 펌프부(3)는 상기 오실레이터(2)의 클럭펄스신호(OSC)와 동기되어 펌핑을 개시하고, 그 내부전압(VCC)의 레벨이 그 기준전압(Vref) 보다 높아질 때까지 펌핑은 계속된다.
펌핑이 계속되어 내부전압(VCC)이 기준전압(Vref) 보다 높아지면 상기 비교기(1) 출력신호(OSCEN)는 로우상태로 바뀜으로써, 펌핑동작은 멈춘다.
도 2는 도 1의 각 부의 출력신호의 파형도로서, 구간(A)는 내부전압(VCC)이 기준전압(Vref)보다 높은 구간이고 구간(B)는 펌핑이 진행 중인 구간이다.
시점(to) 부터 내부전압(VCC)이 떨어지면 시점(t1)에서 펌핑이 시작된다. 펌핑을 한 번 수행한 후 다시 비교하고, 비교된 결과에 따라 다시 펌핑한다. 여기서, △V1은 펌핑에 의해 증가되는 전압이고, 각 구간(T1)(T2)(T3)은 펌핑 후 다음 펌핑때 까지 경과되는 시간이며, 상기 인버터(INV)의 출력신호인 펌핑 클럭신호(PEN)는 펌핑구간에서 하이상태 이다.
도시된 바와같이, 펌핑을 4번함으로써, 내부전압(VCC)은 기준전압(Vref) 보다 높아지게 되어, 펌핑은 완료 된다.
한편, 도2의 시점(t2)에서, 내부전압(VCC)의 레벨은 기준전압(Vref)의 레벨보다 약간 낮다. 그러나, 이 시점(t2)에서 펌핑이 한번 더 수행되기 때문에, 펌핑이 완료된 시점(t3)에서 내부전압(VCC)은 기준전압(Vref) 보다 △V 만큼 높게 되며, 증가된 전압(△V)은 펌핑이 한 번될때 상승하는 전압(△V1)과 거의 비슷하다.
이와같이 종래 반도체 소자의 펌핑회로는, 펌핑을 하기 위하여 단순히 기준전압(Vref)과 내부전압(VCC)을 비교하기 때문에, 펌핑이 완료된 때의 내부전압(VCC=Vref+△V)은 기 설정된 기준전압(Vref)보다 증가된 전압(△V)만큼 더 높으며, 그 전압(△V)은 '0'에 가까울수록 이상적이지만 펌핑되어 증가된 전압(△V1) 만큼 될 수도 있으며, 이와같은 과펌핑으로 반도체 소자의 내부회로에는 불안정한 전압이 공급되어 그 내부회로의 동작이 불안정해지는 문제점이 있다.
이를 해결하기 위해서, 펌핑 능력이 작은 펌핑회로와 펌핑 능력이 큰 펌핑회로를 사용하기도 하며, 별도의 방전 경로를 형성시키는 회로를 부가함으로써 과 펌핑됨으로 인해 높아진 내부전압(VCC) 레벨을 낮추기도 한다.
그러나, 그러한 경우에는 회로의 구성이 복잡해지는 문제점이 있다.
상기한 문제점을 해결하기 위한 본 발명의 목적은 간단한 회로로서 내부전압이 과 펌핑 되는 것을 방지하는 것이다.
본 발명의 다른 목적은 내부전압의 크기에 따라 펌핑되는 전압의 스윙폭을 조절함으로써, 펌핑이 완료되어 내부회로에 공급되는 내부 전압을 안정하게 유지하는 것이다.
도 1은 종래 일반적인 반도체 소자의 펌핑회로의 구성도
도 2는 도 1의 각 부의 출력신호의 파형도
도 3은 본 발명 반도체 소자의 펌핑회로의 일실시예의 회로도
도 4는 도 3 각 부의 출력신호의 파형도
**** 도면의 주요 부분에 대한 부호의 설명 ****
11 : 제1 비교부 12 : 오실레이터
13 : 제2 비교부 14 : 구동부
15 : 펌프부 INV1 : 제1 인버터
INV2 : 제2 인버터 INV3 : 제3 인버터
NAND : 낸드 게이트 DA : 차동증폭기
CINV : 씨모스 인버터
P1, P2, P3, P11 : 피모스 트랜지스터
N1, N2, N3, N4, N11, N12, N13 : 엔모스 트랜지스터
C : 콘덴서 SW1, SW2 : 스위치
상기 목적을 달성하기 위한 본 발명은, 내부전압(VCC)의 레벨과 기 설정된 제1 기준전압의 레벨을 비교하는 제1 비교부와, 그 제1 비교부의 출력신호에 따라 펄스신호를 출력하는 오실레이터와, 그 내부전압(VCC)의 레벨과 기 설정된 제2 기준전압의 레벨을 비교하는 제2 비교부와, 상기 오실레이터 펄스신호의 논리상태 및 상기 제2 비교부의 출력신호의 논리상태에 따라 스윙폭을 달리하는 펌핑 인에이블 신호를 출력하는 구동부와, 그 펌핑 인에이블 신호의 크기에 따라 외부전압을 펌핑하는 펌프부로 구성한다.
도 3은 본 발명 반도체 소자의 펌핑회로의 일실시예의 회로도로서, 이에 도시한 바와같이,
반도체 메모리 소자의 내부회로에 공급되는 내부전압(VCC)의 레벨과 기 설정된 제1 기준전압(Vref1)의 레벨을 비교하는 제1 비교부(11)와, 그 제1 비교부(11)의 출력신호(OSCENB)에 따라 펄스신호(OSC)를 출력하는 오실레이터(12)와, 그 내부전압(VCC)의 레벨과 기 설정된 제2 기준전압(Vref2)의 레벨을 비교하는 제2 비교부(13)와, 상기 펄스신호(OSC)와 상기 제2 비교부(13)의 출력신호(CS)의 논리상태에 따라 펌핑 인에이블 신호(PEN)의 크기를 달리하여 출력하는 구동부(14)와, 그 펌핑 인에이블 신호(PEN)의 크기에 따라 외부전압(VDD)을 펌핑하는 펌프부(15)로 구성하며, 펌핑된 전압은 내부전압(VCC)으로서 반도체 메모리 소자의 내부회로에 공급됨과 동시에 상기 제1 비교부(11) 및 상기 제2 비교부(13)로 궤환 입력된다.
상기 제1 비교부(11)는 내부전압(VCC)을 비반전단자(+)로 입력받고 제1 기준전압(Vref1)을 반전단자(-)로 입력받아, 내부전압(VCC)이 기준전압(Vref1) 보다 크면 하이상태의 인에이블신호(OSCENB)를 출력하는 비교기이다.
상기 제2 비교부(13)는 상기 제1 비교부(11)의 출력신호(OSCENB)를 반전하는 제1 인버터(INV1)와, 상기 제1 인버터(INV1)의 출력신호(CON1)을 반전하는 제2 인버터(INV2)와, 상기 출력신호(CON1) 및 상기 제2 인버터(INV2)의 출력신호(CON2)에 의해 인에이블되어 상기 내부전압(VCC)과 제2 기준전압(Vref2)의 레벨을 비교하여 비교된 결과에 따른 출력신호(CS)를 출력하는 차동증폭기(DA)와, 상기 차동증폭기(DA)의 출력신호(CS1)를 반전하는 제3 인버터(INV3)와, 그 제3 인버터(INV3)의 출력신호(CS2) 및 상기 제1 인버터(INV1)의 출력신호(CON1)를 낸드조합하여 출력신호(CS)를 출력하는 낸드게이트(NAND)로 구성한다.
상기 차동증폭기(DA)는, 상기 제2 인버터(INV2)의 출력을 게이트로 입력받고 소스는 외부전압(VDD)과 연결된 피모스 트랜지스터(P1)와, 상기 제1 인버터(INV1)의 출력을 게이트로 입력받고 소스는 접지와 연결된 엔모스 트랜지스터(N1)와, 상기 내부전압(VCC)과 상기 제2 기준전압(Vref2)를 각각의 게이트로 입력받고 각각의 소스는 상기 엔모스 트랜지스터(N1)의 드레인과 연결된 두 개의 엔모스 트랜지스터(N2)(N3)와, 상기 피모스 트랜지스터(P1)와 상기 두 개의 엔모스 트랜지스터(N2)(N3) 사이에 각각이 직렬로 연결되고 서로 전류미러를 형성하는 두 개의 피모스 트랜지스터(P2)(P3)로 구성되며, 그 피모스 트랜지스터(P3)의 드레인 단자가 출력단(n2)이 된다.
상기 구동부(14)는 상기 오실레이터(12)의 펄스신호(OSC)에 따라 동작하는 씨모스 인버터(CINV)와, 그 씨모스 인버터(CINV)와 접지 사이에 직렬로 연결되고 게이트는 상기 제2 비교부(13)의 출력단(n2)과 연결되는 엔모스 트랜지스터(N12)와, 그 엔모스 트랜지스터(N12)와 접지 사이에 병렬로 연결되고 게이트와 드레인이 공통 연결된 엔모스 트랜지스터(N13)로 구성되며, 상기 씨모스 인버터(CINV)의 출력단은 상기 펌프부(15)와 연결된다.
상기 펌프부(15)의 구성은 도 1의 구성과 동일하기 때문에, 그에 대한 설명은 생략한다.
이와같이 구성된 본 발명 반도체 소자의 펌핑회로의 일실시예의 동작을 설명하면 다음과 같다.
내부전압(VCC)은 제1 비교부(11)의 비반전 단자(+)로 입력되고, 제1 기준전압(Vref1)은 반전단자(-)로 입력됨으로써, 내부전압(VCC)의 레벨은 기 설정된 제1 기준전압(Vref1)의 레벨과 그 비교기(11)에서 비교된다.
내부전압(VCC)의 레벨이 제1 기준전압(Vref1)의 레벨보다 낮으면, 그 제1 비교부(11)의 출력신호(OSCENB)는 로우상태가 되고, 그렇지 않으면 그 출력신호(OSCENB)는 하이상태가 된다.
오실레이터(12)는 상기 출력신호(OSCENB)가 로우상태 일 때 인에이블되어 구동부(14)를 구동시키게 되며, 상기 출력신호(OSCENB)가 하이상태일 때는 디스에이블된다.
상기 출력신호(OSCENB)는 제2 비교부(13)의 제1 인버터(INV1)로 입력되어 그 레벨이 반전된다. 그 제1 인버터(INV1)의 출력신호(CON1)는, 차동증폭기(DA)의 엔모스 트랜지스터(N1)의 게이트로 입력되고, 제2 인버터(INV2)에서 반전되어 피모스 트랜지스터(P1)의 게이트로 입력된다. 또한 그 출력신호(CON1)는 낸드 게이트(NAND)에 입력된다.
상기 차동증폭기(DA)는 상기 출력신호(CON1)에 의해 인에이블되고, 내부전압(VCC)과 제2 기준전압(Vref2)이 두 개의 엔모스 트랜지스터(N2)(N3)의 각각의 게이트로 입력됨으로써, 그 내부전압(VCC)과 제2 기준전압(Vref2)의 레벨은 서로 비교된다. 여기서, 제2 기준전압(Vref2) 레벨은 제1 기준전압(Vref1) 레벨 보다 작다.
비교된 결과인 출력신호(CS1)는 출력단(n2)를 통하여 제3 인버터(INV3)에서 반전된다. 낸드게이트(NAND)는 상기 출력신호(CON1)과 출력신호(CS1)를 낸드조합하여 출력신호(CS)를 출력하고, 그 출력신호(CS)에 따라 상기 구동부(14)의 그 엔모스 트랜지스터(N12)는 턴온, 혹은 턴오프 된다.
한편, 상기 오실레이터(12)의 출력신호(OSC)에 의해 상기 구동부(14)가 동작되는데, 그 구동부(14)는 씨모스 인버터(CINV)와 상기 엔모스 트랜지스터(N12)가 직렬 연결되어 있고, 다이오드 연결된 엔모스 트랜지스터(N13)가 그 엔모스 트랜지스터(N12)와 병렬로 연결되어 있기 때문에, 그 구동부(14)에서 출력되어 펌프부(15)로 입력되는 펌핑 인에이블신호(PEN)의 레벨은 두가지, 즉 상기 엔모스 트랜지스터(N12)가 턴온될 때 와 턴오프될 때로 구분된다.
상기 오실레이터(12) 출력신호(OSC)가 로우상태이면, 씨모스 인버터(CINV)의 피모스 트랜지스터(P11)는 턴온되고, 엔모스 트랜지스터(N11)가 턴오프됨으로써 펌핑 인에이블신호(PEN)의 레벨은 외부전압(VDD) 레벨이 된다.
반대로, 상기 출력신호(OSC)가 하이상태이면, 씨모스 인버터(CINV)의 피모스 트랜지스터(P11)는 턴오프되고, 엔모스 트랜지스터(N11)가 턴온된다. 이때, 상기 엔모스 트랜지스터(N12)가 턴온되면 상기 펌핑 인에이블신호(PEN)의 로우레벨은 접지레벨이 되며, 상기 엔모스 트랜지스터(N12)가 턴오프되면, 다이오드 연결된 상기 엔모스 트랜지스터(N13)에서 문턱전압(Vth) 만큼의 전압강하가 발생하여 상기 펌핑 인에이블신호(PEN)의 로우레벨은 문턱전압(Vth)이 된다.
다시말하면, 상기 엔모스 트랜지스터(N12)가 턴온 상태일때는 상기 펌핑 인에이블신호(PEN)의 전압 스윙폭은 외부전압(VDD) 부터 접지전압 까지이고, 반대로 상기 엔모스 트랜지스터(N12)가 턴오프 상태일때는 상기 펌핑 인에이블신호(PEN)의 전압 스윙폭은 외부전압(VDD) 부터 문턱전압(Vth) 까지가 된다.
이와같이, 제2 비교부(13)의 결과, 즉 상기 내부전압(VCC)과 제2 기준전압(Vref2)의 비교결과,에 따라 상기 구동부(14)에서 펌프부(15)로 공급되는 전압인 펌핑 인에이블신호(PEN)의 전압 레벨이 두가지로 달라지게 되고, 그에따라 그 펌프부(15)에서 펌핑되는 전압의 크기 역시 달라지게 된다.
전체적으로 정리하면, 반도체 내부회로에 공급되는 내부전압(VCC)이 제1 기준전압(Vref1) 보다 작으면 펌핑동작이 개시된다. 이때, 그 내부전압(VCC)이 제2 기준전압(Vref2) 보다 작으면 펌핑되는 내부전압(VCC) 레벨은 종래 기술에서 펌핑되는 전압과 동일하게 2*VDD가 되지만, 그 내부전압(VCC)이 제2 기준전압(Vref2) 보다 크면 펌핑되는 내부전압(VCC) 레벨은 2*VDD 보다 작다.
이와같이, 본 발명 회로의 동작은 3가지 경우, 즉 내부전압(VCC)이 제1 기준전압(Vref1) 보다 높은 경우, 내부전압(VCC)이 제2 기준전압(Vref2) 보다 낮은 경우, 내부전압(VCC)이 제1 기준전압(Vref1) 보다 낮고 제2 기준전압(Vref2) 보다 높은 경우, 등으로 구분되며, 이 3가지 경우의 따른 본 발명 회로의 동작을 도4를 참조하여 상세히 설명한다.
도 4는 도 3 각 부의 출력신호의 파형도로서, 구간(A)는 내부전압(VCC)이 기준전압(Vref)보다 높은 구간이고 구간(B)는 펌핑이 진행 중인 구간이다.
첫 번째 경우로서, 구간(A)에서는 내부전압(VCC)이 제1 기준전압(Vref1) 보다 높은 구간이다. 그 구간(A)에서 제1 비교부(11)의 출력신호(OSCENB)는 하이상태가 되고, 오실레이터(12)의 출력(OSC)은 하이상태를 유지한다. 구동부(14)의 씨모스 인버터(CINV)의 피모스 트랜지스터(P11)는 턴오프, 엔모스 트랜지스터(N11)는 턴온된다.
제2 비교부(13)의 제1 인버터(INV1)의 출력신호(CON1)는 로우상태가 되어, 낸드게이트(NAND)의 출력신호(CS)는 하이상태가 되고, 그에따라 상기 씨모스 트랜지스터(CINV)와 직렬연결된 엔모스 트랜지스터(N12)가 턴온된다. 따라서, 구동부(14)의 출력신호(PEN)는 접지레벨이 됨으로써, 내부전압(VCC)은 펌핑되지 않는다.
두 번째 경우로서, 시점(to)에서 반도체 소자의 내부회로가 동작하면 그 내부전압(VCC)의 레벨은 제1 기준전압(Vref1)의 레벨 보다 낮아지기 시작하며, 시점(t1)에서 그 내부전압(VCC)은 제2 기준전압(Vref2) 보다 낮다.
시점(t1)에서 상기 제1 비교부(11)의 출력신호(OSCENB)는 로우상태가 되고, 상기 오실레이터(12)는 인에이블되어 그 오실레이터(12)의 출력신호(OSC)는 로우상태와 하이상태를 반복하는 클럭펄스 형태가 된다.
한편, 상기 제2 비교부(13)의 제1 인버터(INV1)의 출력신호(CON1)는 하이상태가 되며, 제2 인버터(INV2)의 출력신호(CON2)는 로우상태가 된다. 그 출력신호(CON1)에 의해 엔모스 트랜지스터(N1)가 턴온되고, 그 출력신호(CON2)에 의해 피모스 트랜지스터(P1)가 턴온됨으로써, 차동증폭기(DA)가 인에이블된다.
그 차동증폭기(DA)는 상기 내부전압(VCC)을 엔모스 트랜지스터(N3)로 입력받고, 제2 기준전압(Vref2)을 엔모스 트랜지스터(N2)로 입력받음으로써, 그 내부전압(VCC)과 제2 기준전압(Vref2)의 레벨이 서로 비교되며, 그 내부전압(VCC)이 제2 기준전압(Vref2) 보다 낮음으로써, 그 엔모스 트랜지스터(N3)의 드레인, 즉 그 엔모스 트랜지스터(N3)와 피모스 트랜지스터(P3)의 공통 연결점인 출력단(n2)으로 출력되는 출력신호(CS1)는 하이상태가 되고, 제3 인버터(INV3)의 출력신호(CS2)는 로우상태가 되고, 낸드게이트(NAND)의 출력신호(CS)는 하이상태가 되어, 상기 구동부(14)의 엔모스 트랜지스터(N12)는 턴온된다.
이 상태에서, 상기 오실레이터(12)의 출력신호(OSC)가 로우레벨이면 상기 구동부(14)의 피모스 트랜지스터(P11)는 턴온, 엔모스 트랜지스터(N11)는 턴오프되어 펌핑 인에이블신호(PEN)의 전압은 외부전압(VDD)이 된다. 또한, 그 출력신호(OSC)가 하이상태일 때 상기 피모스 트랜지스터(P11)는 턴오프, 상기 엔모스 트랜지스터(N11)는 턴온되어 펌핑 인에이블신호(PEN)의 전압은 접지레벨이 되며, 이때, 펌핑 인에이블신호(PEN)의 파형은 도 4의 구간(B1)에 해당되며, 도시된 바와같이 스윙폭은 접지레벨에서 외부전압(VDD) 까지이다.
펌프부(15)는 종래와 동일하게 펌핑동작을 수행함으로써, 그 펌프부(15)의 출력단(n1)을 통하여 출력되는 내부전압(VCC)은 펌핑이 시작될때보다 △V1 만큼 더 높게된다. 여기서, 전압(△V1)은 한번의 펌핑으로 인해 상승되는 내부전압의 양을 의미한다.
상기한 바와같은 펌핑이 수행되는 동안 내부전압(VCC)과 제1 기준전압(Vref1) 및 내부전압(VCC)과 제2 기준전압(Vref2)이 비교되고, 비교된 결과에 따라 다시 펌핑이 수행된다. 시점(t2)는 상기 과정을 3번 반복한 이후의 시점이다.
3번째 경우로서, 그 시점(t2)에서 내부전압(VCC)은 제1 기준전압(Vref1) 보다 낮고 제2 기준전압(Vref2) 보다 높게 되며, 이때의 제1 비교부(11)와 오실레이터(12)의 동작은 2번째 경우의 동작과 동일하다.
한편, 상기 제2 비교부(13)의 차동증폭기(DA)는 상기 제1 비교부(11)의 출력신호(OSCENB)에 의해 인에이블되어, 그 그 내부전압(VCC)과 제2 기준전압(Vref2)의 레벨을 서로 비교한다.
그 내부전압(VCC)이 제2 기준전압(Vref2) 보다 높음으로써, 출력단(n2)의 전압은 로우레벨로 바뀌고 제3 인버터(INV3)에 의해 반전된 신호(CS2)가 낸드게이트(NAND)에 입력되어, 그 낸드게이트(NAND)의 출력신호(CS)는 로우상태가 되어, 상기 구동부(14)의 엔모스 트랜지스터(N12)는 턴오프된다. 따라서, 그 구동부(14) 내부에서, 외부전원(VDD)과 접지 사이에는 피모스 트랜지스터(P11), 엔모스 트랜지스터(N11) 및 다이오드 연결된 엔모스 트랜지스터(N13)가 직렬로 연결되는 상태가 된다.
이 상태에서, 상기 오실레이터(12)의 출력신호(OSC)가 하이상태이면 씨모스 인버터(CINV)의 피모스 트랜지스터(P11)는 턴온, 엔모스 트랜지스터(N11)는 턴오프되어 펌핑 인에이블 신호(PEN)의 전압은 외부전압(VDD)이 된다.
반대로, 상기 출력신호(OSC)가 로우상태이면 상기 구동부(14)의 피모스 트랜지스터(P11)는 턴오프, 엔모스 트랜지스터(N11)는 턴온되어 펌핑 인에이블 신호(PEN)의 전압은 상기 엔모스 트랜지스터(N13)의 문턱전압(Vth)이 되며, 그 펌핑 인에이블 신호(PEN)의 파형은 도 4의 구간(B2)의 파형에 해당되며, 도시된 바와같이 스윙폭은 상기 엔모스 트랜지스터(N13)의 문턱전압(Vth)에서 외부전압(VDD) 까지이다.
펌프부(15)는 상기 펌핑 인에이블신호(PEN)를 입력받아 펌핑을 하고, 그 펌프부(15)의 출력단(n1)을 통하여 출력되는 내부전압(VCC)은 펌핑이 시작될때보다 △V2 만큼 더 높다.
이와같이 상기 내부전압(VCC)이 제1 기준전압(Vref1) 레벨 보다 작고 제2 기준전압(Vref2) 레벨 보다 클 때 펌핑되는 전압(△V2)은, 상기 내부전압(VCC)이 제2 기준전압(Vref2) 레벨보다 작을 때 펌핑되는 전압(△V1) 보다 작다.
4번의 펌핑이 이루어진 시점(t3) 이후에, 내부전압(VCC)은 제1 기준전압(Vref1) 보다 크기 때문에 펌핑은 완료된다.
이상에서 상세히 설명한 바와같이, 본 발명은 내부전압이 제1 기준전압과 차이가 많이 날때는 오실레이터 출력펄스의 스윙폭을 정상적으로 설정하고, 내부전압이 그 제1 기준전압에 근접할때는 오실레이터 출력펄스의 스윙폭을 줄이며, 스윙폭이 줄어들면 펌핑되어 반도체 소자로 공급되는 내부전압의 레벨의 증가폭이 줄어들게 됨으로써, 그 내부전압이 과펌핑되는 것을 미연에 방지할 수 있게 되어 안정적인 내부전원이 반도체 내부소자에 공급되는 효과가 있다.

Claims (7)

  1. 반도체 메모리 소자의 내부회로에 공급되는 내부전압(VCC)의 레벨과 기 설정된 제1 기준전압(Vref1)의 레벨을 비교하는 제1 비교부와, 상기 제1 비교부의 출력신호에 따라 펄스신호를 출력하는 오실레이터와, 상기 제1 비교부의 출력신호에 의해 인에이블되어 상기 내부전압(VCC)의 레벨과 기 설정된 제2 기준전압(Vref2)의 레벨을 비교하는 제2 비교부와, 상기 오실레이터의 펄스신호의 논리상태와 상기 제2 비교부의 출력신호의 논리상태에 따라 펌핑 인에이블 신호의 스윙폭을 달리하여 출력하는 구동부와, 그 펌핑 인에이블 신호의 크기에 따라 외부전압(VDD)을 펌핑하는 펌프부로 구성하며, 펌핑된 전압은 내부전압(VCC)으로서 반도체 메모리 소자의 내부회로에 공급됨과 동시에 상기 제1 비교부 및 상기 제2 비교부로 궤환 입력되는 것을 특징으로 하는 반도체 소자의 펌핑회로.
  2. 제1항에 있어서, 상기 제1 기준전압은 제2 기준전압보다 큰 것을 특징으로 하는 반도체 소자의 펌핑회로.
  3. 제1항에 있어서, 상기 제1 비교부는 내부전압(VCC)을 비반전단자로 입력받고 제1 기준전압(Vref1)을 반전단자로 입력받아, 내부전압(VCC)이 제1 기준전압(Vref1) 보다 크면 하이상태의 인에이블신호를 출력하는 비교기 임을 특징으로 하는 반도체 소자의 펌핑회로.
  4. 제1항에 있어서, 상기 제2 비교부는 상기 제1 비교부의 출력신호를 반전하는 제1 인버터와, 상기 제1 인버터의 출력신호을 반전하는 제2 인버터와, 상기 제2 인버터의 출력신호 및 상기 제1 인버터의 출력신호에 의해 인에이블되어 상기 내부전압(VCC)과 상기 제2 기준전압(Vref2)의 레벨을 비교하는 차동증폭기와, 상기 차동증폭기의 출력신호를 반전하는 제3 인버터와, 상기 제3 인버터 및 상기 제1 인버터의 출력신호를 낸드조합하여 상기 구동부로 출력하는 낸드게이트로 구성하는 것을 특징으로 하는 반도체 소자의 펌핑회로.
  5. 제4항에 있어서, 상기 차동증폭기는, 상기 제2 인버터의 출력을 게이트로 입력받고 소스는 외부전압(VDD)과 연결된 피모스 트랜지스터(P1)와, 상기 제1 인버터의 출력을 게이트로 입력받고 소스는 접지와 연결된 엔모스 트랜지스터(N1)와, 상기 내부전압(VCC)과 상기 제2 기준전압(Vref2)를 각각의 게이트로 입력받고 각각의 소스는 상기 엔모스 트랜지스터(N1)의 드레인과 연결된 두 개의 엔모스 트랜지스터(N2)(N3)와, 상기 피모스 트랜지스터(P1)와 상기 두 개의 엔모스 트랜지스터(N2)(N3) 사이에 각각이 직렬로 연결되고 서로 전류미러를 형성하는 두 개의 피모스 트랜지스터(P2)(P3)로 구성되며, 그 피모스 트랜지스터(P3)의 드레인 단자가 출력단이 되는 것을 특징으로 하는 반도체 소자의 펌핑회로.
  6. 제1항에 있어서, 상기 구동부는 상기 오실레이터의 펄스신호에 따라 동작하는 씨모스 인버터와; 그 씨모스 인버터와 접지 사이에 직렬로 연결되고 상기 제2 비교부의 출력을 게이트로 입력받는 엔모스 트랜지스터와; 게이트와 드레인이 공통 연결되고 그 엔모스 트랜지스터와 병렬로 연결되는 엔모스 트랜지스터로 구성되며; 상기 씨모스 인버터의 출력단이 상기 펌프부와 연결 되는 것을 특징으로 하는 반도체 소자의 펌핑회로.
  7. 제1항에 있어서, 상기 펌프부는 상기 구동부의 출력단에 일측이 연결된 콘덴서와, 외부전압(VDD)과 그 콘덴서의 타측을 연결하는 제1 스위치와, 상기 콘덴서의 타측과 반도체 메모리 소자의 내부회로를 연결하는 제2 스위치로 구성하는 것을 특징으로 하는 반도체 소자의 펌핑회로.
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