CN111490676A - 电荷泵电路、半导体装置以及半导体存储装置 - Google Patents

电荷泵电路、半导体装置以及半导体存储装置 Download PDF

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Abstract

本发明提供一种电荷泵电路、半导体装置以及半导体存储装置。本发明的电荷泵电路100包含：主泵电路CPn_M；以及栅极控制用泵电路CPn_G，控制主泵电路CPn_M。主泵电路与控制用泵电路的基本构成相同，为KER型泵电路。当主泵电路进行升压之后，控制用泵电路控制主泵电路的晶体管的运作，使得反方向的电流不会从主泵电路流入前段的泵电路。

Description

电荷泵电路、半导体装置以及半导体存储装置
技术领域
本发明是关于电荷泵电路(升压电路)，特别是关于KER型电荷泵电路。
背景技术
由于半导体设计的细微化，用于驱动半导体元件的工作电压随着降低，且提供给半导体装置的电源电压也随着降低。举例来说，由半导体存储器外部提供的电源电压从3.3V降到2.5V或1.8V。另一方面，半导体存储器等内部电路当中需要多个电源，举例来说，为了驱动晶体管的电压、或是施加在基板或井(Well)的电压等，有时候可能需要比电源电压更高的高电压。因此，半导体装置具备有升压电路，将外部提供的电源电压升压到期望的电压。这样的升压电路典型上是由电荷泵电路所构成。
举例来说，日本专利特开2005-235315号公报揭示了一种升压电路，其为包含了串联的反相器、电容器及开关的一泵电路，可将电源电压升压到2倍以上。该升压电路作为动态存储器的内部电路，对字元线施加比电源电压VDD还要高的高电压Vpp。
图1表示既有的KER型电荷泵电路的构成。电荷泵电路包含多段的泵电路CP1、CP2、…、CPn-1、CPn。最前段的泵电路CP1与输入端子VIN连接，通过输入端子VIN输入需要升压的电压。最后段的泵电路CPn与输出端子VOUT连接，通过输出端子VOUT输出升压后的电压。各段的泵电路结构相同，详细结构可参考最后段的泵电路CPn。
泵电路包含：经由第1节点UA串联的NMOS晶体管NA与PMOS晶体管PA；连接至第1节点UA的电容器CA；经由第2节点LA串联的NMOS晶体管NB与PMOS晶体管PB；以及连接至第2节点LA的电容器CB。
NMOS晶体管NA以及PMOS晶体管PA的两个栅极在第2节点LA耦合；NMOS晶体管NB以及PMOS晶体管PB的两个栅极在第1节点UA耦合。时钟CLKA提供给电容器CA；时钟CLKA的相位反转180度之后的时钟CLKB提供给电容器CB。NMOS晶体管NA与NB的源极连接前段泵电路的PMOS晶体管PAn-1、PBn-1；PMOS晶体管PA与PB的源极连接输出端子VOUT。另外，提供给各段泵电路的各时钟CLKA、CLKB间的相位，已调整为前段升压后的电压可适当地输出到后段。
图2表示如图1所示的电荷泵电路的运作波形图。在时间t1～t2，时钟CLKA从L电平上升到H电平，通过电容器CA与时钟CLKA电容耦合的第1节点UA升压，与第1节点UA连接的NMOS晶体管NB变为导通状态，由前段泵电路CPn-1升压后的电压，通过NMOS晶体管NB提供给第2节点LA；另一方面，PMOS晶体管PB变为非导通状态，第2节点LA与输出端子VOUT电气分离。
另外，时钟CLKB从H电平下降到L电平，通过电容器CB与时钟CLKB电容耦合的第2节点LA被牵引至负的方向，与第2节点LA连接的NMOS晶体管NA变为非导通状态，第1节点UA与前段泵电路电气分离；另一方面，PMOS晶体管PA为导通状态，由第1节点UA升压后的电压，通过PMOS晶体管PA提供给输出端子VOUT。
另外，时钟CLKB从H电平下降到L电平，通过电容器CB与时钟CLKB电容耦合的第2节点LA被牵引至负的方向，与第2节点LA连接的NMOS晶体管NA变为非导通状态，第1节点UA与前段泵电路电气分离；另一方面，PMOS晶体管PA为导通状态，由第1节点UA升压后的电压，通过PMOS晶体管PA提供给输出端子VOUT。
另外，时钟CLKB从L电平上升到H电平，与时钟CLKB电容耦合的第2节点LA升压，与第2节点LA连接的NMOS晶体管NA为导通状态，由前段泵电路CPn-1升压后的电压提供给第1节点UA；另一方面，PMOS晶体管PS为非导通状态，第1节点UA与输出端子VOUT电气分离。
这样一来，由前段泵电路CPn-1升压后的电压，与时钟CLKA、CLKB同步交互提供给第1节点UA、第2节点LA，提供的电压与时钟CLKA、CLKB同步升压，升压后的电压与时钟CLKA、CLKB同步，交互由输出端子VOUT输出。
特别注意的是，在时间t1～t1A的时钟CLKA、CLKB的转移期间，虽然第2节点LA因时钟CLKB而被牵引至负的方向，但由于NMOS晶体管NB处于导通状态，前段CPn-1升压后的电压会提供给第2节点LA，因此第2节点LA的电压事实上并不会下降。
另一方面，时钟CLKA使得第1节点UA往正的方向升压，第1节点UA的电压变得比前段泵电路CPn-1的电压(意即，NMOS晶体管NA的源极电压)还要高。此时，虽然与NMOS晶体管NA的栅极连接的第2节点LA被牵引至负的方向，但在第2节点LA的电压比NMOS晶体管NA的临界值还要高，换言之，在NMOS晶体管NA完全断开之前的期间，不期望的反方向电流i(NA)，会从第1节点UA通过NMOS晶体管NA流向前段泵电路CPn-1。即使在期间t2～t2A的转移期间，不期望的反方向电流i(NB)，同样也会从升压后的第2节点LA通过NMOS晶体管NB而流向前段泵电路CPn-1。在其他的转移期间t3～t3A、t4～t4A，这种情形同样也会发生。
由于这样的反方向电流，会使得升压效率低落，因此尽可能抑制为佳。
发明内容
发明是为了解决像这样的既有课题而成，目的在于提供一种抑制升压效率低落的电荷泵电路。
关于本发明的电荷泵电路，包含：主泵电路，包含：第1节点，与第1电容器电容耦合；以及第1晶体管，连接该第1节点，可提供电压给该第1节点；当第1时钟信号施加在该第1电容器之后，可将该第1节点的电压升压；以及控制用泵电路，连接该主泵电路；其中，当第1节点升压之后，该控制用泵电路控制该第1晶体管的运作，使得反方向的电流不会从第1节点流经第1晶体管。
根据本发明，可通过控制用泵电路，使得电流不会从主泵电路升压后的节点反方向流通，因此能够抑制升压效率低落。除此之外，控制用泵电路与主泵电路的基本构成相同，藉使电荷泵电路的构成变得简易。
附图说明
图1表示既有的电荷泵电路。
图2表示既有的电荷泵电路的各部波形图。
图3表示本发明实施例的电荷泵电路的整体构成。
图4表示本发明实施例的电荷泵电路的最后段构成的电路图。
图5表示本发明实施例的电荷泵电路的最后段的各部波形图。
附图标记：
100～电荷泵电路
CA、CB～电容器
CAG、CBG～电容器
CLKA、CLKB～时钟
CLKAG、CLKBG～时钟
CP1、CP2、…、CPn-1、CPn～泵电路
CP1_M、CP2_M、…、CPn_M～主泵电路
CP1_G、CP2_G、…、CPn_G～栅极控制用泵电路
i(NA)、i(NB)～电流
i(NAG)、i(NBG)～电流
LA、LAG～第2节点
NA、NA1～NMOS晶体管
NAG、NAG1～NMOS晶体管
NB、NB1～NMOS晶体管
NBG、NBG1～NMOS晶体管
PA、PAn-1、PAn～PMOS晶体管
PAG、PAGn-1、PAGn～PMOS晶体管
PB、PBn-1、PBn～PMOS晶体管
PBG、PBGn-1、PBGn～PMOS晶体管
t1、t1A、t2、t2A、t3、t3A、t4、t4A～时间
UA、UAG～第1节点
VIN～输入端子
VOUT～输出端子
具体实施方式
接着，针对本发明的实施形态，参照图式详细说明。在本发明的实施态样当中，是使用所谓的KER型电荷泵电路所构成。
图3表示关于本发明实施例的电荷泵电路(升压电路)的整体构成。本实施例的电荷泵电路100，是连接1个或任意段数的泵电路所构成，图例当中，电荷泵电路100包含n个段数的泵电路CP1、CP2、…、CPn。最前段的泵电路CP1连接输入端子VIN，该输入端子VIN用以输入应该升压的电压；最后段的泵电路CPn连接输出端子VOUT，该输出端子VOUT用以输出升压后的电压。
各段的泵电路CP1、CP2、…、CPn，包含：主泵电路CP1_M、CP2_M、…、CPn_M，用以进行升压；以及栅极控制用泵电路CP1_G、CP2_G、…、CPn_G，用以控制主泵电路的晶体管的栅极。主泵电路与栅极控制用泵电路的基本构成是KER型，各段的主泵电路与栅极控制用泵电路的基本构成实质上相同。
图4表示图3所示的电荷泵电路100最后段的泵电路CPn。泵电路CPn如以上所述，包含：主泵电路CPn_M；以及栅极控制用泵电路CPn_G，用以控制主泵电路CPn_M的一对CMOS构造的晶体管的栅极。
主泵电路CPn-M，与图1所示的KER型泵电路的构成类似，相异之处主要在于：NMOS晶体管NA与PMOS晶体管PA的栅极，是连接栅极控制用泵电路CPn_G的第2节点LAG；另外，NMOS晶体管NB与PMOS晶体管PB的栅极，是连接栅极控制用泵电路CPn_G的第1节点UAG。主泵电路CPn_M的NMOS晶体管NA的源极，与前段主泵电路CPn-1_M的PMOS晶体管PAn-1串联；NMOS晶体管NB的源极，与前段主泵电路CPn-1_M的PMOS晶体管PBn-1串联；而PMOS晶体管PA与PB的源极，则是连接输出端子VOUT。
栅极控制用泵电路CPn_G，与图1所示的KER型泵电路的构成相同；但第1节点UAG除了与NMOS晶体管NBG以及PMOS晶体管PBG的栅极连接之外，还同时跟主泵电路CPn_M的NMOS晶体管NB以及PMOS晶体管PB的栅极连接；而且第2节点LAG除了与NMOS晶体管NAG以及PMOS晶体管PAG的栅极连接之外，还同时跟主泵电路CPn_M的NMOS晶体管NA以及PMOS晶体管PA的栅极连接。另外，NMOS晶体管NAG的源极，与前段栅极控制用泵电路CPn-1_G的PMOS晶体管PAGn-1串联；且NMOS晶体管NBG的源极，与前段栅极控制用泵电路CPn-1_G的PMOS晶体管PAGn-1串联；而PMOS晶体管PAG与PBG的源极，则是连接输出端子VOUT。
电容器CAG与第1节点UAG连接，时钟CLKAG提供给电容器CAG。电容器CBG与第2节点LAG连接，时钟CLKAG的相位反转180度之后的时钟CLKBG提供给电容器CBG。这里应该要留意的是：电容器CAG、CBG的电容，比主泵电路CPn_M的电容器CA、CB的电容还要小。另外还要留意的是：虽然时钟CLKAG、CLKBG与时钟CLKA、CLKB的时钟频率相同，但是两者时钟的相位，处于一种上升与下降的转移期间互不重复的关系。换言之，在时钟CLKA、CLKB上升或下降的转移期间，时钟CLKAG、CLKBG完全为L电平或H电平。举例来说，如图5所示：在时钟CLKA上升的时间点，时钟CLKBG完全为L电平；而在时钟CLKB上升的时间点，时钟CLKAG完全为L电平。
接着，将本实施例电荷泵电路的运作，参照图5的时序图详细说明。调整相位之后的时钟CLKA/CLKB/CLKAG/CLKBG提供给各段泵电路，使得前段泵电路升压后的电压提供给次段泵电路。主泵电路当中，在时间t1～t1A时，时钟CLKA从L电平转移到H电平，第1节点UA升压。此时，由于时钟CLKBG完全为L电平，因此第2节点LAG亦为L电平，故NMOS晶体管NA为非导通状态。所以，在转移期间t1～t1A时，即使第1节点UA的电压变得比NMOS晶体管NA的源极电压还要高，也可以阻止反方向的电流从第1节点UA通过NMOS晶体管NA流向前段泵电路。
另外，在时间t2～t2A时，时钟CLKB从L电平迁移到H电平，第2节点LA升压。此时，NMOS晶体管NB的栅极，是由栅极控制用泵电路CPn_G的第1节点UAG所控制。换言之，由于时钟CLKAG完全为L电平，因此第1节点UAG亦为L电平，故NMOS晶体管NB为非导通状态。所以，在时间t2～t2A的时钟CLKB的转移期间，即使第2节点LA的电压变得比NMOS晶体管NB的源极电压还要高，也可以阻止反方向的电流从第2节点LA通过NMOS晶体管NB流向前段泵电路。
在那之后，由第1节点UA、第2节点LA升压后的电压，同样也与时钟CLKA、CLKB同步，通过PMOS晶体管PA、PB提供给输出节点VOUT。
另一方面，栅极控制用泵电路CPn_G中，在时间t1～t1A的转移期间，虽然反方向的电流会从升压后的第1节点UAG通过NMOS晶体管NAG流向前段泵电路，但由于电容器CAG的电容很小，第1节点UAG升压的电压也很小，因此从第1节点UAG通过NMOS晶体管NAG流向前段泵电路的反方向的电流微乎其微。另外，在时间t2～t2的转移期间，虽然反方向的电流也会从第2节点LAG通过NMOS晶体管NBG流向前段泵电路，但该电流同样也微乎其微。
像这样通过本实施例，由于设计成在主泵电路进行升压时，由控制用泵电路控制主泵电路的运作，使得反方向的电流不会从主泵电路流向前段泵电路，因此能够抑制泵电路效率低落。另外，由于设计成由相同构成的控制用泵电路来控制主泵电路的运作，因此泵电路的构成也变得简易。除此之外，通过将主泵电路与栅极控制用泵电路双方的输出耦合输出端子VOUT，使得主泵电路与栅极控制用泵电路的晶体管运作条件一致，能够谋求泵电路运作的安定化。另外，由于栅极控制用泵电路控制主泵电路的运作，因此能够将电容器CAG、CBG的尺寸尽量地缩小，故能够尽量地抑制流向反方向无用的电流，且能够使得电荷泵电路整体小型化。
根据本实施例的电荷泵电路，可用在使用高运作电压或是多电源电压的半导体装置，或者需要高电压来编程或抹除的快闪存储器等的半导体存储装置。
详述了关于本发明较佳的实施形态，但本发明并非限定于特定的实施形态，在申请专利范围所记载的发明要旨的范围内，可进行各种的变形/变更。

Claims (11)

1.一种电荷泵电路，其特征在于，包含：
主泵电路，包含：第1节点，与第1电容器电容耦合；以及第1晶体管，连接该第1节点，可提供电压给该第1节点；当第1时钟信号施加在该第1电容器之后，可将该第1节点的电压升压；以及
控制用泵电路，连接该主泵电路；
其中，当第1节点升压之后，该控制用泵电路控制该第1晶体管的运作，使得反方向的电流不会从第1节点流经第1晶体管。
2.如权利要求1所述的电荷泵电路，
其特征在于，该控制用泵电路，包含：第2节点，与第2电容器电容耦合；以及第2晶体管，连接该第2节点，可提供电压给该第2节点；当第2时钟信号施加在该第2电容器之后，可将该第2节点的电压升压；
其中，该第2节点连接该第1晶体管的栅极；该第1时钟信号上升与下降的转移期间，与该第2时钟信号上升与下降的转移期间不重复。
3.如权利要求2所述的电荷泵电路，
其特征在于，该第2电容器的电容比该第1电容器的电容还要小。
4.如权利要求3所述的电荷泵电路，
其特征在于，该主泵电路，更包含：第3节点，与第3电容器电容耦合；以及第3晶体管，连接该第3节点，可提供电压给该第3节点；当第3时钟信号施加在该第3电容器之后，可将该第3节点的电压升压；
其中，该控制用泵电路，包含：第4节点，与第4电容器电容耦合；以及第4晶体管，连接该第4节点，可提供电压给该第4节点；当第4时钟信号施加在该第4电容器之后，可将该第4节点的电压升压；
其中，该第4节点连接该第3晶体管的栅极；该第4电容器的电容比该第3电容器的电容还要小；该第3时钟信号为该第1时钟信号反转后的时钟信号；该第4时钟信号为该第2时钟信号反转后的信号。
5.如权利要求4所述的电荷泵电路，
其特征在于，该主泵电路，包含：第5晶体管，位于该第1节点与输出端子之间，与该第1晶体管的导电型相异；以及第6晶体管，位于该第3节点与该输出端子之间，与该第3晶体管的导电型相异；该第1晶体管与该第5晶体管的栅极，与该控制用泵电路的该第2节点连接；该第3晶体管与该第6晶体管的栅极，与该控制用泵电路的该第4节点连接。
6.如权利要求5所述的电荷泵电路，
其特征在于，该控制用泵电路，包含：第7晶体管，位于该第2节点与该输出端子之间，与该第2晶体管的导电型相异；以及第8晶体管，位于该第4节点与该输出端子之间，与该第4晶体管的导电型相异；该第2晶体管与该第7晶体管的栅极与该第4节点连接；该第4晶体管与该第8晶体管的栅极与该第2节点连接。
7.如权利要求6所述的电荷泵电路，
其特征在于，该第1晶体管至该第4晶体管为NMOS晶体管；该第5晶体管至该第8晶体管为PMOS晶体管。
8.如权利要求7所述的电荷泵电路，包含多段的主泵电路以及多段的控制用泵电路；
其特征在于，该第1晶体管与前段的主泵电路的第5晶体管串联；该第3晶体管与前段的主泵电路的第6晶体管串联；
其中，该第2晶体管与前段的控制用泵电路的第7晶体管串联；该第4晶体管与前段的控制用泵电路的第8晶体管串联。
9.如权利要求1至8任一所述的电荷泵电路，
其特征在于，该主泵电路以及该控制用泵电路为KER型泵电路。
10.一种半导体装置，其特征在于，包含：
如权利要求1至8任一所述的电荷泵电路。
11.一种半导体存储装置，其特征在于，包含：
如权利要求1至8任一所述的电荷泵电路。
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