JP2011004535A - 昇圧回路 - Google Patents

Abstract

【課題】昇圧に用いるクロック信号の電圧振幅が大きくなってもリップルが増さない昇圧回路を得る。
【解決手段】複数段を連結した単位昇圧回路から成る昇圧部と、前記昇圧部の出力端子（昇圧部出力端子）に連結したリップル制御回路から成る昇圧回路を構成し、前記リップル制御回路が、前記昇圧部出力端子とグラウンド端子の間に接続された第１のコンデンサと、前記昇圧部出力端子と電源端子の間に接続する複数段の電荷放出素子と、クロック端子に第２のコンデンサを介して制御端子が接続され前記昇圧部出力端子と外部出力端子の間に接続された第２の電荷転送素子と、前記電荷放出素子の１つの素子の制御端子と前記昇圧部出力端子の間に接続し制御端子が前記第２の電荷転送素子の制御端子に接続された定電位設定素子とを有する昇圧回路を構成する。
【選択図】図１

Description

本発明は、基準となる電源電圧を昇圧する昇圧回路、および半導体集積回路の内部電源回路における昇圧回路に関するものである。

半導体集積回路装置、特にフラッシュメモリなどの半導体記憶装置は、データの書き込み、消去および読み出し動作のために、電源電圧よりも高い電位を必要とする。しかし、最近は単一電源、例えばＶＣＣだけでプログラムや消去が行えることがユーザから要求されている。このような仕様の装置では、チャージポンプ回路により電源電圧（基準電圧）を昇圧して供給する昇圧回路を構成して半導体集積回路装置の回路が必要とする高電位を実現させて、単一電源で動作する半導体集積回路を実現するのが一般的である。

この昇圧回路は、ＭＯＳトランジスタと容量とが直列に接続され、容量の一端を基準電圧の振幅を有するクロック信号で接続され、基準の電源電圧を昇圧する。しかし、この昇圧回路の出力電圧は常には一定電位にとどまらず、設定電位近傍で振動する。この現象をリップルと呼ぶ。このリップル対策のため、特許文献１では、複数個のチャージポンプ回路が位相の異なるクロック信号に同期して昇圧動作をすることでリップルを低減する技術が提案されていた。また、特許文献２では、クロック信号の周波数を制御する（変える）ことでリップルを低減する技術が提案されていた。また、特許文献３では、昇圧回路を、第１のクロック信号と第２のクロック信号で駆動し、第２のクロック信号の振幅を制御することでリップルを低減する技術が提案されていた。

特開２０００−３３１４８９号公報 特開２００３−２４２７９０号公報 特開２００８−０５４４７１号公報

しかし、特許文献１〜３の技術では、高電位ノードに、クロック信号のエッジの変化に対応する急峻な電圧の突出（リップル）が発生する問題があった。特に、昇圧に用いる基準電源の電圧を高くするためクロック信号の電圧振幅を大きくすると、このリップルも大きくなり、昇圧回路で種々の大きさの昇圧電圧を作成する場合に、そのリップルの大きさも変わり、昇圧電圧の大小にかかわらずリップルを一定値以内に制御することが難しい問題があった。そのため、本発明は、この問題を解決し、昇圧電圧を高くするためにクロック信号の電圧振幅を大きくしてもリップルが増さず、突出電圧（リップル）の大きさを一定値以内に制御できる昇圧回路を提供することを目的とする。

本発明は、上記の課題を解決するために、単位昇圧回路を複数段連結して成る昇圧部と、前記昇圧部の出力端子（昇圧部出力端子）に連結したリップル制御回路から成る昇圧回路であって、前記昇圧部の最終段の単位昇圧回路の第１の電荷転送素子が、クロック端子のクロック信号の立ち上がりの際に前記最終段の単位昇圧回路の入力端子から出力端子に電荷を転送する動作を行ない、
前記リップル制御回路が、
前記昇圧部出力端子とグラウンド端子の間に接続された第３のコンデンサと、
前記昇圧部出力端子と電源端子の間に接続する複数段の電荷放出素子と、
前記クロック端子に第４のコンデンサを介して制御端子が接続され前記昇圧部出力端子と外部出力端子の間に接続された第２の電荷転送素子と、
前記電荷放出素子の１つの素子の制御端子と前記昇圧部出力端子の間に接続し制御端子が前記第２の電荷転送素子の制御端子に接続された定電位設定素子とを有し、
前記クロック端子のクロック信号の立ち上げの際に前記外部出力端子が前記第２の電荷転送素子によって前記昇圧部出力端子から切り離され、
前記定電位設定素子が前記クロック端子のクロック信号の立ち上げの際にオフにされて前記前記電荷放出素子の１つの素子の制御端子の電位を一定値に維持し前記電荷放出素子をオンにすることを特徴とする昇圧回路である。

また、本発明は、上記の昇圧回路であって、上記第２の電荷転送素子がソース端子を上記昇圧部出力端子に接続しドレイン端子を上記外部出力端子に接続したｐＭＯＳトランジスタであり、上記複数段の電荷放出素子がｐＭＯＳトランジスタであり前段の電荷放出素子のドレイン端子と制御端子を後段の電荷放出素子のソース端子に接続し、第１段の電荷放出素子のソース端子を上記昇圧部出力端子に接続し、最終段の上記電荷放出素子の制御端子をｐＭＯＳトランジスタの上記定電位設定素子のドレイン端子に接続することを特徴とする昇圧回路である。

本発明は、クロック信号の立ち上がりに応じて昇圧回路の外部出力端子を昇圧部出力端子から切り離した状態で、第１の高電位ノードから昇圧部出力端子に電荷を転送し、昇圧部出力端子の余分な電荷を電荷放出素子が放出した後に、クロック信号の立ち下げに応じて第２の電荷転送素子が昇圧部出力端子を外部出力端子に接続することで、外部出力端子の電位のリップルを少なくすることができる効果がある。

本発明による昇圧回路の回路図である。 図１のクロック入力波形を示すタイミングチャートである。 図１におけるクロック入力波形と各端子およびノードの電圧変化を示すタイミングチャートである。

以下、本発明の実施形態について、図面を参照して詳細に説明する。
＜第１の実施形態＞
即ち、本実施例は、図中に破線で示した単位昇圧回路の構成を１単位（一段）の単位昇圧回路として、その単位昇圧回路を多段（この例では４段）連結した回路から成る昇圧部をクロック端子ΦＡとΦＢとΦＣとΦＤに接続する。そして、４相クロック方式によって昇圧部を動作させ、その昇圧部の昇圧結果の電位を昇圧部出力端子ＶＰＰＩから出力させ、その昇圧部出力端子ＶＰＰＩをリップル制御回路に接続する。このリップル制御回路には、昇圧部の最終段の単位昇圧回路が接続するクロック端子ΦＤに接続する。また、図１は、そのリップル制御回路を、その外部出力端子ＶＰＰに、安定化容量等Ｃ０を接続した回路として示す。なお一般に外部出力端子ＶＰＰには、接続先の回路負荷や配線の寄生容量、安定化容量等の容量がつながっており、図１ではそれらを一般化して安定化容量等Ｃ０として表現している。

本発明の昇圧回路の昇圧部を図１から図３を用いて説明する。まず、第１段目の単位昇圧回路では、電圧が１．８ボルトから５．５ボルトの電源ノードＶＣＣをノードＮＡ０に接続し、ノードＮＡ０に、ｎＭＯＳトランジスタの電荷転送素子Ｑ０のドレインを接続し、ｎＭＯＳトランジスタの電位安定素子Ｓ０のソースを接続し、ｎＭＯＳトランジスタの電荷供給素子Ｔ０のドレインとゲート（制御端子）を接続する。電荷転送素子Ｑ０のゲート（制御端子）はノードＮＢ０に接続し、コンデンサＥ０を介してクロック端子ΦＢに接続する。更に、ノードノードＮＢ０には、電位安定素子Ｓ０のドレインとゲート（制御端子）、電荷供給素子Ｔ０のソースを夫々接続する。

次に、２段目の単位昇圧回路では、電荷転送素子Ｑ０のソースがノードＮＡ１に接続する。ノードＮＡ１は、コンデンサＣ１を介してクロック端子ΦＣに接続する。更に、ノードＮＡ１には、ｎＭＯＳトランジスタの電荷転送素子Ｑ１のドレインに接続し、また、ｎＭＯＳトランジスタの電位安定素子Ｓ１のソース、ｎＭＯＳトランジスタの電荷供給素子Ｔ１のドレインとゲート（制御端子）を夫々接続する。電荷転送素子Ｑ１のゲート（制御端子）はノードＮＢ１に接続し、コンデンサＥ１を介してクロック端子ΦＤに接続する。更に、ノードＮＢ１には、電位安定素子Ｓ１のドレインとゲート（制御端子）、電荷供給素子Ｔ１のソースを夫々接続する。

そして、３段目以降の単位昇圧回路も２段目の単位昇圧回路と同様の回路構成が繰り返される。即ち、前段の電荷転送素子Ｑ１のソースを後段のノードＮＡ２に接続し、ノードＮＡ２に後段の電荷転送素子Ｑ２のドレインと、電位安定素子Ｓ２のソース、電荷供給素子Ｔ２のドレインとゲート（制御端子）を接続する。こうして、初段の単位昇圧回路の電荷転送素子Ｑ０から４段目（最終段）の単位昇圧回路の電荷転送素子Ｑ３まで電荷転送素子Ｑがソースとドレインを接続して連鎖し、最終段の単位昇圧回路の電荷転送素子Ｑ３のソースを昇圧部出力端子ＶＰＰＩに接続し、それをリップル制御回路の入力端子に接続する。そして、上述のようにして、クロック端子がΦＡ及びΦＢ及びΦＣ及びΦＤの各組み合せによって交互に各段に接続する。

（昇圧部の動作）
次に、図１について昇圧部の回路の動作を説明する、先ず、初期状態で、第１段目の単位昇圧回路では、電源ノードＶＣＣの電位がノードＮＡ０の電位であり、ノードＮＡ０から電荷供給素子Ｔ０によりノードＮＢ０へ電荷が供給されノードＮＢ０の電位をあげ、クロック端子ΦＢの電位が立ち上がるとノードＮＢ０の電位が更にクロック端子ΦＢの電位の振幅（電圧ＶＣＣ）だけ上がることで、電荷転送素子Ｑ０のゲートが開かれ、ノードＮＡ０からノードＮＡ１へ電荷が転送される。また、ノードＮＡ１からは、電荷供給素子Ｔ１によりノードＮＢ１へも電荷が供給される動作を行う。

次に、図１に破線で示した第２段目の単位昇圧回路の回路構成の各素子の役割を以下に説明する。電荷転送素子Ｑ１は、ノードＮＡ１からノードＮＡ２へ電荷を転送するものである。電荷供給素子Ｔ１は、ノードＮＡ１からノードＮＢ１へ電荷を供給するものである。電位安定素子Ｓ１は、ノードＮＢ１の過剰な電荷をノードＮＡ１へ戻すものである。クロック端子ΦＣの電位が立ち上がると、コンデンサＣ１によって容量結合されているノードＮＡ１の電位を上げてノードＮＡ１へ電荷を供給し、また、ノードＮＡ１からトランジスタＴ１によりノードＮＢ１へ電荷が供給される。クロック端子ΦＤの電位が立ち上がると、コンデンサＥ１によって容量結合されているノードＮＢ１の電位を上げ、電荷転送素子Ｑ１のゲート（制御端子）をオンにし、ノードＮＡ１からノードＮＡ２へ電荷を転送する。クロック端子ΦＤが低電位になるとＱ１のゲート（制御端子）をオフさせる。

次に、第２段目の単位昇圧回路が、クロック端子ΦＣおよびクロック端子ΦＤの電位が下がった状態において、以下の処理により、ノードＮＡ１からノードＮＡ２に電荷を転送する動作を説明する。
（クロックΦＣによる動作）
クロック端子ΦＡからクロック端子ΦＤのタイミングを図２に示す。クロック端子ΦＣの電位が立上がると、コンデンサＣ１によって容量結合されているノードＮＡ１の電位が
、既にコンデンサＣ１に蓄積された電荷による電圧にクロック端子ΦＣの電位が加えられた電位にまで上がり、ノードＮＡ１へ電荷が供給される。また、ノードＮＡ１からトランジスタＴ１によりノードＮＢ１へ電荷が供給される。これによりノードＮＢ１の電位があがるので、ｎＭＯＳトランジスタの電荷転送素子Ｑ１のゲート（制御端子）が第１段階のオン状態になり、電荷転送素子Ｑ１がノードＮＡ１からノードＮＡ２へ若干の電荷を転送する。

（クロックΦＤによる動作）
次に、クロック端子ΦＤの電位が立上がってコンデンサＥ１によって容量結合されているノードＮＢ１の電位が更にクロック端子ΦＤの電位の振幅分（ＶＣＣ程度）上がる。ノードＮＢ１の電位がこれだけ上がると、ｎＭＯＳトランジスタの電荷転送素子Ｑ１のゲート（制御端子）が（第２段階のオン状態で）完全にオンしてノードＮＡ１からノードＮＡ２へ電荷を十分に転送する。このとき、ノードＮＡ２から電荷供給素子Ｔ２によりノードＮＢ２へも電荷が供給される。

（ノードＮＢ１の電位の調整）
一方、クロック端子ΦＤの電位の立ち上がりによりノードＮＢ１の電位が上昇すると、ｎＭＯＳトランジスタの電位安定素子Ｓ１がオンしてノードＮＢ１の過剰な電荷をノードＮＡ１に戻すことにより、ノードＮＢ１の電位がノードＮＡ１よりもｎＭＯＳトランジスタの電位安定素子Ｓ１のゲート（制御端子）とソース間のしきい値電圧（Ｖｔｈｎ）だけ高い電圧に安定する。
（クロックΦＤの立下りによる動作）
次に、クロック端子ΦＤの電位が立ち下がると、ノードＮＢ１の電位がクロック端子ΦＤの電位の振幅（ＶＣＣ）だけ下がり、それにより電荷転送素子Ｑ１のゲート（制御端子）がオフになる。その後にクロック端子ΦＣの電位が立下がる。

次に、第３段目の単位昇圧回路が、クロック端子ΦＣおよびクロック端子ΦＤの電位が下がった状態において、以下の処理により、ノードＮＡ２からノードＮＡ３に電荷を転送し、ノードＮＡ３を高電位にする動作を行う。
（クロックΦＡによる動作）
次に、クロック端子ΦＡの電位が立上がり、コンデンサＣ２によって容量結合されているノードＮＡ２の電位が、既にコンデンサＣ２に蓄積された電荷による電圧にクロック端子ΦＡの電位が加えられた電位にまで上がる。
（クロックΦＢによる動作）
次に、クロック端子ΦＢの電位が立上がってコンデンサＥ２によって容量結合されているノードＮＢ２の電位が上がり、電荷転送素子Ｑ２のゲート（制御端子）をオンしてノードＮＡ２からノードＮＡ３へ電荷を転送することでノードＮＡ３を高電位にする。また、ノードＮＡ２からノードＮＡ３へ電荷を転送すると、ノードＮＡ３から電荷供給素子Ｔ３によりノードＮＢ３へも電荷が供給される。

以上に図１と図２で説明したように、本実施例の単位昇圧回路は、電荷転送素子Ｑのドレイン端子側（第２段目の単位昇圧回路ではノードＮＡ１）の電荷をソース端子側（ノードＮＡ２）へ転送して、電荷転送素子Ｑのソース端子側（ノードＮＡ２）の電圧を、電荷転送素子Ｑのドレイン側の電荷による電圧にクロックの電位を加えた電圧にまで上昇させる。その結果、各段の単位昇圧回路毎に電荷の転送を繰り返すことで、最終段の単位昇圧回路の高電位ノードＮＡ３の出力電位を単位昇圧回路の段数分上昇させる。

（リップル制御回路の構成）
本実施形態の昇圧回路の昇圧部は、クロック端子ΦＤの電位の立ち上がりで電荷転送素子Ｑ３のゲート（制御端子）をＯＮにして高電位ノードＮＡ３の電荷を外部出力端子ＶＰ
Ｐに転送する。このとき、転送する電荷量はクロック端子ΦＡ〜Ｄの電位の振幅幅（電源電圧）に比例するため、例えば電源電圧５．５Ｖ時は、電源電圧１．８Ｖ時よりリップルが大きくなる。そのリップルを低減した電圧出力を得るため、昇圧回路の高電位ノードＮＡ３と外部出力端子ＶＰＰの間にリップル制御回路を設置する。

リップル制御回路は、昇圧回路の高電位ノードＮＡ３をリップル制御回路（昇圧部出力端子ＶＰＰＩ）を介して外部出力端子ＶＰＰに電荷を転送する。昇圧部出力端子ＶＰＰＩから外部出力端子ＶＰＰに電荷を転送する過程で過剰な電荷を電源ノードＶＣＣに戻し、昇圧部出力端子ＶＰＰＩから外部出力端子ＶＰＰに転送する電荷を一定量に制御する回路である。回路構成を図１を参照して説明する。本実施形態のリップル制御回路は、昇圧回路の高電位ノードＮＡ３を昇圧回路の電荷転送素子Ｑ３を介して、リップル制御回路の内部ノードである昇圧部出力端子ＶＰＰＩに接続する。

昇圧部出力端子ＶＰＰＩはＰＭＯＳトランジスタの電荷転送素子Ｐ１を介して外部出力端子ＶＰＰに接続される。外部出力端子ＶＰＰには、接続先の回路負荷や配線の寄生容量や安定化容量等の容量がつながっており、図１では、まとめて安定化容量等Ｃ０としている。また、昇圧部出力端子ＶＰＰＩは電位安定素子Ｓ４と電荷供給素子Ｔ４を介して、電荷転送素子Ｐ１のゲートノードＶＰＰＴＧに接続されている。電位安定素子Ｓ４のゲート（制御端子）はゲートノードＶＰＰＴＧに接続し、電荷供給素子Ｔ４のゲート（制御端子）は昇圧部出力端子ＶＰＰＩに接続する。

また、ゲートノードＶＰＰＴＧはコンデンサＣＧを介してクロック端子ΦＤに接続される。また、昇圧部出力端子ＶＰＰＩはゲート（制御端子）・ドレインを共通に接続した電荷放出素子Ｗ２（任意の数ｎ段）を介して電荷放出素子Ｗ１に接続され、電荷放出素子Ｗ１を介して電源ノードＶＣＣに接続される。また、昇圧部出力端子ＶＰＰＩは定電位設定素子Ｗ３を介して基準ゲートノードＶＰＰＧに接続され、基準ゲートノードＶＰＰＧは電荷放出素子Ｗ１のゲート（制御端子）に接続される。また、定電位設定素子Ｗ３のゲート（制御端子）はゲートノードＶＰＰＴＧに接続される。また、昇圧部出力端子ＶＰＰＩには負荷コンデンサＣＰが接続される。

（リップル制御回路の動作）
次に、図３を参照してリップル制御回路の動作を説明する。
（クロックΦＤの立ち上がる前の動作）
クロック端子ΦＤの電位が立ち上がる前の各ノードＶＰＰＴＧ，基準ゲートノードＶＰＰＧ，外部出力端子ＶＰＰの電位は昇圧部出力端子ＶＰＰＩと同等（例えばαＶ）である。
（クロックΦＤの立ち上がり時の動作）
クロック端子ΦＤの電位が立ち上がると、昇圧回路Ｑ３がＯＮし、高電位ノードＮＡ３から昇圧部出力端子ＶＰＰＩに電荷が転送され昇圧部出力端子ＶＰＰＩの電位が上昇する。同時に、クロック端子ΦＤのたち上がった電位により、ゲートノードＶＰＰＴＧの電位も上昇し、定電位設定素子Ｗ３と電荷転送素子Ｐ１はＯＦＦの状態となる。このとき、昇圧部出力端子ＶＰＰＩとゲートノードＶＰＰＴＧは電位安定素子Ｓ４と電荷供給素子Ｔ４により昇圧部出力端子ＶＰＰＩ≒ゲートノードＶＰＰＴＧ（例えばβＶ）になる。

（クロックΦＤの立ち上がり後の動作）
基準ゲートノードＶＰＰＧがαＶでＷ１のゲート（制御端子）に接続されており、Ｗ１から昇圧部出力端子ＶＰＰＩ間にＷ２がｎ段、ゲート（制御端子）・ソース共通で接続されていて、昇圧部出力端子ＶＰＰＩがβＶであるため、β−α＞Ｖｔｈｐ×（ｎ＋１）の場合、β−α＝Ｖｔｈｐ×（ｎ＋１）になるまで、昇圧部出力端子ＶＰＰＩの電荷が電源ノードＶＣＣに放出され、昇圧部出力端子ＶＰＰＩの電位は低くなる。

（クロックΦＤの立下り時の動作）
クロック端子ΦＤの電位の立下りで、ゲートノードＶＰＰＴＧはクロック端子ΦＤの立ち下がった電位により電位が下がり、Ｐ１、Ｗ３がＯＮする。昇圧部出力端子ＶＰＰＩの電荷は基準ゲートノードＶＰＰＧ、外部出力端子ＶＰＰに転送され、基準ゲートノードＶＰＰＧと外部出力端子ＶＰＰは上昇し昇圧部出力端子ＶＰＰＩと同等の電位となる。このとき、昇圧部出力端子ＶＰＰＩとゲートノードＶＰＰＴＧは電位安定素子Ｓ４と電荷供給素子Ｔ４により昇圧部出力端子ＶＰＰＩ≒ゲートノードＶＰＰＴＧになる。（ゲートノードＶＰＰＴＧ，基準ゲートノードＶＰＰＧ，外部出力端子ＶＰＰの電位は昇圧部出力端子ＶＰＰＩと同等であり、クロック端子ΦＤの電位の立ち上がる前の状態になる。）

（リップル制御の仕組み）
クロック端子ΦＤの電位の立ち上がり後の動作で昇圧部出力端子ＶＰＰＩの電位はαＶからβＶに上昇し（上昇する電位はＶｔｈｐ×（ｎ＋１）Ｖで電源電圧に影響されず一定値）、このときに昇圧部出力端子ＶＰＰＩに残った電荷は、Ｖｔｈｐ×（ｎ＋１）×Ｃ０である。クロック端子ΦＤの電位の立下りで、昇圧部出力端子ＶＰＰＩの電荷Ｖｔｈｐ×（ｎ＋１）×ＣＰが外部出力端子ＶＰＰに転送され、外部出力端子ＶＰＰの電位はＶｔｈｐ×（ｎ＋１）×ＣＰ／（Ｃ０＋ＣＰ）だけ上昇する。Ｖｔｈｐ×（ｎ＋１）は電源電圧に影響されず一定であるため、外部出力端子ＶＰＰの上昇電位はＣＰ／（Ｃ０＋ＣＰ）で制御できる。

このように、リップル制御回路を用いることで、外部出力端子ＶＰＰのリップル量をリップル制御回路の外部出力端子ＶＰＰの安定化容量等Ｃ０と昇圧部出力端子ＶＰＰＩの負荷容量ＣＰで制御することが出来る効果がある。

本実施形態の昇圧回路は、上述したように、各段の単位昇圧回路毎に電荷転送素子（第２段目の回路ではＱ１）Ｑのドレイン端子側（第２段目の単位昇圧回路ではノードＮＡ１）の電荷をソース端子側（ノードＮＡ２）へ転送して、電荷転送素子Ｑ１のソース端子側（ノードＮＡ２）の電圧を、電荷転送素子Ｑ１のドレイン側の電荷による電圧にクロックの電位を加えた電圧にまで上昇させる処理を行ない、各段の単位昇圧回路毎に電荷の転送を繰り返すことで、昇圧部出力端子ＶＰＰＩの出力電位を単位昇圧回路の段数分上昇させることができる。そして、リップル制御回路が、クロックの立ち上げの際の昇圧回路の昇圧部出力端子ＶＰＰＩのリップルを除去した出力電圧を外部出力端子ＶＰＰに出力するため、外部出力端子ＶＰＰにリップルの少ない昇圧電圧が得られる効果がある。

上述した例では、４相クロック方式や２相クロック方式を用いたが、その他にも６相クロック方式や８相クロック方式の昇圧回路にも適宜採用できる。

Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｐ１・・・電荷転送素子
Ｓ０、Ｓ１、Ｓ２、Ｓ３、Ｓ４・・・電位安定素子
Ｔ０、Ｔ１、Ｔ２、Ｔ３、Ｔ４・・・電荷供給素子
Ｗ１、Ｗ２、Ｗ２'・・・電荷放出素子
Ｗ３・・・定電位設定素子
Ｃ０・・・安定化容量等（及びその容量値）
Ｃ１、Ｃ２、Ｃ３、Ｅ０、Ｅ１、Ｅ２、Ｅ３、ＣＧ・・・コンデンサ
ＣＰ・・・コンデンサ（及びその容量値）
ＶＣＣ・・・電源ノード（及びその電圧）
ＮＡ０、ＮＡ１、ＮＡ２、ＮＢ０、ＮＢ１、ＮＢ２、ＮＢ３・・・ノード
ＮＡ３・・・（高電位）ノード
ＶＰＰ・・・外部出力端子
ＶＰＰＧ・・・基準ゲートノード
ＶＰＰＩ・・・昇圧部出力端子
ＶＰＰＴＧ・・・ゲートノード
Ｖｔｈｐ・・・電荷放出素子のしきい値電圧
ｎ・・・電荷放出素子の段数
ΦＡ、ΦＢ、ΦＣ、ΦＤ・・・クロック端子

Claims (2)

1. 単位昇圧回路を複数段連結して成る昇圧部と、前記昇圧部の出力端子（昇圧部出力端子）に連結したリップル制御回路から成る昇圧回路であって、前記昇圧部の最終段の単位昇圧回路の第１の電荷転送素子が、クロック端子のクロック信号の立ち上がりの際に前記最終段の単位昇圧回路の入力端子から出力端子に電荷を転送する動作を行ない、
   前記リップル制御回路が、
   前記昇圧部出力端子とグラウンド端子の間に接続された第１のコンデンサと、
   前記昇圧部出力端子と電源端子の間に接続する複数段の電荷放出素子と、
   前記クロック端子に第２のコンデンサを介して制御端子が接続され前記昇圧部出力端子と外部出力端子の間に接続された第２の電荷転送素子と、
   前記電荷放出素子の１つの素子の制御端子と前記昇圧部出力端子の間に接続し制御端子が前記第２の電荷転送素子の制御端子に接続された定電位設定素子とを有し、
   前記クロック端子のクロック信号の立ち上げの際に前記外部出力端子が前記第２の電荷転送素子によって前記昇圧部出力端子から切り離され、
   前記定電位設定素子が前記クロック端子のクロック信号の立ち上げの際にオフにされて前記前記電荷放出素子の１つの素子の制御端子の電位を一定値に維持し前記電荷放出素子をオンにすることを特徴とする昇圧回路。
2. 請求項１記載の昇圧回路であって、前記第２の電荷転送素子がソース端子を前記昇圧部出力端子に接続しドレイン端子を前記外部出力端子に接続したｐＭＯＳトランジスタであり、前記複数段の電荷放出素子がｐＭＯＳトランジスタであり前段の電荷放出素子のドレイン端子と制御端子を後段の電荷放出素子のソース端子に接続し、第１段の電荷放出素子のソース端子を前記昇圧部出力端子に接続し、最終段の前記電荷放出素子の制御端子をｐＭＯＳトランジスタの前記定電位設定素子のドレイン端子に接続することを特徴とする昇圧回路。

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