CN112054021A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件包括：具有第一掺杂类型的多个第一半导体层和与第一掺杂类型互补的第二掺杂类型的多个第二半导体层的层堆叠体，其中第一半导体层和第二半导体层交替布置在层堆叠体的第一表面和第二表面之间。该半导体器件还包括：与多个第一半导体层毗连的第一半导体器件的第一半导体区；第一半导体器件的至少一个第二半导体区，其中，至少一个第二半导体区中的每者与多个第二半导体层的至少其中之一毗连，并且与第一半导体区间隔开；以及被配置为形成扩散阻挡部的至少一个阻挡层，其中，至少一个阻挡层中的每者被布置为平行于第一表面和第二表面，并且与第一半导体层之一相邻或者与第二半导体层之一相邻，或与两者相邻。

Description

半导体器件及其制造方法
技术领域
本公开总体上涉及半导体器件，尤其涉及具有二极管装置或晶体管装置的半导体器件。
背景技术
晶体管装置往往包括形成于半导体主体中的多个晶体管器件。例如，超结晶体管器件往往包括第一掺杂类型(导电类型)的至少一个漂移区和与第一掺杂类型互补的第二掺杂类型(导电类型)的补偿区。漂移区和补偿区被连接为使得，在晶体管器件的导通状态(开启状态)下，电流可以在漂移区中流动，而在截止状态(关闭状态)下，耗尽区在漂移区和补偿区中扩张，从而阻止电流流动通过漂移区。因此，包括多个超结晶体管器件的晶体管装置包括多个漂移区和补偿区。晶体管装置的漂移区和补偿区可以被实施为具有第一掺杂类型的多个第一半导体层和第二掺杂类型的多个第二半导体层的层堆叠体。
第一或第二掺杂类型的半导体层可以是通过在半导体材料层中形成第一类型或第二类型的注入区并且随后进行后续的扩散工艺而形成的。一般而言，希望在扩散之后处于这样的半导体层中的掺杂剂原子的数量尽可能高。如果第一类型的注入区和第二类型的注入区之间的距离小，那么在扩散工艺期间可能发生相互扩散。也就是说，第一类型的半导体层和第二类型的半导体层之间的转变可能不够锐利，其可能对半导体器件的功能造成不利影响。半导体器件的功能(尤其是导电性)还可能受到接近层堆叠体的外表面的杂质填隙子的不利影响。
希望提供一种具有高导电性并且对填隙杂质更鲁棒的半导体器件，并且希望提供用于制造这种半导体器件的快速且经济有效的方法。
发明内容
一个示例涉及一种半导体器件，其包括具有第一掺杂类型的多个第一半导体层和与第一掺杂类型互补的第二掺杂类型的多个第二半导体层的层堆叠体，其中，第一半导体层和第二半导体层交替布置在该层堆叠体的第一表面和第二表面之间。该半导体器件还包括：第一半导体器件的第一半导体区，其与所述多个第一半导体层毗连；该第一半导体器件的至少一个第二半导体区，其中，所述至少一个第二半导体区中的每者与所述多个第二半导体层的至少其中之一毗连，并且与第一半导体区间隔开；以及被配置为形成扩散阻挡部的至少一个阻挡层，其中，所述至少一个阻挡层中的每者被布置为平行于第一表面和平行于第二表面，并且与第一半导体层之一相邻或者与第二半导体层之一相邻，或与两者相邻。
另一个示例涉及一种用于制造半导体器件的方法。该方法包括：形成层堆叠体，该层堆叠体具有第一掺杂类型的多个第一半导体层、与第一掺杂类型互补的第二掺杂类型的多个第二半导体层、以及被配置为形成扩散阻挡部的至少一个阻挡层，其中，所述至少一个阻挡层中的每者被布置为平行于第一表面和第二表面，并且与第一半导体层之一相邻或者与第二半导体层之一相邻，或与两者相邻。该方法还包括：形成第一半导体区，使得所述第一半导体区与所述多个第一半导体层毗连；以及形成至少一个第二半导体区，使得所述至少一个第二半导体区中的每者与所述多个第二半导体层的至少其中之一毗连并且与所述第一半导体区间隔开。
附图说明
下文将参考附图解释示例。附图用于对某些原理进行说明，因而仅示出了理解这些原理所必需的方面。附图未按比例绘制。在附图中，相同的附图标记表示类似的特征。
图1A-图1C示意性地示出了包括集成在一个半导体主体中的第一晶体管器件和第二晶体管器件的晶体管装置的透视截面图(图1A)、垂直截面图(图1B)和水平截面图(图1C)；
图2A-图2D示出了说明可以如何对图1A-图1C中所示的类型的晶体管装置中的第一晶体管器件和第二晶体管器件进行连接的等效电路图；
图3A-图3B示出了第二晶体管器件的一个示例；
图4、图5和图6A-6B示出了第二晶体管器件的其他示例；
图7示出了根据一个示例的晶体管装置的垂直截面图；
图8示出了根据另一个示例的晶体管器件的垂直截面图；
图9示出了根据另一个示例的晶体管器件的垂直截面图；
图10示出了理想的掺杂分布概况；
图11示出了常规半导体装置的实际掺杂分布概况；
图12示出了示例性半导体装置的实际掺杂分布概况；
图13A-图13F示出了用于形成晶体管装置的方法的示例；
图14A-图14F示出了用于形成晶体管装置的方法的另一个示例；并且
图15A-图15F示出了用于形成晶体管装置的方法的另一个示例。
在下文的具体实施方式中将参考附图。附图形成说明书的部分并且以说明方式示出了可以实践本发明的具体实施例。应当理解，除非做出另外的具体指示，否则可以使本文描述的各种实施例的特征相互结合。
具体实施方式
图1A-图1C示意性地示出了包括第一半导体器件M1和第二半导体器件M2的半导体装置的透视截面图(图1A)、垂直截面图(图1B)和水平截面图(图1C)。在图1A到图1C中，第一半导体器件M1和第二半导体器件M2被实施为晶体管器件。该半导体装置包括具有交替布置的第一掺杂类型的多个第一半导体层110和第二掺杂类型的多个第二半导体层120的层堆叠体。第二掺杂类型与第一掺杂类型互补。第一晶体管器件M1的源极区13与多个第一半导体层110毗连，并且第一晶体管器件M1的漏极区15与多个第一半导体层110毗连，并且漏极区15位于在第一方向x(水平方向)上与源极区13间隔开的位置处。第一晶体管器件M1的源极区13在下文中也被称为第一源极区或第三半导体区13，并且第一晶体管器件M1的漏极区15在下文中也被称为第一漏极区或第一半导体区15。该半导体装置还包括第一晶体管器件M1的多个栅极区14。多个栅极区14中的每者与多个第二半导体层120的至少其中之一毗连，多个栅极区14中的每者布置在第一源极区13和第一漏极区15之间，并且与第一源极区13和第一漏极区15间隔开。
如本文使用的，第一掺杂类型的层或区是具有第一掺杂类型的有效掺杂的层或区。这样的第一掺杂类型的区或层除了包括第一掺杂类型的掺杂剂之外，还可以包括第二掺杂类型的掺杂剂，但是第一掺杂类型的掺杂剂占据主导。同样地，第二掺杂类型的层或区是具有第二掺杂类型的有效掺杂的层或区，并且可以含有某些第一掺杂类型的掺杂剂。
参考图1A到图1C，该半导体装置还包括第三半导体层130，第三半导体层130与具有第一半导体层110和第二半导体层120的层堆叠体以及第一源极区13、第一漏极区15和栅极区14中的每者毗连。第二晶体管器件M2的有源区在第二区132中被集成在第三半导体层130中。第二区132与第三半导体层130的第一区131间隔开，其中，第一区131由第一源极区13和第一漏极区15划定边界。至少第一区131可以是第二掺杂类型的区。在图1A和图1B中仅示意性地示出了第二晶体管器件M2，并且通过电路符号对其进行表示。
第三半导体层130以及具有第一半导体层110和第二半导体层120的层堆叠体形成了总的层堆叠体100，其在下文中也被称为半导体主体100。半导体主体100可以包括常规半导体材料，例如，硅(Si)、碳化硅(SiC)、氮化镓(GaN)或砷化镓(GaAs)等。半导体主体100可以布置在任何种类的载体200(在图1A和图1B中以虚线示出)上。
根据一个示例，层堆叠体中的第一半导体层110的总数等于第二半导体层120的总数。在图1A和图1B所示的示例中，层堆叠体的最上层是第二半导体层120，并且最下层是第一半导体层110。“最上层”是与第三半导体130毗连的层，并且最下层是与最上层间隔开最远的层。然而，将最上层实施为第二半导体层120，并且将最下层实施为第一半导体层110只是示例。根据另一个示例(未示出)，最上层是第一半导体层110，并且最下层是第二半导体层120。仅出于说明目的，具有第一半导体层110和第二半导体层120的层堆叠体包括两个第一半导体层110和两个第二半导体层120，即，总共四个层。然而，这只是示例。根据一个示例，层堆叠体中的层110、120的总数处于4和60之间，尤其处于6和30之间。
在图1A到图1C所示的示例中，第一方向x是半导体主体100的第一横向方向，在第一方向x上第一源极区13和第一漏极区15相互间隔开。半导体主体100的“横向方向”是平行于半导体主体100的第一表面101的方向。在图1A到图1C所示的示例中，第一半导体层110和第二半导体层120以及第三半导体层130基本上平行于第一表面101。在这一示例中，第一源极区13和第一漏极区15中的每者在半导体主体100中在垂直方向z上延伸，使得第一源极区13和第一漏极区15中的每者与第三半导体层130和第一半导体层110毗连。“垂直方向”z是垂直于第一表面101的方向。此外，栅极区14在半导体主体100中在垂直方向z上延伸，使得多个栅极区14中的每者与第二半导体层120中的每者毗连。栅极区14在第二横向方向y上相互间隔开。第二横向方向y不同于第一横向方向x，并且可以垂直于第一横向方向x。
第一晶体管器件M1是横向超结耗尽型器件，更具体而言，是横向超结JFET(结型场效应晶体管)。在这一晶体管器件M1中，第一源极区13和第一漏极区15中的每者是第一掺杂类型的区，并且栅极区14中的每者是第二掺杂类型的区。此外，在半导体主体100的处于第一源极区13和第一漏极区15之间的区段中，第一半导体层110形成超结器件的漂移区11，并且第二半导体层120形成超结器件的补偿区12。将在下文中对这些漂移区和补偿区的功能做进一步解释。
这一第一晶体管器件M1的类型是由第一掺杂类型定义的。当第一掺杂类型为n型，并且第二掺杂类型为p型时，第一晶体管器件M1是n型JFET。同样地，当第一掺杂类型为p型，并且第二掺杂类型为n型时，第一晶体管器件M1是p型JFET。
根据一个示例，第一源极区13、漏极区15、多个栅极区14、形成漂移区11和补偿区12的第一半导体层110和第二半导体层120、以及第三半导体层130为单晶半导体区。根据一个示例，这些区包括单晶硅(Si)，并且第一源极区13的掺杂浓度选自处于1E17 cm-3(＝1·1017cm-3)和1E21 cm-3之间的范围，漂移区11的掺杂浓度选自处于1E13 cm-3和1E18 cm-3之间或者处于1E14 cm-3和5E17 cm-3之间的范围，并且栅极区14的掺杂浓度选自处于1E17 cm-3和1E21 cm-3之间的范围。第一漏极区15的掺杂浓度可以与第一源极区13的掺杂浓度选自相同的范围，并且补偿区12的掺杂浓度可以与漂移区11的掺杂浓度选自相同的范围。
参考图1A和图1B，第一晶体管器件M1的栅极区14连接至第一栅极节点G1，并且第一漏极区15连接至第一漏极节点D1。在图1A和图1B中仅示意性地示出了第一栅极节点G1和第一漏极节点D1。这些节点G1、D1可以包括处于半导体主体100的顶部上的金属化(未示出)。任选地，如图1B中的虚线所示，第一连接电极34可以嵌入在栅极区14中的每者中，并且第二连接电极35可以嵌入在漏极区15中。第一连接电极34连接至栅极节点G1，并且用于在栅极区14的每一区段与第一栅极节点G1之间提供低欧姆连接。第二电极35连接至漏极节点D1，并且在漏极区15的每一区段和漏极节点D1之间提供低欧姆连接。此外，第三电极33可以嵌入在第一源极区13中。参考图1B，第一连接电极34、第二连接电极35和第三连接电极33中的每者可以在垂直方向z上沿相应的半导体区14、15、13的整个长度延伸。这些电极34、35、33中的每者包括导电材料。这样的导电材料的示例包括但不限于：诸如铜(Cu)、铝(Al)、钽(Ta)、钛(Ti)、钴(Co)、镍(Ni)或钨(W)的金属；诸如多晶硅的高度掺杂多晶半导体材料；或者诸如硅化钨(WSi)、硅化钛(TiSi)、硅化钴(CoSi)或硅化镍(NiSi)的金属硅化物。
一般而言，第三半导体层130的主要功能是容纳第二晶体管器件M2。因此，半导体层130被设计为使得其提供足够的空间，以将第二半导体M2的有源区集成在第二区132中。根据一个示例，处于第二区132中的第三半导体层130的厚度为至少1微米(μm)，尤其为至少4微米。所述“厚度”是第三半导体层130在垂直方向z上的尺寸(例如，参见图7和图8)。根据一个示例，第三半导体层130的厚度是单个第一半导体层110或单个第二半导体层120的厚度的至少两倍。根据一个示例，第三半导体层130的厚度是第一半导体层110和第二半导体层120中的每者的厚度的至少两倍。例如，单个第一半导体层110或单个第二半导体层120的厚度处于100纳米(nm)和3微米(μm)之间。根据另一个示例，第三半导体层130的厚度大于栅极区14中的每者与第一源极区13之间的距离。
在第一区131的顶部中或顶部上，该半导体装置可以包括边缘终端结构(图1A到图1C中未示出)。
至少第三半导体层130的第一区131是第二掺杂类型的区，使得第一p-n结形成于第一漏极区15和第一区131之间，并且第二p-n结形成于第一源极区13和第一区131之间。这些pn结是两个双极二极管的部分，第一双极二极管BD1由栅极区14、第一区131和第一漏极区15形成，并且第二双极二极管BD2由栅极区14、第一区131和第一源极区13形成。在这些双极二极管中的每者中，第三半导体层130的第一区131形成了基极区。在图1B中示出了这些双极二极管的电路符号。根据一个示例，第三半导体层130的第一区131的掺杂浓度使得第一双极二极管BD1的电压阻挡能力等于或者高于第一晶体管器件M1的电压阻挡能力。
第一晶体管器件M1的“电压阻挡能力”是由第一晶体管器件M1在截止状态下可以抵御的第一漏极节点D1和栅极节点G1之间的最大电压电平定义的。取决于具体设计，电压阻挡能力可以处于从20V直至几百伏的范围内。特别地可以通过适当地选择第一栅极区14和第一漏极区15之间的距离来调整这一电压阻挡能力。在具有650伏的电压阻挡能力的第一晶体管器件M1中，例如，该距离可以选自40微米和60微米之间的范围，并且第一区131的掺杂浓度可以选自处于1E12 cm-3和1E15 cm-3之间，尤其处于1.1E14 cm-3和4.6E14 cm-3之间的范围。例如，第一区131的掺杂浓度可以低于所述多个第二半导体层120的掺杂浓度。
具有第一半导体层110和第二半导体层120的层堆叠体与第三半导体层130毗连，并且因此与第二区132毗连，第二晶体管器件M2的有源区集成在第二区132中。然而，第三半导体层130，并且尤其是第二区132不是基于第一半导体层110和第二半导体层120获得的。也就是说，第二区132不是通过用第二掺杂类型的掺杂剂额外掺杂第一半导体层110和第二半导体层120的区段以获得第二掺杂类型的有效掺杂而获得的。
参考图1A和图1B，第一源极区13电连接至第二晶体管器件M2的漏极节点D2。第二晶体管器件M2还包括栅极节点G2和源极节点S2。根据一个示例，第二晶体管器件M2是常关型晶体管器件，例如，增强型MOSFET。仅出于说明目的，图1A和图1B所示的第二晶体管器件M2的电路符号表示n型增强型MOSFET。然而，这只是示例。第二晶体管器件M2可以被实施为p型增强型MOSFET，也可以被实施为p型或n型耗尽型MOSFET。
任选地，如图1B中的虚线所示，第二半导体层120的那些布置在第二区132下方并且与形成补偿区12的那些区段分隔开的区段连接至第二源极节点S2。在图1B中示意性地示出了这些第二半导体层120与第二源极节点S2之间的连接。
第一晶体管器件M1和第二晶体管器件M2可以以各种方式互连。根据一个示例，第二晶体管器件M2的源极节点S2连接至第一晶体管器件M1的栅极节点G1。图2A示出了一种晶体管装置的电子电路图，在该晶体管装置中，第一晶体管器件M1的栅极节点G1连接至第二晶体管器件M2的源极节点S2。仅出于说明和下文的解释的目的，假设第一晶体管器件M1是n型JFET，并且第二晶体管器件M2是n型增强型MOSFET。第二栅极节点G2、第二源极节点S2和第一漏极节点D1是用于将该晶体管装置连接至电子电路中的其他器件、电源或地等的电路节点。
该晶体管装置可以包括图2A中示意性所示的外壳(封装)300。在这种情况下，第二栅极节点G2、第二源极节点S2和第一漏极节点D1是可从外壳300外部触及的外部电路节点。根据一个示例，第一晶体管器件M1的栅极节点G1在外壳300内部连接至第二晶体管器件M2的源极节点S2。第二源极节点S2与第一栅极节点G1之间的连接可以是通过位于半导体主体100的第一表面101的顶部上的布线装置(附图中未示出)形成的。根据另一个示例，第一栅极节点G1是可以从外壳300外部触及的，并且第一栅极节点G1通过外壳300外部的连接而连接至第二源极节点S2。
尽管该半导体装置包括两个晶体管(第一晶体管器件(JFET)M1和第二晶体管器件(MOSFET)M2)，但是其可以像一个单个晶体管那样工作。该半导体装置的操作状态是由MOSFET M2的操作状态定义的。该半导体装置类似于电压控制的晶体管，其取决于在第二栅极节点G2和第二源极节点S2之间接收到的驱动电压VGS2而开启或关闭。这一驱动电压在下文中也被称为栅极-源极电压VGS2。
下文将解释图1A-图1C和图2A中所示的半导体装置的功能。仅出于解释的目的，假设第一晶体管器件M1是n型JFET，并且第二晶体管器件M2是n型增强型MOSFET。此外，出于解释的目的，假设该晶体管装置作为与负载Z串联的电子开关工作，其中，具有负载Z和所述晶体管器件的串联电路接收电源电压V1。
参考图2，MOSFET M2由在第二栅极节点G2和第二源极节点S2之间接收的栅极-源极电压VGS2控制。当该栅极-源极电压VGS2的电压电平高于预定义的阈值电压电平Vth1时，MOSFET M2处于导通状态(导电状态)。在n型增强型MOSFET中，阈值电压电平Vth1为正电压电平。JFET M1由在第一栅极节点G1和第一源极节点S1之间接收的栅极-源极电压VGS1控制。当该栅极-源极电压(例如，图2中所示的栅极-源极电压VGS1)的电压电平高于预定义的阈值电平Vth2时，n型JFET(例如，图2中所示的JFET M1)处于导通状态。也就是说，当VGS1>Vth1(其中，Vth1<0)时，JFET M1处于导通状态。由于JFET M1的栅极节点G1连接至MOSFET M2的源极节点S2，因而JFET M1的栅极-源极电压VGS1等于MOSFET M2的反转的漏极-源极电压VDS2，即VGS1＝-VDS2。MOSFET M2的漏极-源极电压VDS2是MOSFET M2的漏极节点D2和源极节点S2之间的电压。
当MOSFET M2处于导通状态时，漏极-源极电压VDS2的大小非常低，使得JFET的栅极-源极电压VGS1处于负阈值电平Vth1与零之间。因而，JFET M1也处于导通状态。当MOSFETM2关闭时，漏极-源极电压VDS2增大，直到反转的漏极-源极电压-VDS2达到负阈值电压Vth1为止，使得JFET M1也关闭。
参考图1A-图1C，在JFET M1和MOSFET M2的导通状态下，电流可以从第一漏极节点D1经由漏极区15、漂移区11、第一源极区13和MOSFET M2的漏极-源极路径D2-S2流到第二源极节点S2。当MOSFET M2关闭时，第一漏极节点D1处的电势可以相对于第二源极节点S2处的电势增大。该第一漏极节点D1处的电势的增大使得第一源极区13处的电势增大，而栅极区14处的电势则被绑定至第二源极节点S2处的电势。第一源极区13和漂移区11的电势的增大使得第一源极区13和补偿区12之间的p-n结以及栅极区14和漂移区11之间的p-n结被反向偏置。此外，漂移区11和补偿区12之间的p-n结也被反向偏置。使这些p-n结反向偏置将使得漂移区11的电荷载流子被耗尽。一旦处于至少两个栅极区14之间的和/或处于栅极区14和第一源极区13之间的漂移区11的电荷载流子被完全耗尽，JFET M1关闭。
图1C示出了沿贯穿漂移区11之一的水平截平面C-C截取的晶体管器件的水平截面图。在图1C中，附图标记111表示漂移区11的处于两个栅极区14之间的区段，并且附图标记112表示至少一个漂移区11的处于栅极区14和第一源极区13之间的区段。JFET M1的阈值电压Vth1是需要被施加到栅极区14和第一源极区13之间以使这些区段111、112的至少其中之一完全耗尽的电压。在图1C中，d14表示在第二方向y上两个区域14之间的距离。阈值电压Vth1的大小(电平)取决于几个设计参数，并且可以通过适当地设计这些参数而进行调整。这些设计参数包括两个栅极区14之间的(最短)距离d14、处于栅极区14之间的区段111中的漂移区11的掺杂浓度、位于栅极区14之间并且与漂移区11的区段111毗连的区段中的补偿区12(图1C中看不到)的掺杂浓度。
根据一个示例，处于栅电极14之间的区段111中的漂移区11包括比在漏极区13的方向内与栅极区14间隔开的区段112中更高的掺杂浓度。这一较高掺杂的区段111抵消由栅极区14引起的导通电阻的增大，这缩小了电流可以在源极区13和漏极区15之间流动的截面。根据一个示例，至少处于布置在栅极区14之间的区段111的部分中的补偿区12包括比其他区段(尤其是在漏极区15的方向上与栅极区14间隔开的那些区段113)中更高的掺杂浓度。这一更高的掺杂区段确保了处于栅极区14之间的区段111中的漂移区11的电荷载流子被耗尽，使得在施加阈值电压Vth1时JFET M1阻挡。根据一个示例，补偿区12的更高掺杂区不仅布置在栅极区14之间，还在作为平行于第一表面101的平面的水平平面中围绕栅极区14。
MOSFET M2被设计为使得这一MOSFET M2的电压阻挡能力等于或者高于JFET M1的阈值电压Vth1的大小，即，VDS2_MAX≥│Vth1│，其中，VDS2_MAX是MOSFET M2的电压阻挡能力。MOSFETM2的电压阻挡能力是MOSFET M2可以抵御的漏极节点D2和栅极节点G2之间的最大电压。
在图2A所示的示例中，该半导体装置包括三个外部电路节点，即第一漏极节点D1、第二源极节点S2和第二栅极节点G2。根据图2B所示的另一个示例，除了这些电路节点D1、S2、G2之外，第一源极节点S1也是可触及的。根据图2C所示的又一个示例，可以通过使第二栅极节点G2与第二源极节点S2连接而使第二晶体管M2停用。在这种情况下，只有第一晶体管器件M1是有效的，并且可以通过在第一栅极节点G1和第一源极节点S1之间施加驱动电压VGS1而对第一晶体管器件M1进行驱动。根据一个示例，第一漏极节点D1、第一栅极节点G1、第一源极节点S1、第二栅极节点G2和第二源极节点S2是可以从外壳300外部触及的外部电路节点。在这种情况下，用户/消费者可以通过适当地连接这些电路节点D1、G1、S1、G2和S2而选择图2A到图2C所示的构造之一。图2D示出了另一个示例。在这一示例中，第一晶体管器件M1和第二晶体管器件M2中的每者的源极节点S1、S2、漏极节点D1、D2以及栅极节点G1、G2是可以从外壳300外部触及的。
根据一个示例，第一半导体层110和第二半导体层120被实施为使得漂移区11和补偿区12就其掺杂剂剂量而言基本上是均衡的。也就是说，在第一晶体管器件的电流流动方向上的每一位置处，一个漂移区11中的掺杂剂原子(掺杂剂电荷)的量基本上对应于邻接的补偿区12中的掺杂剂原子的量。“基本上”是指可以存在最高达+/-10％的失衡。也就是说，漂移区11中的掺杂剂原子可以比补偿区12中的掺杂剂原子多10％或少10％。因而，当第一晶体管器件M1处于截止状态并且耗尽区(空间电荷区)在漂移区11和补偿区12内扩张时，基本上每一漂移区11中的每一掺杂原子具有处于补偿区12中的互补掺杂的对应的掺杂原子(其可以被称为相反掺杂原子)，并且漂移区11和补偿区12可以完全被耗尽。如众所周知的，超结晶体管器件(例如，图1A-图1C以及图2A-图2D中所示的JFET M1)中的补偿区使得实施具有比常规的非超结器件中更高的掺杂浓度的漂移区成为可能。这样做在不降低电压阻挡能力的情况下降低了作为导通状态下的电阻的导通电阻。
参考上文，第二晶体管器件M2可以以各种方式实施。下文将参考图3A-图3B、图4、图5以及图6A-6B解释用于实施第二晶体管M2的一些示例。图3A和图3B示出了第二晶体管器件M2的第一示例，其中，图3A示出了第二晶体管器件M2的垂直截面图，并且图3B示出了第二晶体管器件M2的水平截面图。参考图3A，第二晶体管器件M2包括源极区21以及在第一横向方向x上与源极区21间隔开的漏极区23。漏极区23与第一晶体管器件M1的源极区13毗连，从而使第一晶体管器件M1的源极区13与第二晶体管器件M2的漏极区23电连接。第二晶体管器件M2的漏极区23在下文中也被称为第二漏极区。第二晶体管器件M2的源极区21(在下文中也被称为第二源极区21)和第二漏极区23通过主体区22分隔开。主体区22具有与第二源极区21和第二漏极区23的掺杂类型互补的掺杂类型。例如，主体区22的掺杂浓度选自处于1E16 cm-3和1E19 cm-3之间的范围，尤其是处于1E17 cm-3和1E18 cm-3之间的范围。
第二晶体管器件M2可以被实施为增强型器件(常关器件)或者耗尽型器件(常开器件)。在常关器件中，主体区22与栅极电介质25毗连(并且在第二晶体管器件M2的导通状态下，栅电极24沿栅极电介质25在主体区22中生成反转沟道)。在常开器件中，第一掺杂类型的沟道区(未示出)布置在主体区22和栅极电介质25之间，并且从第二源极区21延伸至第二漏极区23(并且在第二晶体管器件M2的截止状态下，栅电极24耗尽该沟道区的电荷载流子)。
在图3A和图3B所示的示例中，第二漏极区23与第一源极区13毗连。然而，这只是示例。根据另一个示例(未示出)，第二漏极区23和第一源极区13经由位于半导体主体100的第一表面101的顶部上的布线装置进行连接。
参考图3A，栅电极24被布置为与主体区22相邻，并且通过栅极电介质25与主体区22介电绝缘。这一栅电极24电连接至第二栅极节点G2。第二源极区21电连接至第二源极节点S2。根据一个示例，第二晶体管器件M2是n型晶体管器件。在这种情况下，第二源极区21和第二漏极区23是n掺杂的，而主体区22则是p掺杂的。根据另一个示例，第二晶体管器件M2是p型晶体管器件。在这种情况下，第二源极区21和第二漏极区23是p掺杂半导体区，而主体区22则是n掺杂半导体区。图3A所示的第二晶体管器件M2是增强型晶体管器件。在这一晶体管器件中，主体区22与栅极电介质25毗连。根据另一个示例(未示出)，第二晶体管器件M2是耗尽型晶体管器件。在这种情况下，存在与布置在主体区22和栅极电介质25之间的第二源极区21和第二漏极区23具有相同掺杂类型并且从第二源极区21延伸至第二漏极区23的沟道区。参考示出了第二晶体管器件M2的水平截面图的图3B，第二源极区21、第二漏极区23和主体区23可以在半导体主体100的第二横向方向y上呈细长形。
参考图3B，第二掺杂类型的连接区26可以连接至第二源极节点S2，并且延伸穿过第二区132以及具有第一半导体层110和第二半导体层120的层堆叠体。这一连接区26将第二半导体层120的布置在第二区132下方的那些区段连接至第二源极区S2。第一半导体层110的布置在第二区132下方的那些区段连接至第一源极区13，并且因第一源极区13连接至第二漏极区23而连接至第二漏极区23。由于在第二区132下方第二半导体层120连接至第二源极节点S2的事实以及第一半导体层110连接至第二漏极节点D2的事实，当第二晶体管器件M2处于截止状态时，耗尽区可以在第二区132下方的第一半导体区段110和第二半导体层区段120中扩张。
图4示出了图3A和图3B中所示的晶体管器件的修改。在这一修改中，晶体管器件M2包括处于主体区22和漏极区23之间的漂移区27(其也可以被称为漏极延伸部)。漂移区27具有比漏极区23低的掺杂浓度并且具有与漏极区23相同的掺杂类型。场电极29与漂移区27相邻，并且通过场电极电介质28与漂移区27介电绝缘。根据一个示例，场电极电介质28比栅极电介质25更厚。如图所示，可以通过将栅电极24与场电极29形成为一个导电层而使场电极29与栅电极24电连接。这在图4中示出。根据另一个示例(未示出)，场电极29电连接至第二源极节点S2并且与栅电极24电绝缘。
图5示出了图3A和图3B中所示的晶体管器件的另一修改。在图5所示的示例中，栅电极24和栅极电介质25与漂移区27重叠，但是在第一横向方向x上栅电极24和栅极电介质25不延伸至漏极区23。绝缘区41布置在漂移区27和第一表面101的未被栅电极24和栅极电介质25覆盖的那些区之间。这一绝缘区41可以与漏极区23毗连，如图5所示。在这一个示例中，漂移区27在与第一表面101间隔开的区中与漏极区23毗连。绝缘区41可以包括常规电绝缘材料，例如，氧化物。绝缘区41可以被实施为所谓的STI(浅沟槽隔离)，并且包括热生长氧化物。
在图3A、图4和图5所示的示例中，栅电极24布置在半导体主体100的第一表面101的顶部上。然而，这只是示例。根据图6A和图6B所示的另一个示例，存在布置在从第一表面101延伸到半导体主体100中的沟槽中的几个栅电极24。这些栅电极24中的每者在第一横向方向x上从第二源极区21穿过主体区22延伸至第二漏极区23，并且通过栅极电介质25与这些半导体区21、22、23介电绝缘。这些栅电极24中的每者电连接至第二栅极节点G2，这在图6A中示意性地示出。
图3A到图3B、图4、图5以及图6A到图6B所示的类型的第二晶体管器件可以是使用已知的源自于集成CMOS(互补金属氧化物半导体)工艺的常规注入和氧化工艺实施的。因此，第二晶体管器件也可以被称为CMOS器件。在第二区132中形成第二晶体管器件M2的有源区(源极区21、主体区22和漏极区23)之前，第二区132可以具有第二掺杂类型的基本掺杂或者可以是本征的。可以对基本掺杂浓度进行选择，使得其基本上等于主体区22的掺杂浓度或者低于主体区22的掺杂浓度。
现在参考图7，其示意性地示出了根据另一个示例的半导体器件。图7示意性地示出了半导体器件的垂直截面图。该半导体器件与上文联系图1B描述的半导体器件类似。也就是说，该半导体器件包括具有第一掺杂类型的多个第一半导体层110和与第一掺杂类型互补的第二掺杂类型的多个第二半导体层120的层堆叠体。第一半导体层110和第二半导体层120交替布置在层堆叠体的第一表面101和第二表面102之间。该半导体器件还包括与所述多个第一半导体层110毗连的第一半导体器件M1的第一半导体区15以及第一半导体器件M1的至少一个第二半导体区14，其中，所述至少一个第二半导体区14中的每者与所述多个第二半导体层120的至少其中之一毗连并且与第一半导体区15间隔开。该半导体器件还包括被配置为形成扩散阻挡部的至少一个阻挡层40。所述至少一个阻挡层40中的每者被布置为平行于第一表面101和平行于第二表面102，并且可以被布置为与第一半导体层110之一相邻或者与第二半导体层120之一相邻或者与两者相邻。
在图7中所示的示例中，该半导体器件包括多个阻挡层40，其中，阻挡层40布置在每一第一半导体层110和其邻接的(一个或多个)第二半导体层120之间。也就是说，每一第一半导体层110通过阻挡层40和其邻接的(一个或多个)第二半导体层120分隔开。然而，这只是示例。如图8中的垂直截面图中所示，该半导体器件还有可能仅包括单个(一个)阻挡层40，其布置在第一半导体层110之一和其邻接的第二半导体层120之间。任何其他数量的阻挡层40一般也是可能的。也就是说，阻挡层40可以布置在第一半导体层110中的一些(而非全部)和其邻接的第二半导体层120中的一个或多个之间。
根据又一个示例(如图9中所示)，阻挡层40可以布置在层堆叠体的顶部上与第一表面101相邻。也就是说，例如，阻挡层40可以布置在层堆叠体和第一表面101之间。根据另一个示例(未示出)，阻挡层40可以布置在层堆叠体下方与第二表面102相邻。也就是说，例如，阻挡层40可以布置在层堆叠体和第二表面102之间。不同示例的任何组合都是可能的。也就是说，一个或多个阻挡层40可以布置在层堆叠体的两个或更多层之间(参见图7和图8)，并且另外地阻挡层40可以布置在层堆叠体和第一表面101之间、或者层堆叠体和第二表面102之间、或者两者。
至少一个阻挡层40可以被布置为形成扩散阻挡部。也就是说，布置在第一半导体层110和第二半导体层120之间的阻挡层40防止第一半导体层110的(掺杂剂)原子或电荷扩散到第二半导体层120中，并且反之亦然。通过这种方式，可以在第一掺杂类型的第一半导体层110和第二掺杂类型的第二半导体层120之间形成锐利的边界。
通过图10-图12对此给出了示例性的说明，其中，图10示出了理想的掺杂分布概况，图11示出了常规半导体装置的实际掺杂分布概况，并且图12示出了如本文所述的示例性半导体装置的实际掺杂分布概况。从图10中可以看出，在理想的掺杂分布概况中，存在通过分隔层50清楚地相互分隔开的锐利的层110、120，其中，没有任何掺杂原子扩散到分隔层50中。第一半导体层110内和第二半导体层120内的掺杂浓度在相应的层的各处是恒定的。然而，实际上，在不同掺杂类型的邻接的层110、120之间发生相互扩散，如图11所示。第一半导体层110和邻接的第二半导体层120中的掺杂浓度遵循高斯加宽分布曲线。第一掺杂类型的原子从第一半导体层110扩散到第二半导体层120中，并且第二掺杂类型的原子从第二半导体层120扩散到第一半导体层110中。因此，可能存在包括第一掺杂类型的原子以及第二掺杂类型的原子两者的相互扩散区52。
现在参考图12，通过将阻挡层40布置到第一半导体层110和邻接的第二半导体层120之间，可以防止这样的相互扩散区52。第一掺杂类型的掺杂剂原子被防止扩散到第一半导体层110之外，并且第二掺杂类型的掺杂剂原子被防止扩散到第二半导体层120之外。然而，在相应区内的掺杂剂原子的分布可能不是恒定的。也就是说，第一半导体层110和第二半导体层120不具有图10的理想的层的所有特性。然而，与没有阻挡层40的常规装置(参见图11)相比，包括处于第一半导体层110和第二半导体层120之间的至少一个阻挡层40的半导体器件仍然表现出了几种增强的性质。
如果在不同掺杂类型的邻接的层110、120之间发生了相互扩散(两个层之间未布置阻挡层40)，那么所涉及的层中的所产生掺杂剂损失可能在扩散工艺期间导致缩小的工艺窗口并且可能还导致掺杂剂原子的降低的迁移率。如果在层110、120中的一者或多者中不存在足够的掺杂剂，那么这一降低的掺杂剂浓度可能导致pn二极管(BD1、BD2，参见上文的图1B)的提早夹断。此外，如果不同掺杂类型的两个邻接的层之间的距离过小，那么如果电压被施加到形成在不同掺杂类型的两个邻接的层110、120之间的pn结上，则可能发生隧穿，这可能导致显著的泄漏。如果第一半导体层110和邻接的第二半导体层120通过阻挡层40分隔开，那么第一半导体层110在垂直方向z上的厚度d110可以小于在没有阻挡层的半导体器件中的厚度。同样的情况适用于第二半导体层120的厚度d120。
布置在层堆叠体上方(处于层堆叠体和第一表面101之间)或下方(处于层堆叠体和第二表面102之间)的阻挡层40所具有的功能可能与布置在第一半导体层110和第二半导体层120之间的阻挡层的功能存在一定不同。例如，处于层堆叠体上方或下方的阻挡层40可以防止不想要的界面电荷或填隙子渗透到层堆叠体中，而不对半导体器件的导电性造成不利影响。因此，防止不想要的界面电荷或填隙子渗透到层堆叠体中至少使得从最外侧第一半导体层110或第二半导体层120向邻接的区中的掺杂剂原子扩散的减少。在一些情况下，可以完全防止从最外侧第一半导体层110或第二半导体层120向邻接的区中的掺杂剂原子扩散。例如，处于层堆叠体上方的阻挡层40可以防止掺杂剂原子从最顶层(例如，图9的示例中的第二半导体层120)扩散到第三半导体层130中。另一方面，处于层堆叠体下方的阻挡层40可以防止掺杂剂原子从最下层(例如，图9的示例中的第一半导体层110)扩散到载体200中。一般而言，阻挡层40可以防止不想要的原子或电荷在垂直方向z上迁移到层堆叠体中或者迁移到层堆叠体外。通过这种方式，可以基本上维持半导体层110、120的初始掺杂剂分布概况(例如，注入分布概况或原位掺杂分布概况)，并且可以使掺杂剂分布概况与任何下述处理步骤的热预算解耦。
形成扩散阻挡部的至少一个阻挡层40可以是包括半导体材料的未掺杂半导体层，所述半导体材料例如为硅(Si)、碳化硅(SiC)、氮化镓(GaN)或砷化镓(GaAs)等。例如，阻挡层40的半导体材料可以是与用于形成第一半导体层110和第二半导体层120的半导体材料相同的半导体材料。包括未掺杂半导体材料的至少一个阻挡层40可以还包括被注入到半导体材料中的多个外来原子。根据一个示例，阻挡层40可以包括硅。外来原子可以包括氧、氮、碳、氟和碳氧的至少其中之一。例如，氧原子可以被插入到硅晶格中的间隙中。例如，至少一个阻挡层40中的每者中的外来原子的浓度可以处于1E19 cm-3和1E23 cm-3之间。
根据另一个示例，阻挡层40可以是非半导体层。也就是说，阻挡层40可以包括不是半导体材料的材料(非半导体材料)。例如，所述非半导体材料可以包括氧、氮、碳、氟和碳氧的至少其中之一。根据一个示例，将非半导体材料的单层形成为与半导体层110、120相邻，从而防止到半导体层110、120中的扩散或者到半导体层110、120外的扩散。然而，形成非半导体材料的薄的单层只是一个示例。阻挡层40也可以是比单层厚的层。
例如，多个第一半导体层110中的每者在垂直方向z上的厚度d110可以处于100nm和5μm之间。例如，所述多个第二半导体层120中的每者的厚度d120也可以处于100nm和5μm之间。第一半导体层110的厚度d110可以等于第二半导体层120的厚度d120，或者可以不同于第二半导体层120的厚度d120。至少一个阻挡层40中的每者在垂直方向z上的厚度d40可以(显著)小于第一半导体层110和第二半导体层120的厚度d110、d120。根据一个示例，阻挡层40中的每者的厚度d40可以处于1nm和100nm之间。相当薄度的阻挡层40可以足以形成扩散阻挡部。
现在参考图13，其示例性地示出了一种用于制造半导体器件的方法。参考图13A，可以形成或提供载体200。载体200可以由半导体材料构成，例如，所述半导体材料是硅(Si)、碳化硅(SiC)、氮化镓(GaN)或砷化镓(GaAs)等。现在参考图13B，在载体200上在垂直方向z上形成外延层140。形成外延层140可以包括在载体200上沉积半导体材料层。例如，半导体材料层140可以包括常规半导体材料，例如硅(Si)、碳化硅(SiC)、氮化镓(GaN)或砷化镓(GaAs)等。现在参考图13C，可以在外延层140中形成至少一个阻挡层40。例如，至少一个阻挡层40可以是通过将外来原子注入到外延层140中而形成的。可以在垂直方向z上在与第一表面101相距不同距离的地方形成不同的阻挡层40。如上文联系图7、图8和图9所述，有可能仅形成一个阻挡层40。还有可能形成与第二表面102相邻的(即，处于载体200和外延层140之间的)阻挡层40。根据图9的示例，还有可能形成与第一表面101相邻的阻挡层40。
在图13B和图13C所示的示例中，仅形成一个外延层140，并且在这一外延层140中形成一个或多个阻挡层40。然而，也有可能执行多个相继的沉积和注入步骤。也就是说，例如，可以在载体200上形成第一外延层，随后进行注入步骤以形成一个或多个阻挡层40。随后可以形成另一外延层并执行另一注入步骤，等等。
在沉积至少一个外延层140并且形成至少一个阻挡层40之后，在半导体材料中形成了多个注入区111、121。这在图13D中示意性地示出。在图13D所示的示例中，形成了四个注入区111、121。然而，这只是示例。根据另一个示例，可以在半导体材料中形成至少六个注入区111、121。可以在半导体材料层140的不同垂直位置处形成第一类型的至少两个第一注入区111。可以形成与第一注入区111的第一类型互补的第二类型的至少两个第二注入区121。根据另一个示例，形成至少三个第一注入区111和至少三个第二注入区121。例如，第一类型可以是n型注入区，并且第二类型可以是p型注入区，或反之亦然。形成在外延层140中的注入区111、121的数量可以等于第一半导体层110和第二半导体层120的预期数量。每一注入区111、121可以要么是第一类型的，要么是第二类型的，第一类型的注入区111和第二类型的注入区121在垂直方向z上交替布置。可以在垂直方向z上在与第一表面101相距不同距离d1、d2、d3、d4的地方形成不同的注入区111、121。注入区111、121与第一表面101之间的距离dn一般取决于用于形成注入区111、121的注入能量。
现在参考图13E，在形成第一和第二注入区111、121之后，对该装置加热。通过对第一和第二注入区111、121加热，可以使所注入的离子扩散，由此形成第一半导体层110和第二半导体层120。这样的扩散工艺一般是已知的，因此在本文中不再对其做进一步描述。在这一扩散工艺期间，布置在第一注入区111和邻接的第二注入区121之间的阻挡层40防止离子扩散到相应的半导体层110、120之外。例如，布置在载体200和外延层140之间的阻挡层40防止离子从外延层140扩散到载体200中。布置在载体200和外延层140之间的阻挡层40还防止离子或填隙子从载体200扩散到外延层140中。
所得到的第一半导体层110和第二半导体层120交替布置，从而形成了与上文已经联系图7描述的层堆叠体类似的层堆叠体。在图13E中，示例性地示出了第一半导体区110和第二半导体区120。然而，该层堆叠体可以包括多于四个的第一半导体层110和第二半导体层120，如上文联系图1所述。任选地，可以在层堆叠体的顶表面101上形成第三半导体层130(图13中未示出)。层堆叠体的顶表面101是背离载体200的表面。第三半导体层130可以包括单晶半导体材料。根据一个示例，第三半导体层130包括单晶硅(Si)。该任选的第三半导体层130可以是在形成第一注入区111和第二注入区121之前或之后形成的。
在形成该层堆叠体、至少一个阻挡层40和任选的第三半导体层130之后，可以形成第一半导体器件。第一半导体器件可以至少部分地集成在该层堆叠体中。参考图13F，形成第一半导体器件可以包括在该层堆叠体中形成与多个第一半导体层110毗连的第一半导体区15以及在该层堆叠体中形成至少一个第二半导体区14，至少一个第二半导体区14中的每者与多个第二半导体层120的至少其中之一毗连。至少一个第二半导体区14中的每者在水平方向x上与第一半导体区15间隔开。第一半导体器件可以包括二极管，例如，第一半导体区15形成了该二极管的阴极，并且至少一个第二半导体区14形成了该二极管的阳极，或反之亦然。
任选地，可以形成与多个第一半导体层110毗连的第三半导体区13(图13中未示出)。第一半导体区15可以在第一方向x上与第三半导体区13间隔开，并且至少一个第二半导体区14可以布置在第三半导体区13和第一半导体区15之间，并且与第三半导体区13间隔开。通过这种方式，可以形成与上文的图7、图8和图9的示例性半导体器件类似的半导体器件。第一半导体区15、第二半导体区14和第三半导体区13可以对应于上面的图1到图6中所示出的示例的第一源极区13、第一漏极区15和多个栅极区14。任选地，可以形成在垂直方向z上沿相应的半导体区14、15、13的整个长度延伸的第一连接电极34、第二连接电极35和第三连接电极33，如上文已经描述的。
任选地，可以形成至少部分地集成在第三半导体层130的第二区段132中的第二晶体管器件M2(参见上面的图1到图6)。
现在参考图14，其示例性地示出了用于制造半导体器件的另一种方法。该方法与上文已经联系图13描述的方法类似。然而，根据图14所示的示例，在执行对第一和第二注入区111、121加热的步骤之前，形成第一半导体区15和至少一个第二半导体区14，由此使所注入的离子扩散并形成第一半导体层110和第二半导体层120。也就是说，图14A、图14B、图14C和图14D中所示的步骤对应于上文已经联系图13A、图13B、图13C和图13D所描述的步骤。之后，如图14E中所示，形成第一半导体区15和至少一个第二半导体区14。任选地，在这一阶段还可以形成第三半导体区13。而后，可以执行如上文已经联系图13E描述的对第一注入区111和第二注入区121加热的步骤。
现在参考图15，其示例性地示出了用于制造半导体器件的另一种方法。参考图15A，形成或提供载体200。载体200可以由半导体材料构成，例如，所述半导体材料是硅(Si)、碳化硅(SiC)、氮化镓(GaN)或砷化镓(GaAs)等。现在参考图15B，在载体200上在垂直方向z上形成外延层140的第一子层1401。形成第一子层1401可以包括在载体200上沉积半导体材料层。例如，第一子层1401可以包括常规半导体材料，例如硅(Si)、碳化硅(SiC)、氮化镓(GaN)或砷化镓(GaAs)等。在沉积半导体材料的第一子层1401之后，可以在第一子层1401上沉积阻挡层40。随后可以进行另一子层1402的沉积(参见图15D)，随后再次进行阻挡层40的沉积(图15E)，等等(图15F)。在图15中所示的示例中，形成多个阻挡层40。然而，这只是示例。如上文联系图7、图8和图9已经描述的，有可能仅形成一个阻挡层40。还有可能形成与第二表面102相邻的(即，处于载体200和第一子层1401之间的)阻挡层40。根据图9的示例，还有可能在载体200上形成单个外延层140(单个子层1401)，并且在这一单个外延层140上或下方形成阻挡层40。
例如，沉积至少一个阻挡层40可以包括外延晶体生长法、化学气相沉积法(CVD)或者原子层沉积法(ALD)。在沉积所述至少一个阻挡层40的半导体或非半导体材料的同时，可以将诸如氧、氮、碳、氟或碳氧的外来原子引入到该半导体或非半导体材料中。例如，在阻挡层40的生长期间，氧或碳原子可以被插入到硅晶格内的间隙中。如上文所述，还有可能沉积非半导体材料(例如，氧)的单层，以形成阻挡层40。
在图15A到图15F中描述的步骤之后执行的后续方法步骤与上文已经联系图13E-图13F以及图14E-图14F描述的步骤类似。

Claims (15)

1.一种半导体器件，包括：
层堆叠体，所述层堆叠体具有第一掺杂类型的多个第一半导体层(110)和与所述第一掺杂类型互补的第二掺杂类型的多个第二半导体层(120)，其中，所述第一半导体层(110)和所述第二半导体层(120)交替布置在所述层堆叠体的第一表面(101)和第二表面(102)之间；
第一半导体器件(M1)的第一半导体区(15)，所述第一半导体器件(M1)的所述第一半导体区(15)与所述多个第一半导体层(110)毗连；
所述第一半导体器件(M1)的至少一个第二半导体区(14)，其中，所述至少一个第二半导体区(14)中的每者与所述多个第二半导体层(120)的至少其中之一毗连，并且与所述第一半导体区(15)间隔开；以及
至少一个阻挡层(40)，所述至少一个阻挡层(40)被配置为形成扩散阻挡部，其中，所述至少一个阻挡层(40)中的每者被布置为平行于所述第一表面(101)以及平行于所述第二表面(102)，并且与所述第一半导体层(110)之一相邻或者与所述第二半导体层(120)之一相邻，或与所述第一半导体层(110)之一和所述第二半导体层(120)之一这两者相邻。
2.根据权利要求1所述的半导体器件，其中，所述至少一个阻挡层(40)中的每者是：
包括半导体材料以及注入到所述半导体材料中的多个外来原子的未掺杂半导体层；或者
非半导体层。
3.根据权利要求2所述的半导体器件，其中，满足下述各项的至少其中之一：
所述半导体材料包括硅；以及
所述外来原子或所述非半导体层包括氧、氮、碳、氟和碳氧的至少其中之一。
4.根据权利要求1到3中的任何一项所述的半导体器件，其中，
所述多个第一半导体层(110)中的每者在垂直方向(z)上的厚度(d110)处于100nm和5μm之间，其中，所述垂直方向(z)垂直于所述第一表面(101)；
所述多个第二半导体层(120)中的每者在所述垂直方向(z)上的厚度(d120)处于100nm和5μm之间；并且
所述至少一个阻挡层(40)中的每者在所述垂直方向(z)上的厚度(d40)处于1nm和100nm之间。
5.根据前述权利要求之一所述的半导体器件，其中，
所述至少一个阻挡层(40)之一被布置为与所述第一表面(101)相邻；或者
所述至少一个阻挡层(40)之一被布置为与所述第二表面(102)相邻；
或者所述至少一个阻挡层(40)之一被布置为与所述第一表面(101)和所述第二表面(102)这两者相邻。
6.根据前述权利要求之一所述的半导体器件，其中，阻挡层(40)布置在所述多个第一半导体层(110)中的每者和其邻接的第二半导体层(120)中的每者之间。
7.根据前述权利要求之一所述的半导体器件，还包括第三半导体层(130)，所述第三半导体层(130)与所述层堆叠体(110、120)、以及所述第一半导体区(15)和所述至少一个第二半导体区(14)中的每者毗连，其中，所述第三半导体层(130)包括在第一方向(x)上布置在所述第一半导体区(15)和所述至少一个第二半导体区(14)之间的第一区(131)。
8.根据前述权利要求中的任何一项所述的半导体器件，还包括第三半导体区(13)，所述第三半导体区(13)与所述多个第一半导体层(110)毗连，其中，
所述第一半导体区(15)在所述第一方向(x)上与所述第三半导体区(13)间隔开；
所述至少一个第二半导体区(14)布置在所述第三半导体区(13)和所述第一半导体区(15)之间，并且与所述第三半导体区(13)间隔开；
所述第一半导体器件(M1)是第一晶体管器件；并且
所述第一半导体区(15)形成所述第一晶体管器件的漏极区，所述至少一个第二半导体区(14)形成所述晶体管器件的至少一个栅极区，并且所述第三半导体区(13)形成所述第一晶体管器件的源极区。
9.根据前述权利要求中的任何一项所述的半导体器件，还包括第二晶体管器件(M2)，所述第二晶体管器件(M2)至少部分地集成在所述第三半导体层(130)的第二区段(132)中，其中，所述第二区段(132)与所述第一区段(131)间隔开。
10.根据权利要求9所述的半导体器件，其中，所述第二晶体管器件(M2)包括：
所述第一掺杂类型的第二源极区(21)；
与所述第二源极区(21)间隔开的所述第一掺杂类型的第二漏极区(23)；
所述第二掺杂类型的主体区(22)，所述主体区(22)与所述第二源极区(21)毗连并且布置在所述第二源极区(21)和所述第二漏极区(23)之间；以及
栅电极(24)，所述栅电极(24)与所述主体区(22)相邻并且通过栅极电介质(25)与所述主体区(22)介电绝缘。
11.一种用于制造半导体器件的方法，所述方法包括：
形成层堆叠体，所述层堆叠体具有第一掺杂类型的多个第一半导体层(110)、与所述第一掺杂类型互补的第二掺杂类型的多个第二半导体层(120)、以及被配置为形成扩散阻挡部的至少一个阻挡层(40)，其中，所述至少一个阻挡层(40)中的每者被布置为平行于第一表面(101)和第二表面(102)，并且与所述第一半导体层(110)之一相邻或者与所述第二半导体层(120)之一相邻，或与所述第一半导体层(110)之一和所述第二半导体层(120)之一这两者相邻；
形成第一半导体区(15)，使得所述第一半导体区(15)与所述多个第一半导体层(110)毗连；以及
形成至少一个第二半导体区(14)，使得所述至少一个第二半导体区(14)中的每者与所述多个第二半导体层(120)的至少其中之一毗连并且与所述第一半导体区(15)间隔开。
12.根据权利要求11所述的方法，其中，形成所述层堆叠体包括：
通过沉积半导体材料层形成至少一个外延层(140)；以及
将离子注入到所述外延层(140)的至少其中之一中，以形成所述至少一个阻挡层(40)。
13.根据权利要求11所述的方法，其中，形成所述层堆叠体包括：
通过沉积半导体材料层形成至少一个外延子层(1401)；以及
通过沉积半导体材料层或非半导体材料层在所述至少一个外延子层(1401)中的每者上或下方形成阻挡层(40)。
14.根据权利要求11到13中的任何一项所述的方法，其中，形成所述层堆叠体还包括：
在所述至少一个外延层(140)的不同垂直位置处形成第一类型或第二类型之一的至少两个第一注入区(111)；以及
形成与所述第一注入区的类型互补的类型的至少一个第二注入区(121)，其中，所述第一注入区(111)和所述第二注入区(121)交替布置。
15.根据权利要求14所述的方法，还包括对具有形成于其中的所述注入区(111、121)的所述至少一个外延层(140)加热，由此使所注入的离子扩散并且形成所述第一半导体层和所述第二半导体层(110、120)。
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