CN102386099B - 具有集成多晶二极管的半导体器件及其形成方法 - Google Patents

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Abstract

用于形成半导体器件的方法以及具有集成多晶二极管的半导体器件。提供用于形成场效应功率半导体的方法，该方法包括提供半导体本体、与半导体本体的主表面相邻布置的导电区域以及布置在主水平表面上的绝缘层。穿透绝缘层蚀刻窄沟槽以露出导电区域。沉积多晶半导体层且形成垂直多晶二极管结构。多晶半导体层具有窄沟槽的最大水平延伸的至少一半的最小垂直厚度。至少形成垂直多晶二极管结构的一部分的多晶区域通过无掩膜回蚀多晶半导体层在窄沟槽中形成。而且，提供具有沟槽多晶二极管的半导体器件。

Description

具有集成多晶二极管的半导体器件及其形成方法
技术领域
本发明涉及用于形成具有集成多晶二极管结构的半导体器件的方法的实施例。再者，本说明书涉及具有集成多晶二极管的半导体器件、尤其是具有集成多晶二极管的沟槽栅场效应半导体器件的实施例。 
背景技术
诸如转变电能和驱动电马达或电机的汽车、消费和工业应用中的现代器件的很多功能依赖于半导体器件。通常希望半导体器件以高转换速率（slew rate）、低损耗且例如在负载故障时限制短路电流的方式可靠地操作。为了就短路限制和切换行为优化器件性能，已经发现浮栅和浮置半导体区域在很多应用中是有用的。例如，所谓的间隔沟道功率IGBT（绝缘栅双极型晶体管）具有低导通电压和低切换损耗，使得总损耗低。在间隔沟道功率IGBT中，沟道区域（体区域）通过载流子存储浮置区域彼此间隔。至少由于短路电流的有用级别的原因，通常希望钳位这种器件中浮置区域的电压波动。对于栅电极和浮栅电极，电压的限制通常是希望的，例如以分别保护栅极电介质或限制短路电流。例如，功率半导体器件（例如以功率转换器操作的功率IGBT或电马达的开关或者驱动器）可以在切换或操作循环期间暴露于高的反向电流和/或电压。这可能导致浮栅电极的大电压摆动且因此导致栅极电介质的高应力。因此，钳位电路可以用于限制电压波动。例如，在源极或栅极驱动器和浮置半导体区域和/或浮栅之间切换的pn二极管可以用于将电压波动限制为二极管的阈值电压。集成二极管通常是希望的，用于减小处理需求且避免附加电感。然而附加二极管的集成通常与增加的工艺需求和成本相关。 
由于这些和其他原因，对于本发明存在需要。 
发明内容
根据用于形成场效应功率半导体器件的方法的一个实施例，该方法包括：提供半导体本体，该半导体本体包含主水平表面和与该主水平表面相邻布置的导电区域；在主水平表面上形成绝缘层；以及穿透绝缘层蚀刻窄沟槽，使得导电区域的一部分露出。在给定垂直剖面图中窄沟槽包含最大水平延伸。该方法还包括形成包含水平延伸的pn结的垂直多晶二极管结构。垂直多晶二极管结构通过以下步骤形成：沉积包含最大水平延伸的至少一半的最小垂直厚度的多晶半导体层；以及无掩膜回蚀多晶半导体层以在窄沟槽中形成多晶区域。 
根据用于形成沟槽栅场效应半导体器件的方法的一个实施例，该方法包括提供半导体本体，该半导体本体包含主水平表面和包含布置在位于半导体本体中的深沟槽中的导电区域的栅电极结构。在给定垂直剖面图中深沟槽包括水平延伸。该方法还包括在主水平表面上形成绝缘层使得绝缘层覆盖导电区域；以及穿透绝缘层蚀刻窄沟槽，使得导电区域的一部分露出。在垂直剖面图中，窄沟槽包括比深沟槽的水平延伸小的最大水平延伸。该方法还包括形成包含水平延伸pn结的集成垂直多晶二极管结构。集成垂直多晶二极管结构通过以下步骤形成：沉积多晶半导体层使得窄沟槽被完全填充；以及无掩膜回蚀多晶半导体层以在窄沟槽中形成多晶区域。 
根据用于形成半导体器件的方法的一个实施例，该方法包括：提供半导体本体，该半导体本体包含主水平表面和延伸到主水平表面的第一导电类型的第一半导体区域；形成第二导电类型的第二半导体区域，使得在第一半导体区域和第二半导体区域之间形成pn结；以及形成从主水平表面延伸到半导体本体中的深沟槽。该方法还包括：至少在深沟槽的侧壁上形成薄绝缘层；在深沟槽中形成导电区域；在主水平表面上形成绝缘层；蚀刻穿透绝缘层至少到达导电区域的窄沟槽；沉积多晶半导体层，使得窄沟槽被完全填充；以及在绝缘层上形成第一金属化。深沟槽垂直延伸到pn结下面。电流路径包括在第一金属化和导电区域之间在窄沟槽中通过多晶半导体层形成的整流结。 
根据用于形成半导体器件的方法的另一实施例，该方法包括：提供半导体本体，该半导体本体包含主水平表面和延伸到主水平表面的第一导电类型的第一半导体区域；形成第二导电类型的第二半导体区域，使得在第一半导体区域和第二半导体区域之间形成pn结；以及形成第二导电类型的另外的半导体区域，使得在第一半导体区域和该另外的半导体区域之间形成另外的pn结。该方法还包括：形成从主水平表面延伸到半导体本体中且在pn结下面垂直延伸的深沟槽；至少在深沟槽的侧壁上形成薄绝缘层；在深沟槽中形成导电区域；以及在主水平表面上形成绝缘层，使得该绝缘层至少覆盖另外的半导体区域和导电区域。该方法还包括穿透绝缘层蚀刻窄沟槽，使得另外的半导体区域露出；沉积多晶半导体层，使得窄沟槽至少被完全填充；无掩膜回蚀多晶半导体层以在窄沟槽中形成第一多晶区域；以及在绝缘层上形成第一金属化，使得包含整流结的电流路径通过窄沟槽且在第一金属化和另外的半导体区域之间形成。 
根据场效应半导体器件的一个实施例，该器件包括半导体本体，该半导体本体包括主水平表面和第一导电类型的第一半导体区域。第二导电类型的第二半导体区域布置在第一半导体区域和主水平表面之间。第一半导体区域和第二半导体区域形成pn结。绝缘层布置在主水平表面上，第一金属化布置在绝缘层上且深沟槽从主水平表面开始垂直延伸到pn结下面。深沟槽包括与第一半导体区域和第二半导体区域绝缘的导电区域。窄沟槽包括通过绝缘层从第一金属化至少延伸到导电区域的多晶半导体区域。垂直多晶二极管结构包括水平延伸的pn结。垂直多晶二极管结构至少部分地布置在窄沟槽中。 
当阅读下面的详细描述且当查看附图时，本领域技术人员将意识到附加特征和优点。 
附图说明
附图被包括以提供对实施例的进一步理解，并结合到本说明书中且构成本说明书的一部分，附图说明了实施例，且与说明书一起用于解释本发明的原理。将容易意识到其他实施例和实施例的很多潜在优点，因为它们通过参考下面的详细描述而变得更好理解。附图的元件没有必要彼此按比例绘制。相同的附图标记指示相应的类似部件。 
图1示意性说明根据一个或更多实施例的垂直半导体器件的垂直剖面图。 
图2示意性说明根据一个或更多实施例的垂直半导体器件的垂直剖面图。 
图3示意性说明根据一个或更多实施例的垂直半导体器件的垂直剖面图。 
图4示意性说明根据一个或更多实施例的垂直半导体器件的垂直剖面图。 
图5示意性说明根据一个或更多实施例的垂直半导体器件的垂直剖面图。 
图6示意性说明根据一个或更多实施例的垂直半导体器件的垂直剖面图。 
图7示意性说明根据一个或更多实施例的垂直半导体器件的垂直剖面图。 
图8示意性说明根据一个或更多实施例的垂直半导体器件的垂直剖面图。 
图9示意性说明可以在垂直半导体器件的实施例中使用的电路。 
图10示意性说明可以在垂直半导体器件的实施例中使用的电路。 
图11-21说明根据一个或更多实施例的制造工艺。 
图22和23说明根据一个或更多实施例的制造工艺。 
图24-28说明根据一个或更多实施例的制造工艺。 
图29和30说明根据一个或更多实施例的制造工艺。 
具体实施方式
在下面的详细描述中，对附图做出参考，附图形成本说明书的一部分且通过可以实践本发明的说明性特定实施例示出。就这方面而言，参考描述的（多个）附图的方向使用诸如“顶”、“底”、“前”、“后”、“前列”、“拖尾”等方向术语。因为实施例的组件可以以很多不同取向布置，方向术语用于说明目的而绝非限制。应当理解，可以使用其他实施例，且可以在不偏离本发明的范围的条件下做出结构或逻辑改变。因此下面的详细描述并不具有限制意义，且本发明的范围由所附权利要求限定。 
现在详细参考各个实施例，其一个或更多示例在附图中说明。每个示例以解释的方式提供，且并不意味着是本发明的限制。例如，作为一个实施例的一部分说明或描述的特征可以用在其他实施例上或者可以与其他实施例结合使用以得出另一实施例。旨在表明，本发明包括这种修改和变型。使用特定语言描述了示例，而特定语言不应解读为限制了所附权利要求的范围。附图未按比例绘制且仅用于说明目的。为清楚起见，如果没有特别声明，在不同的附图中，相同的元件或制造步骤由相同参考符号表示。 
当在本说明书中使用时，术语“水平”旨在描述基本平行于半导体基板或本体的第一或主水平表面的取向。这例如可以是晶片或管芯的表面。 
当在本说明书中使用时，术语“垂直”旨在描述基本垂直于第一表面，即平行于半导体基板或本体的第一表面的法向的取向。 
在本说明书中，n掺杂被称为第一导电类型而p掺杂被称为第二导电类型。半导体器件可以使用相反掺杂关系形成，使得第一导电类型可以是p掺杂且第二导电类型可以是n掺杂。再者，一些图通过挨着掺杂类型示意“-”或“+”来说明相对掺杂浓度。例如“n-”意味着比“n”掺杂区域的掺杂浓度小的掺杂浓度，而“n+”掺杂区域具有比“n”掺杂区域大的掺杂浓度。然而，除非特别声明，指示相对掺杂浓度并不意味着相同的相对掺杂浓度的掺杂区域必须具有相同的绝对掺杂浓度。例如，两个不同的n+区域可以具有不同的绝对掺杂浓度。这例如同样应用于n+和p+区域。 
本说明书中描述的特定实施例属于但不限于场效应晶体管，尤其是功率场效应晶体管。当在本说明书中使用时，术语“场效应”旨在描述第一导电类型的导电“沟道”的电场居间形成和/或第二导电类型的半导体区域（典型地第二导电类型的体区域）中沟道的导电性和/或形状的控制。由于场效应，在第一导电类型的源极区域或发射极区域与第一导电类型的漂移区域之间形成和/或控制通过沟道区域的单极电流路径。漂移区域可以分别与漏极区域或集电极区域接触。漏极区域或集电极区域与漏电极或集电极电极欧姆接触。源极区域或发射极区域与源电极或发射极电极欧姆接触。当不在栅电极和源电极或发射极电极之间施加外部电压时，在常关场效应器件中，在源电极或发射极电极与漏电极或集电极电极之间通过半导体器件的欧姆电流路径断开或至少是高欧姆的。在诸如HEMT（高电子迁移率晶体管）和常开JFET（结FET）的常开场效应器件中，当没有在栅电极和源电极或发射极电极之间施加外部电压时，在源电极和漏电极之间通过半导体器件的电流路径典型地是低欧姆的。 
在本说明书的上下文中，术语“场效应结构”旨在描述在半导体基板中形成的结构或者具有用于在沟道区域中形成或成形导电沟道的栅电极的半导体器件。栅电极至少通过电介质区域或电介质层与沟道区域绝缘。 
在本说明书的上下文中，术语“场板”和“场电极”旨在描述与半导体区域（典型地是漂移区域）相邻布置的电极，其与半导体区域绝缘，且布置为通过施加合适的电压（典型地用于n型漂移区域的负电压）扩展半导体区域中的耗尽部分。 
术语“耗尽”和“完全耗尽”旨在描述半导体区域基本不包含自由载流子。典型地，绝缘场板靠近例如在漂移区域和体区域之间形成的pn结布置。因此，pn结和半导体器件的阻断电压分别可以增加。将场板与漂移区域绝缘的电介质层或区域在下文中也被称为场电介质层或场电介质区域。栅电极和场板可以处于相同的电势或不同的电势。场板可以处于源极或发射极电势。再者，栅电极的一部分可以操作为场电极。 
用于在栅电极或场板与漂移区域之间形成电介质区域或电介质层的电介质材料的示例包括但不限于SiO2、Si3N4、SiOxNy、Al2O3、ZrO2、Ta2O5、TiO2 和 HfO2。 
当在本说明书中使用时，术语“功率场效应晶体管”和“功率半导体器件”旨在描述单个芯片上具有高电压和/或高电流切换能力的场效应晶体管。换句话说，功率场效应晶体管旨在用于典型地安培范围的高电流和/或典型地大于20V且更典型地大于400V的高电压。 
根据一个实施例，提供用于形成场效应功率半导体器件的方法。该方法包括提供半导体本体，该半导体本体具有主水平表面和与该主表面相邻布置的导电区域。在主水平表面上形成绝缘层。穿透绝缘层蚀刻窄沟槽，使得导电区域的一部分露出。在给定垂直剖面图中，窄沟槽具有最大水平延伸。形成包含水平延伸的pn结的垂直多晶二极管结构。形成垂直多晶二极管结构包括沉积具有最大水平延伸的至少一半的最小垂直厚度的多晶半导体层。形成垂直多晶二极管结构还包括无掩膜回蚀（back etch）多晶半导体层以在窄沟槽中形成多晶区域。 
根据一个实施例，提供用于形成场效应功率半导体器件的方法。该方法包括提供半导体本体，该半导体本体具有主水平表面、与主表面相邻布置的导电区域以及布置在主水平表面上的绝缘层。穿透绝缘层蚀刻窄沟槽，使得导电区域部分地露出。沉积多晶半导体层且形成垂直多晶二极管结构。在垂直剖面图中，该多晶半导体层具有等于或大于窄沟槽的最大水平延伸的一半的最小垂直厚度。形成多晶二极管结构包括无掩膜回蚀多晶半导体层以在窄沟槽中形成多晶区域。窄沟槽可以延伸到半导体本体中。 
根据一个实施例，提供一种场效应半导体器件，该器件具有包括主水平表面的半导体本体。该半导体本体包括第一导电类型的第一半导体区域、布置在第一半导体区域和主水平表面之间的第二导电类型的第二半导体区域、布置在主水平表面上的绝缘层以及布置在绝缘层上的第一金属化。第一半导体区域和第二半导体区域形成pn结。深沟槽从主水平表面开始垂直延伸到pn结下面。深沟槽包括与第一半导体区域和第二半导体区域绝缘的导电区域。窄沟槽从第一金属化延伸穿过绝缘层且至少延伸到导电区域。窄沟槽包括多晶半导体区域。场效应半导体器件还包括垂直多晶二极管结构，该垂直多晶二极管结构至少部分地布置在窄沟槽中且包括pn结。 
图1以垂直剖面图的一部分说明半导体器件100的实施例。典型地，半导体器件100是功率半导体器件。在这种情况下，所示部分典型地对应于功率半导体器件100的有源区域中多个单位单元之一。半导体器件100包括半导体本体40，该半导体本体40具有第一或主水平表面15以及与第一表面15相对布置的第二表面16或背面16。第一表面15的法向en基本平行于垂直方向，即限定垂直方向。 
在下文中，主要参考硅（Si）半导体器件分别解释涉及半导体器件和制造方法的实施例。因此，单晶半导体区域或层典型地是单晶Si区域或Si层。然而应当理解，半导体本体40可以由适于制造半导体器件的任意半导体材料制成。这种材料的示例包括但不限于：诸如硅（Si）或锗（Ge）的元素半导体材料；诸如碳化硅（SiC）或硅锗（SiGe）的IV族化合物半导体材料；诸如氮化镓（GaN）、砷化镓（GaAs）、磷化镓（GaP）、磷化铟（InP）、磷化镓铟（InGaPa）、砷磷化镓铟（InGaAsP）的二元、三元或四元III-V族半导体材料以及诸如碲化镉（CdTe）和碲镉汞（HgCdTe）的二元或三元II-VI族半导体材料等。上述半导体材料也被称为同质结半导体材料。当组合两种不同的半导体材料时，形成异质结半导体材料。异质结半导体材料的示例包括但不限于氮化镓铝（AlGaN）和氮化镓（GaN）或者硅－碳化硅（SixC1-x）以及SiGe异质结半导体材料。对于功率半导体应用，当前主要使用Si、SiC和GaN材料。如果半导体本体包含诸如SiC或GaN的分别具有高击穿电压和高临界雪崩场强的宽带隙材料，则相应半导体区域的掺杂可以选择为较高，这减小导通电阻Ron。还应当理解，半导体本体还可以包括多晶半导体区域。例如，布置在绝缘沟槽中的沟槽栅电极或场电极可以通过诸如多晶硅的高掺杂的n型或p型多晶硅半导体区域形成。因此，当在本说明书中使用时，术语“露出半导体本体”旨在描述露出半导体本体的单晶半导体区域和/或露出布置在半导体本体中的多晶半导体区域。 
半导体本体40包括n型第一半导体区域1、布置在第一半导体区域1和主水平表面15之间的p型第二半导体区域2。第一半导体区域1和第二半导体区域2形成pn结。延伸到主表面15的n+型第四半导体区域4与第二半导体区域2形成附加pn结。第二、第三和第四半导体区域2、3、4可以成形为向所示平面外延伸的条。在这种情况中，所示分离的第二、第三和第四半导体区域2、3、4对中的每对对应于两个分离的区域。然而，第二、第三和第四半导体区域2、3、4也可以是环形的。在这种情况下，所示分离的第二、第三和第四半导体区域2、3、4对中的每对对应于相应简单连接的半导体区域。 
在下文中也被称为中间电介质层81的绝缘层81布置在主水平表面15上。第一金属化10布置在绝缘层81上。第二金属化11布置在背面16上。半导体器件100包括布置在深沟槽30、30a中的栅电极结构。因此，半导体器件100可以操作为切换和/或控制在两个金属化10和11之间的负载电流的垂直场效应半导体器件。典型地，第一半导体区域1、第二半导体区域2和第三半导体区域3分别形成漂移区域1、体区域2和源极或发射极区域4。 
半导体器件100可以形成MOSFET。在这种情况下，漂移区域1经由第六半导体区域6形成的n+型漏极接触区域6与形成漏电极11的第二金属化11欧姆接触。而且，第一金属化10形成源电极10，该源电极10与源极区域2欧姆接触且经由p+型体接触区域3与体区域2欧姆接触。源极区域3和体接触区域3的掺杂浓度典型地高于漂移区域1的掺杂浓度。 
在本说明书的上下文中，术语“欧姆接触”、“电接触”、“接触”、“欧姆连接”和“电连接”旨在描述即使没有电压施加到半导体器件，在半导体器件的两个区域、部分或部件之间存在欧姆电连接或欧姆电流路径（尤其是低欧姆电阻的连接）。 
半导体器件100还可以形成IGBT。在这种情况下，形成集电极区域6的p+型第六半导体区域6布置在漂移区域1和形成集电极电极11的第二金属化11之间。而且，第一金属化10形成发射极电极10，该发射极电极10与发射极区域2欧姆接触且经由p+型体接触区域3与体区域2欧姆接触。第六半导体区域6还可以包括n型和p型部分，使得半导体器件100可以操作为具有集成续流二极管（free wheeling diode）的IGBT。 
半导体区域的掺杂关系可以颠倒。另外，可以在第一半导体区域1和第六半导体区域6之间布置其他半导体区域。例如，可以在第一半导体区域1和第六半导体区域6之间布置场停止层或区域。 
用于切换和/或控制两个金属化10、11之间的负载电流，提供至少一个沟槽栅电极。在图1中示出的示例性实施例中，两个深沟槽30、30a从主水平表面15开始延伸，通过第二半导体区域2、第四半导体区域4且部分地延伸到第一半导体区域1中。换句话说，深沟槽30、30a垂直延伸到漂移区域1和体区域2之间形成的pn结下面。深沟槽30、30a通过薄电介质层8与半导体本体40绝缘且包括相应的导电区域12、12a。薄电介质层8在下文中也被称为栅极电介质层8。在体区域2和相应相邻导电区域12、12a之间具有足够高的电压差时，在漂移区域1和源极或发射极区域4之间沿着栅极电介质层8在体区域2中形成反转沟道。因此，负载电流可以切换和/或控制。典型地，导电区域12a形成电连接到栅极金属（未示出）的栅电极。导电区域12a和/或12的下部还可以形成场电极。在这种情况下，薄电介质层8典型地在相应沟槽下部中加厚以形成场氧化物。 
窄沟槽20从第一金属化10开始延伸，通过绝缘层81延伸到或延伸进入导电区域12。在所示剖面图中，窄沟槽20的最大水平延伸典型地处于约0.2μm至约4μm的范围内，更典型地处于0.5μm至约2μm的范围内。在一些实施例中，窄沟槽20的最大水平延伸被称为第二水平延伸。 
窄沟槽20被填充以多晶半导体区域21。根据一个实施例，导电区域12是第一导电类型的多晶半导体12，例如，n型多晶半导体区域12，且多晶半导体区域21是第二导电类型，例如，p型。因此，部分地布置在窄沟槽20中的垂直多晶二极管14在第一金属化10和导电区域12之间形成。这样做，导电区域12和第一金属化10之间的电压差在多晶二极管14的正向被限制到其阈值电压且在多晶二极管14的反向被限制到其击穿电压。在下文中，导电区域12也被称为钳位的栅电极12。与具有自由浮栅电极的类似半导体结构相比，钳位的栅电极12的电势的上升可以限制到提供低短路密度或不危害栅极电介质30的电介质绝缘能力的值。因而，半导体器件100的短路属性和/或栅极电介质的完整性典型地得到改善。 
在本说明书的上下文中，术语“多晶二极管”旨在描述在第一导电类型的多晶半导体区域和第二导电类型的半导体区域之间形成的pn结。第二导电类型的半导体区域可以是单晶半导体区域或多晶半导体区域。 
根据一个实施例，多晶二极管14是齐纳二极管，与常规pn二极管相比，其典型地具有明显减小的击穿电压。因此，钳位的栅电极12的电压波动进一步减小。当在本说明书中使用时，术语“齐纳二极管”旨在描述反向偏置pn结时允许电流流动的二极管。换句话说，术语“齐纳二极管”在电路技术中用于旨在反向偏置pn结时提供电流的二极管。术语“齐纳二极管”应涵盖使用齐纳效应或隧穿效应的二极管（例如，隧穿二极管）以及使用雪崩效应以用于在反向偏置期间提供电流传输的二极管。使用齐纳效应的反向偏置二极管呈现受控的击穿且允许电流使得二极管两端的电压保持在齐纳电压。齐纳效应和雪崩效应均可以在齐纳二极管中发生。典型地，齐纳效应主导约低于5V的反向电压，而雪崩效应主导约高于7V的反向电压。取决于应用，可以使用齐纳二极管的串联连接，例如隧穿二极管的串联连接和/或雪崩二极管的串联连接。 
根据一个实施例，通过窄沟槽20提供未示出的电阻和多晶二极管14（典型地齐纳二极管）的串联连接。 
在图1的剖面图中，窄沟槽20的最大水平延伸h2小于深沟槽30的第一最大水平延伸h1。因此，仅钳位的栅电极12经由窄沟槽20接触。而且，窄沟槽20典型地仅延伸到主水平表面15或稍微延伸到主水平表面15下面，而深沟槽30从主水平表面垂直延伸到半导体本体40。换句话说，窄沟槽20至少部分地布置在深沟槽20上面。 
根据一个实施例，半导体器件100还包括从第一金属化10至少延伸到半导体本体40的另外的窄沟槽28，以通过导电插塞29电接触体接触区域3和源极或发射极区域2。窄沟槽20和窄沟槽28可以在共同的工艺中形成。这有利于半导体器件100的制造。另外，另外的沟槽28可以填充以与窄沟槽20相同的多晶半导体材料。为了形成欧姆连接，在多晶导电插塞29和体接触区域3之间以及多晶导电插塞29和源极或发射极区域2之间形成硅化物层31，例如基于钨或钛或钽或钴的硅化物层。 
根据一个实施例，两个深沟槽30和30a在共同的蚀刻工艺中形成且填充以相同的多晶半导体材料。这也有利于半导体器件100的制造。 
根据一个实施例，栅电极12a通过另外的窄沟槽也连接到未示出的栅极金属化，使得在栅电极12a和栅极金属化之间形成另外的多晶二极管结构。该窄沟槽仅在半导体器件100的另一垂直剖面图中可见。 
图2以垂直剖面图的一部分说明半导体器件101的实施例。半导体器件101类似于半导体器件100。然而，窄沟槽20附加地包括布置在多晶半导体区域21和第一金属化10之间的另外的多晶半导体区域22。另外的多晶半导体区域22的导电类型（p型）与多晶半导体区域21的导电类型（n型）相反。如图2所示，在多晶半导体区域21和22之间形成基本水平延伸的pn结。换句话说，窄沟槽20包括垂直多晶二极管14。 
在图2中说明的示例性实施例中，硅化物层31也布置在多晶半导体区域21和导电区域12之间以提供布置在窄沟槽20中的多晶二极管14和导电区域21之间的欧姆接触。因此，导电区域12的材料属性可以独立于多晶二极管14的材料属性选择。然而导电区域12和多晶半导体区域21之间的硅化物31仅是可选的。 
在一个实施例中，导电区域12和多晶半导体区域21均是相同导电类型的多晶半导体区域，但是可以具有不同的掺杂浓度和/或垂直掺杂分布。在该实施例中，导电区域12和多晶半导体区域21之间的硅化物层可以省略。在另一实施例中，导电区域12和多晶半导体区域21均是多晶半导体区域但是具有相反的导电类型。例如，另外的多晶半导体区域22是p型的，而多晶半导体区域21是n型半导体区域。在这种器件中，没有导电区域12和多晶半导体区域21之间的硅化物层，在第一金属化1和导电区域12之间形成两个多晶二极管的多晶二极管链或多晶二极管叠层。 
取决于第六半导体区域6的掺杂类型，半导体器件101可以操作为MOSFET或IGBT。 
如此处描述，经由一个或更多窄沟槽钳位栅电极还可以用于钳位MOS受控晶闸管的栅电极。 
图3以垂直剖面图的一部分说明半导体器件102的实施例。半导体器件102类似于半导体器件101。然而，半导体器件102还包括也经由窄沟槽20钳位的第二导电类型的半导体区域5。因此，半导体区域5和第一金属化10之间的电压波动在多晶二极管14的正向限制到其阈值电压且在多晶二极管14的反向限制到其击穿电压。换句话说，通过窄沟槽20且在第一金属化10和半导体区域5之间形成具有整流结的另外的钳位电流路径。因而，与在邻接的深沟槽之间不钳位浮置体的类似间隔沟道场效应器件相比，半导体器件102的短路属性典型地得到改善。分别地，半导体区域5在下文中还被称为导电区域5，钳位的导电区域5和钳位的体区域5。在所示的垂直剖面图中，钳位的体区域5通过深沟槽30、30a与体区域2空间隔开。在图3中说明的示例性实施例中，钳位的体区域5垂直延伸到深沟槽30、30a下面。在另一实施例中，深沟槽30、30a垂直延伸到钳位的体区域5下面。例如，钳位的体区域5和体区域2可以延伸到相同的垂直深度。 
半导体器件102典型地还是功率半导体器件。因此，两个沟槽30、30a之间主表面15上的绝缘层8可以在垂直方向中加厚以更好地去耦功率半导体器件的单位单元。例如，附加的LOCOS（硅的局部氧化）区域82可以在钳位的体区域5上面形成。半导体器件102的沟槽20从第一金属化10开始延伸，通过中间电介质层81、通过LOCOS区域82且通过布置在主水平表面15上的部分薄电介质层8。在图3的示例性实施例中，深沟槽30中的导电区域12可以操作为场电极12。在操作期间，场电极12经由布置在窄沟槽20中的多晶二极管14分别钳位到源极电势VS和发射极电势VE。不同于半导体器件100和101，例如，并没有分别靠近半导体器件102的深沟槽30和导电区域12提供第四半导体区域4。因此，典型地避免与场电极12相邻的电流运送沟道区域的形成。通过适当地偏置布置在沟槽30a中且形成栅电极12a的导电区域12a，可以在与深沟槽30a相邻的体区域2中在半导体器件102的操作期间形成电流运送沟道区域。 
图4以垂直剖面图的一部分说明半导体器件103的实施例。半导体器件103类似于半导体器件102。然而，在操作期间，仅半导体器件103的半导体区域5通过窄沟槽20分别钳位到施加到第一金属化10的源极电势VS和发射极电势VE。而且，也相邻深沟槽30和导电区域12提供第四半导体区域4。因此，导电区域12、12a可以形成浮栅电极、通过未示出的栅极金属化耦合的栅电极或者通过未示出的附加窄沟槽钳位的钳位的栅电极。由于钳位半导体区域5，与在邻接的沟槽之间不钳位浮置体的类似的间隔沟道场效应器件相比，半导体器件102的短路属性典型地得到改善。 
窄沟槽20典型地包括与钳位半导体区域5形成多晶二极管14的一个多晶半导体区域21。在该实施例中，多晶二极管14在多晶半导体区域21和单晶半导体区域5之间形成。 
图5以垂直剖面的一部分说明半导体器件104的实施例。半导体器件104类似于半导体器件103。然而，半导体器件104没有LOCOS区域82。因此，窄沟槽21延伸通过中间电介质层81、通过布置在主水平表面15上的部分薄电介质层8且延伸到主水平表面15或者稍微低于主水平表面15以在多晶半导体区域21和单晶钳位的体区域5之间形成多晶二极管14。 
图6以垂直剖面的一部分说明半导体器件105的实施例。半导体器件105类似于半导体器件103。然而，在两个相反掺杂的多晶半导体区域21和22之间的窄沟槽20内形成多晶二极管14。因为两个多晶半导体区域21和22之间的pn结布置在被绝缘材料水平环绕的窄沟槽20中，在操作期间可以在该pn结附近出现的高电场强度典型地不影响钳位的体区域5。相应地，半导体器件105的长期稳定性和/或可靠性可以得到改善。而且，硅化物层或自对准硅化物（自对准的硅化物）层31可以布置在钳位半导体区域5和多晶半导体区域21之间。半导体器件105的LOCOS区域82仅是可选的。 
图7以垂直剖面的一部分说明半导体器件106的实施例。半导体器件106类似于半导体器件105。然而，窄沟槽20包括多晶半导体区域21至24的叠层。多晶半导体区域21至24的导电类型典型地是交替的。因此，在窄沟槽20中实现了多晶二极管链。这样做，两个电流方向中的钳位电压可以根据应用需要而调整。例如，半导体区域5可以钳位到相对于第一金属化10的相等的正和负电压波动。然而两个邻接的多晶半导体区域（例如多晶半导体区域23和24）可以具有相同的导电类型但是具有不同的掺杂浓度以调节通过窄沟槽20的电阻率。因此，通过窄沟槽20提供电阻和多晶二极管或多晶二极管的叠层的串联连接。 
钳位的半导体区域5和多晶半导体区域21之间的硅化物层31仅是可选的。例如，可以在钳位的半导体区域5和多晶半导体区域2之间形成作为多晶二极管链的一部分的另外的pn结。在另一示例中，钳位的半导体区域5和多晶半导体区域21是相同的导电类型但是其间没有硅化物层。半导体器件106的LOCOS区域82是可选的。 
图8以垂直剖面的一部分说明半导体器件107的实施例。半导体器件107类似于半导体器件104。然而，半导体区域5经由多个窄沟槽20钳位（在这种情况下，示出两个窄沟槽20、20a）到第一金属化10。这典型地允许钳位的半导体区域5和第一金属化10之间的更好的耦合。两个或更多沟槽可以用于钳位栅电极到第一金属化10或栅极金属化。与具有双水平延伸的一个窄沟槽相比，在形成多晶半导体区域21期间，这需要较少的材料且因而可以节省成本。再者，两个沟槽20、20a允许在调整半导体区域5和第一金属化10之间的耦合的电属性方面更加自由，因为可以通过沟槽20、20a提供相同或不同的电子组件。这在下面的图9和10中说明。 
如图9所示，可以通过一个窄沟槽且在第一金属化10和半导体区域5和/或导电区域12之间实现二极管、电阻R、两个（或更多个）二极管的串联连接以及电阻和一个（或更多个）二极管的串联连接。 
如图10所示，可以通过两个窄沟槽且在第一金属化10和半导体区域5和/或导电区域12之间实现基本的二极管（或二极管链）和电阻R的并联连接以及两个（或更多）二极管的串联连接以及电阻与一个（或更多）二极管的串联连接的并联连接。图10的电路仅表示可能的电路的一些示例。 
参考图11至21，以垂直剖面图的部分示出说明根据若干实施例形成半导体器件101的工艺。在第一工艺中，提供晶片或基板40，该晶片或基板40具有主水平表面15和第一导电类型（n型）的半导体层1。如图11所示，半导体层1延伸到主水平表面15。典型地，稍后从半导体层1的下部形成漂移区域1。重掺杂的n+型或p+型接触层6或第六半导体区域6可以从半导体层1延伸到与主水平表面15相对布置的背面16以稍后形成分别与漏极金属化和集电极金属化的欧姆连接。主水平表面15的法向en限定了垂直方向。基板40可以由诸如Si、Ge、GaN或SiC的任意合适的半导体材料制成。半导体基板40可以是单块单晶材料。还有可能是，半导体基板40包括块状单晶材料41以及其上形成的至少一个外延层42。使用外延层42在调整材料的背景掺杂方面提供更大的自由度，因为掺杂浓度可以在外延层（或多层）42的沉积期间调节。在制造期间，第六半导体区域6可以用作基板。当使用单块单晶材料42时，第六半导体区域6也可以在稍后实现，例如在块状材料42减薄到用于器件操作的合适厚度之后实现。 
此后，在半导体本体40中形成结构化的p型层2、p+型第三半导体区域3和n+型第四半导体区域4，使得在两个第二半导体区域2中的每一个和第一半导体区域1之间以及结构化的p型层2的两个第二半导体区域2中的每一个和相应第三半导体区域3之间形成pn结。至少部分结构化的p型层2稍后形成体区域2。因此，半导体区域1和半导体区域2之间的pn结典型地形成相应体二极管的整流结。第三半导体区域3邻接相应的体区域2且典型地形成体接触区域3。至少部分第四半导体区域4稍后形成源极区域4或发射极区域4。结构化的p型层2、第三半导体区域3和第四半导体区域4典型地通过在主水平表面15的适当数量的掺杂剂的注入以及随后的驱入工艺形成。所得的结构101在图12中说明。 
备选地，可以形成非结构化的p型层2a而不是结构化的层2。这在图12中通过虚线说明。层2a可以形成为外延层2a或者通过注入和后续驱入步骤形成。 
半导体器件101的第三半导体区域3与主水平表面15空间隔开且稍后经由浅沟槽接触。在其他实施例中，第三半导体区域3延伸到主水平表面15。因此，第三半导体区域3和第四半导体区域4可以稍后通过平面接触而接触。 
在形成结构化p型层2、p+型第三半导体区域3和n+型第四半导体区域之后，蚀刻从主水平表面15到半导体本体40中的深沟槽30、30a，使得深沟槽30、30a中的每一个邻接第一半导体区域1、相应第二半导体区域2和相应第四半导体区域4，且使得深沟槽30、30a垂直延伸到体二极管的pn结下面。所得的结构101在图13中说明。深沟槽30、30a也可以在形成层2a和/或形成第三半导体区域3和/或形成第四半导体区域4之前形成。 
当形成非结构化的p型层2a而不是结构化层2时，通过蚀刻深沟槽30、30a附加地形成第五半导体区域5。典型地，第五半导体区域5稍后形成浮置或钳位的体区域5。第五半导体区域5的掺杂浓度和/或垂直延伸可以通过进一步的注入和驱入工艺调节。第五半导体区域5和第一半导体区域1还形成pn结。第五半导体区域甚至可以在形成沟槽30、30a之前在例如使用离子注入和扩散技术的工艺中较早地形成。 
此后，至少在深沟槽30、30a的壁上形成薄电介质层8。典型地，薄电介质层8稍后形成栅极电介质层8。如图14所示，薄电介质层典型地还覆盖主水平表面15。薄电介质层8可以在CVD（化学气相沉积）工艺中形成或者作为热氧化物形成或者通过二者的组合形成。在所示的垂直剖面图中，深沟槽30具有第一最大水平延伸h1，其在下文中也被称为另外的水平延伸h1。第一最大水平延伸h1典型地处于约0.2μm至约5μm的范围，更典型地处于约0.7μm至约3μm的范围中。深沟槽30a至少在所述剖面图中典型地具有与深沟槽30相同的几何形状。 
此后，导电层12c（例如高掺杂多晶Si层12c）基本共形地沉积在主水平表面15上。取决于沉积期间的工艺条件，可能在深沟槽30、30a每一个的上面形成小陷落50，且可能在深沟槽30、30a中的每一个中形成小空隙或小空隙的珍珠链51。所得的结构101在图15中示出。使用调节的沉积条件，可以仅形成接缝线51而不是珍珠链。在另一例如关于沟槽壁角度的优化条件下，可以避免接缝线的形成。 
此后，导电层12被回蚀以分别在沟槽30和30a中形成绝缘的导电区域12和12a。所得的结构101在图16中示出。为清楚起见，任意陷落、珍珠链或接缝线在图16以及下面的附图中没有示出。备选地或另外地，绝缘的导电区域12和12a在CMP（化学机械平面化或化学机械抛光）工艺中形成，该工艺去除在沉积导电层12c期间形成的任意陷落。回蚀可以使用掩膜执行且留下导电区域12、12a之间的电连接和/或导电区域12和/或12a的外部连接。这在图16中未示出。 
参考图11至16解释的工艺也可以描述为提供半导体本体40的工艺，该半导体本体40具有主水平表面15以及布置在深沟槽30中的栅电极结构。在垂直剖面中，深沟槽30包括第一水平延伸h1。栅电极结构具有与半导体本体40绝缘的栅电极12。栅电极12的上表面露出。 
此后，在主水平表面15上形成绝缘层81或中间电介质层81，使得该绝缘层覆盖导电区域12、12a。所得的半导体器件101在图17中示出。绝缘层81典型地在CVD工艺中形成且具有约0.2μm至约3μm的厚度。 
此后，蚀刻穿透绝缘层81至少分别到达半导体本体40和主水平表面15的窄沟槽20。在图18中示出的示例性实施例中，导电区域12通过蚀刻窄沟槽20露出。 
根据一个实施例，在所示的垂直剖面图中，窄沟槽20具有比第一水平延伸h1小的第二水平延伸h2。典型地，第二水平延伸h2处于约0.1μm至约2.5μm的范围，更典型地处于约0.3μm至约1.5μm的范围。 
根据一个实施例，深沟槽30延伸到主水平表面15下面第一垂直深度d1，其典型地范围是从约0.5μm至约10μm，且窄沟槽20延伸到比第一垂直深度d1小的第二垂直深度d2。典型地，第二垂直深度d2小于约500nm，更典型地小于300nm。窄沟槽20典型地通过例如使用包含氟离子的等离子体的干法蚀刻形成。干法蚀刻的速度取决于被蚀刻的材料。稍微蚀刻到导电区域12中是无关紧要的。因此，提供宽工艺窗口。 
根据一个实施例，在蚀刻窄沟槽20期间形成另外的窄沟槽28，使得另外的窄沟槽28至少延伸到半导体本体40。在图18中示出的示例性实施例中，第三半导体区域3通过形成窄沟槽28露出。而且，第四半导体区域4可以通过形成窄沟槽28露出。因此，第二半导体区域2、第三半导体区域3和第四半导体区域4可以稍后通过另外的窄沟槽28接触。在另一实施例中，可以通过第三半导体区域3和第四半导体区域4的横向限制提供与第三半导体区域3和第四半导体区域4的接触，而不延伸窄沟槽28到半导体本体40中。 
根据一个实施例，通过沉积过渡金属层，例如钨层或钛层或钽层或钴层，硅化物层31形成为硅化物31，而无需附加掩膜或热工艺。这样做，制备了与体区域2和源极或发射极区域4以及导电区域12的低欧姆接触。 
此后，在与参考图15解释的类似CVD工艺中沉积多晶半导体层。沉积典型地实施为使得沉积的多晶半导体层具有至少第二水平延伸h2的一半的最小垂直厚度。这意味着沉积的多晶半导体层的最小垂直厚度等于或大于在垂直剖面图中窄沟槽20的水平延伸h2的50％。换句话说，沉积的多晶半导体层典型地形成为共形层，使得窄沟槽20和另外的窄沟槽28至少被完全填充。类似于参考图14所解释，取决于工艺条件，可以在沉积共形层以使用多晶硅填充深沟槽期间形成小陷落、小空隙或小空隙的珍珠链。这些结构在最终形成的器件中是可检测的。然而，为清楚起见，没有示出这些结构。此后，沉积的多晶半导体层被无掩膜回蚀和/或实施CMP工艺以在窄沟槽20中形成多晶半导体区域21且在可选的另外的窄沟槽28中的每一个中形成多晶半导体区域29。所得的结构101在图19中说明。多晶半导体区域21和29可以沉积为掺杂多晶半导体区域。备选地或另外地，多晶半导体区域21和29的掺杂可以通过合适数量的掺杂剂的注入和后续的驱入工艺实现。 
关于在窄沟槽20中形成多晶二极管14，在图20中说明稍后的工艺。在图20中示出的示例性实施例中，多晶半导体区域21和29是n型的。通过掩膜7，在窄沟槽20的上部中注入磷离子或砷离子。这通过虚线箭头说明。在后续热工艺之后，在下面的多晶半导体区域21和上面的多晶半导体区域22之间形成水平延伸的pn结。因此，在窄沟槽20中形成垂直多晶二极管14。该结构也可以通过p型和/或n型多晶半导体材料的连续沉积和回蚀获得。典型地，多晶半导体区域21、22和29形成为多晶硅半导体区域。 
根据一个实施例，n型多晶半导体区域21和p型多晶半导体区域22的掺杂浓度选择为使得多晶二极管14形成为齐纳二极管。 
此后，在绝缘层81上沉积第一金属化10且在背面16上形成第二金属化11。所得的结构在图21中示出且取决于第六半导体区域6的导电类型可以操作为具有钳位的栅电极12的MOSFET或具有钳位的栅电极12的IGBT。 
参考图22和23，以垂直剖面图的部分说明根据若干实施例形成半导体器件100的其他工艺。形成半导体器件100的第一工艺类似于参图11至18针对半导体器件101所解释的。此后，窄沟槽20被电介质层7a（例如氧化硅层7a）掩膜，或者使用掩膜7b填充，如虚线7b所示。例如，氧化硅层7a可以通过在约800°C至约1000°C的温度范围中的热氧化以及后续的回蚀形成。这是因为导电区域12的多晶硅上氧化硅的生长速率是第三半导体区域3的单晶硅上的氧化硅的生长速率的大约2至3倍。所得的半导体器件100在图22中说明。 
此后，在另外的沟槽中形成硅化物层31且分别去除电介质层7a和掩膜7b。此后，类似于参考图19所解释，分别在窄沟槽20和另外的窄沟槽28中形成p型多晶硅半导体区域21和29。因此，在多晶硅半导体区域21和导电区域12之间形成多晶二极管14。 
此后，形成与第三半导体区域3和第四半导体区域接触的第一金属化10以及与第六半导体区域6接触的第二金属化11。所得的半导体器件101在图23中说明。半导体器件100可以分别操作为具有钳位的栅电极12的MOSFET和具有钳位的栅电极12的IGBT。 
换句话说，半导体器件100和101形成为使得具有整流结的电流路径通过相应窄沟槽20且在第一金属化10和导电区域12之间形成。因此，导电区域12形成钳位的栅电极12。 
参考图24至28，以垂直剖面图的部分说明根据若干实施例用于形成半导体器件102的另一方法。形成半导体器件102的第一工艺类似于参考图11至16针对半导体器件101所解释的。然而，不是形成第三和第四半导体区域3、4，在这些工艺中例如通过注入和扩散形成第五半导体区域5。第五半导体区域5典型地垂直延伸到深沟槽30、30a下面。所得的半导体器件102在图24中说明。 
此后，在两个深沟槽30和30a之间水平地形成LOCOS区域82。随后，例如通过注入和扩散，在第二半导体区域2中形成p+型第三半导体区域3且靠近深沟槽30在第二半导体区域2中形成n+型第四半导体区域4。所得的半导体器件102在图25中说明。LOCOS区域82从薄电介质8上面垂直延伸到半导体本体40中。在形成LOCSO区域82期间，执行热工艺。因此，第二和第五半导体区域2和5可以通过掺杂剂的向外扩散而进一步生长。这典型地被考虑，但是在图24和25中没有示出。在其他实施例中，在形成第二和/或第三和/或第四和/或第五半导体区域2、3、4和5之前形成LOCOS区域82。因此，避免相应区域的进一步生长。LOCOS区域82甚至可以在形成深沟槽30、30a之前形成。 
此后，例如在CVD工艺中在主水平表面15上形成中间电介质层81。穿透中间电介质层81蚀刻细沟槽20和可选的另外的细沟槽28以露出半导体本体40。这些工艺类似于参考图17和18针对半导体器件101所解释。然而，也穿透LOCOS区域82蚀刻细沟槽20且第五半导体区域5也露出。 
此后，在细沟槽21和另外的细沟槽29的底部上形成作为自对准硅化物的硅化物31。而且，类似于参考图19所解释，在细沟槽21和另外的细沟槽28中形成多晶半导体区域21和多晶半导体区域29。此后，在中间电介质层81上形成结构化掩膜7，使得细沟槽20露出。所得的结构102在图26中说明。 
通过掩膜7，在细沟槽20的上部中注入磷离子或砷离子。这在图27中通过虚线箭头说明。在后续热工艺中，在下面的多晶半导体区域21和上面的多晶半导体区域22之间形成水平延伸的pn结。 
此后，形成与第三半导体区域3和第四半导体区域4接触的第一金属化10以及与第六半导体区域6接触的第二金属化11。所得的半导体结构102在图28中说明且可以操作为具有钳位的场电极12和钳位的体区域5的场效应器件。换句话说，半导体器件102形成为使得具有整流结的电流路径通过细沟槽20且在第一金属化10和导电区域12之间形成以提供钳位的场电极，且使得具有整流结的另一电流路径通过细沟槽20且在第一金属化10和第五半导体区域5之间形成以提供钳位的体区域5。 
参考图29和30，以垂直剖面图的部分说明根据若干实施例用于形成半导体器件107的其他工艺。形成半导体器件107的第一工艺与参考图11至16针对半导体器件101所解释的类似。而且，通过注入形成第五半导体区域5，使得它垂直延伸到深沟槽30、30a下面。 
此后，在主水平表面15上形成中间电介质层81。在图29中示出的示例性实施例中，穿透中间电介质层81和薄电介质层8蚀刻两个窄沟槽20、20a和两个可选的另外的窄沟槽29以露出半导体本体40。这些工艺类似于参图17和18针对半导体器件101所解释。然而，蚀刻窄沟槽20，20露出第五半导体区域5而不是分别露出深沟槽30a、30a中的导电区域12和12a。这在图29中说明。 
此后，如参考图19所解释的类似，在窄沟槽21和另外的窄沟槽28中形成n型多晶半导体区域21和29。因此，在第五半导体区域5和多晶半导体区域21中的每一个之间形成多晶二极管14。 
此后，形成与第三半导体区域3和第四半导体区域4接触的第一金属化10以及与第六半导体区域6接触的第二金属化11。所得的半导体结构102在图28中说明且可以操作为具有钳位的体区域5的场效应器件。 
为了在半导体器件107中形成具有相对正电流方向的一个或两个多晶二极管，典型地在两个窄沟槽20、20a之一或二者中形成两个多晶半导体区域。而且，如参考图28所解释，在形成的两个多晶半导体区域的下部和第五半导体区域5之间形成硅化物层。 
窄沟槽20、20a还可以包括形成为具有交替掺杂类型的多晶半导体区域的叠层的多晶二极管链。这种叠层可以通过若干注入或沉积工艺形成。注意，掺杂剂的扩散在多晶硅中是在单晶硅中的约10倍。因此，通过注入形成多晶二极管链是相对容易和快速的。典型地，在较高温度实施的工艺之后形成多晶二极管以避免或至少最小化掺杂剂从多晶半导体区域到单晶半导体区域的扩散。换句话说，多晶二极管典型地形成为形成金属化10、11之前的最后的结构。 
通过窄沟槽20、20a提供的电流路径的电属性可以不同。例如，通过沟槽20提供的二极管14可以反平行（antiparallel）于通过半导体器件107的沟槽20a提供的二极管14而切换。在另一示例中，仅通过窄沟槽20、20a之一提供电阻。 
钳位的体区域和/或钳位的栅电极和/或钳位的场电极可以通过一个或更多窄沟槽与金属化连接。 
此处解释的方法的共同之处在于，至少穿透布置在半导体本体的主水平表面上的中间电介质层蚀刻窄沟槽。窄沟槽至少被分别蚀刻到半导体本体和主水平表面。这样做，半导体本体的单晶半导体区域和/或布置在沟槽中的栅电极和/或场电极露出。多晶半导体层沉积为使得窄沟槽至少被完全填充，且通过无掩膜回蚀多晶半导体层或化学机械抛光在窄沟槽中形成多晶半导体区域。而且，第一金属沉积在中间电介质层上。实施这些工艺使得至少部分地布置在窄沟槽中的多晶二极管在第一金属化和半导体本体的单晶半导体区域和/或栅电极之间形成。这样做，提供一种简单的方法来形成具有钳位的单晶半导体区域和/或钳位的栅电极的半导体器件。窄沟槽的水平延伸典型地小于深沟槽的水平延伸。由于通过共形沉积在窄沟槽中形成多晶半导体区域，提供具有低材料消耗的集成多晶二极管。 
上述书面说明使用特定实施例来公开包括最佳模式的本发明，且还使得本领域技术人员能够利用本发明。尽管在各个特定实施例的方面描述了本发明，本领域技术人员应当意识到可以使用权利要求的精神和范围内的修改来实践本发明。尤其是，上述实施例的互不排他的特征可以彼此组合。 
鉴于上述范围的变型和应用，应当理解本发明不受上述说明限制，也不受附图限制。而是，本发明仅由下面的权利要求及其合法等价限制。 

Claims (16)

1.一种用于形成场效应功率半导体器件的方法，包括：
提供半导体本体，该半导体本体包括主水平表面和与主表面相邻布置的导电区域，该导电区域被布置在设置在半导体本体中的绝缘深沟槽中，该绝缘深沟槽在垂直剖面中包括比窄沟槽的最大水平延伸大的水平延伸；
在主水平表面上形成绝缘层；
穿透绝缘层蚀刻窄沟槽，使得导电区域的一部分露出，该窄沟槽在给定垂直剖面中包括最大水平延伸；以及
形成包括水平延伸的pn结的垂直多晶二极管结构，其中形成该垂直多晶二极管结构包括：
沉积包括最大水平延伸的至少一半的最小垂直厚度的多晶半导体层；以及
无掩膜回蚀多晶半导体层以在窄沟槽中形成多晶区域。
2.根据权利要求1所述的方法，其中该水平延伸的pn结在多晶区域和导电区域之间形成。
3.根据权利要求1所述的方法，其中该水平延伸的pn结在布置在窄沟槽中的多晶区域中形成。
4.根据权利要求1所述的方法，其中形成多晶二极管结构包括形成齐纳二极管。
5.根据权利要求1所述的方法，其中导电区域延伸到主水平表面。
6.根据权利要求1所述的方法，其中半导体本体包括第一半导体区域、第二半导体区域和在第一半导体区域和第二半导体区域之间形成的pn结，其中绝缘深沟槽在pn结下面垂直延伸到第一半导体区域中，该方法还包括：
在绝缘层上形成第一金属化层；
与形成窄沟槽一起形成另外的窄沟槽；以及
在沉积多晶半导体层和无掩膜回蚀多晶半导体层期间在另外的窄沟槽中形成另外的多晶区域；
使得在第一金属化和导电区域之间形成包括整流结的电路路径，且在第一金属化和第二半导体区域之间形成欧姆电流路径。
7.根据权利要求1所述的方法，还包括在形成垂直多晶二极管结构之前在导电区域的露出部分上形成自对准硅化物。
8.一种用于形成沟槽栅场效应半导体器件的方法，包括：
提供半导体本体，该半导体本体包括主水平表面和栅电极结构，该栅电极结构包括布置在设置在半导体本体中的深沟槽中的导电区域，该深沟槽在给定垂直剖面中包括水平延伸；
在主水平表面上形成绝缘层使得绝缘层覆盖导电区域；
穿透绝缘层蚀刻窄沟槽，使得导电区域的一部分露出，该窄沟槽在垂直剖面中包括比深沟槽的水平延伸小的最大水平延伸；以及
形成包括水平延伸pn结的集成垂直多晶二极管结构，其中形成集成垂直多晶二极管结构包括：
沉积多晶半导体层使得窄沟槽被完全填充；以及
无掩膜回蚀多晶半导体层以在窄沟槽中形成多晶区域。
9.根据权利要求8所述的方法，还包括在绝缘层上形成第一金属化，使得在窄沟槽中通过多晶区域形成包括整流结的电流路径，该电流路径在第一金属化与半导体本体的导电区域和单晶半导体区域至少之一之间形成，该单晶半导体区域邻接深沟槽。
10.根据权利要求8所述的方法，其中在垂直剖面中，该深沟槽延伸到第一垂直深度且该窄沟槽延伸到比第一垂直深度小的第二垂直深度。
11.根据权利要求8所述的方法，还包括在沉积多晶半导体层之前在露出的导电区域上无掩膜沉积过渡金属。
12.一种用于形成半导体器件的方法，包括：
提供半导体本体，该半导体本体包括主水平表面和延伸到主水平表面的第一导电类型的第一半导体区域；
形成第二导电类型的第二半导体区域，使得在第一半导体区域和第二半导体区域之间形成pn结；
形成从主水平表面延伸到半导体本体中的深沟槽；
至少在深沟槽的侧壁上形成绝缘层；
在深沟槽中形成导电区域；
在主水平表面上形成绝缘层；
蚀刻穿透绝缘层至少到达导电区域的窄沟槽；
沉积多晶半导体层，使得窄沟槽被完全填充；以及
在绝缘层上形成第一金属化；
其中深沟槽垂直延伸到pn结下面且其中包括整流结的电流路径在第一金属化和导电区域之间在窄沟槽中通过多晶半导体层形成。
13.根据权利要求12所述的方法，其中，在垂直剖面中，该深沟槽包括水平延伸且该窄沟槽包括比该深沟槽的水平延伸小的水平延伸。
14.根据权利要求12所述的方法，还包括在第一半导体区域中形成第二导电类型的另外的半导体区域，使得包括整流结的另外的电流路径通过窄沟槽且在第一金属化和另外的半导体区域之间形成。
15.一种用于形成半导体器件的方法，包括：
提供半导体本体，该半导体本体包括主水平表面和延伸到主水平表面的第一导电类型的第一半导体区域；
形成第二导电类型的第二半导体区域，使得在第一半导体区域和第二半导体区域之间形成pn结；
形成第二导电类型的另外的半导体区域，使得在第一半导体区域和该另外的半导体区域之间形成另外的pn结；
形成从主水平表面延伸到半导体本体中且在pn结下面垂直延伸的深沟槽；
至少在深沟槽的侧壁上形成绝缘层；
在深沟槽中形成导电区域；
在主水平表面上形成绝缘层，使得绝缘层至少覆盖另外的半导体区域和导电区域；
穿透绝缘层蚀刻窄沟槽，使得另外的半导体区域露出；
沉积多晶半导体层，使得窄沟槽至少被完全填充；
无掩膜回蚀多晶半导体层以在窄沟槽中形成第一多晶区域；以及
在绝缘层上形成第一金属化；
使得包括整流结的电流路径通过窄沟槽且在第一金属化和另外的半导体区域之间形成。
16.根据权利要求15所述的方法，其中在蚀刻窄沟槽期间形成另外的窄沟槽，使得该另外的窄沟槽至少延伸到第二半导体区域，其中在沉积和无掩膜回蚀多晶半导体层期间在该另外的窄沟槽中形成另外的多晶区域，使得在第一金属化和第二半导体区域之间通过该另外的窄沟槽形成欧姆电流路径。
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