IT202000018733A1 - Transistore mos integrato con disabilitazione selettiva delle sue celle - Google Patents

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Description

DESCRIZIONE
Settore tecnico
La presente divulgazione riguarda il settore dei dispositivi integrati. Pi? specificamente, questa divulgazione riguarda transistori MOS.
Sfondo
Lo sfondo della presente divulgazione ? nel seguito introdotto con la discussione di tecniche relative al suo contesto. Comunque, anche quando questa discussione riguarda documenti, atti, manufatti e simili, essa non suggerisce o riconosce che le tecniche discusse fanno parte dell?arte nota o sono conoscenze generali nel settore rilevante per la presente divulgazione.
Dispositivi integrati basati su transistori MOS sono comunemente utilizzati in svariate applicazioni. In particolare, i transistori MOS sono tra i componenti pi? comuni in applicazioni di potenza, in cui sono trattate notevoli quantit? di energia elettrica; in questo caso, i transistori MOS sono progettati per funzionare a tensioni e/o correnti relativamente elevate. I transistori MOS (di potenza) hanno generalmente una struttura cellulare. In particolare, ogni transistore MOS replica una stessa struttura su pi? celle. Le celle comprendono corrispondenti regioni di gate e regioni di source (di base) che sono collegate in parallelo, ad esempio, in forma di strisce alternate. La struttura cellulare fornisce un elevato rapporto perimetro/area delle regioni di source. Ci? consente di ottenere un canale relativamente largo (con ci? aumentando la corrente che pu? essere sostenuta) in un?area relativamente piccola di una piastrina (die) su cui ? integrato il transistore MOS (con ci? riducendo la dimensione del corrispondete circuito integrato).
Le prestazioni dei transistori MOS sono definite da diverse loro caratteristiche. In particolare, una caratteristica molto importante dei transistori MOS ? la loro area operativa sicura (SOA). La SOA di ogni transistore MOS ? definita dalla tensione drain/source Vds e dalla corrente drain/source (Ids) che si prevede il transistore MOS sostenga senza danneggiarsi (con il transistore MOS che non dovrebbe mai essere esposto a condizioni operative al di fuori della sua SOA, anche per un istante).
Diversi fattori limitano la SOA dei transistori MOS. In particolare, in un diagramma che rappresenta la tensione drain/source Vds e la corrente drain/source Ids in scala logaritmica, la SOA ? delimitata da segmenti di bordo sostanzialmente rettilinei. Questi segmenti di bordo sono definiti (in successione per valori crescenti della tensione drain/source Vds) da una limitazione di resistenza di stato accesso, o di uscita, drain/source RDSon (che impatta il transistore MOS operante nella regione lineare o ohmica in cui la tensione drain/source Vds ? sostanzialmente proporzionale alla corrente drain/source Ids), una limitazione di drain/source Ids (determinata dal suo valore massimo), una limitazione termica (determinata da una massima dissipazione di calore), una limitazione di rottura secondaria (determinata da un?esplosione (runaway) termica che impatta il transistore MOS quando opera in una modalit? lineare in cui la corrente drain/source Ids ? proporzionale a piccole variazioni della sua tensione gate/source Vgs) e una limitazione di tensione drain/source Vds (determinata dal suo valore massimo).
Una tecnica per estendere la SOA di un transistore MOS (con una struttura cellulare) prevede di rimuovere le regioni di source in alcune celle (come una ogni due). In questo modo, risultanti regioni fittizie della piastrina in cui le regioni di source sono rimosse sono inattive durante il funzionamento del transistore MOS e quindi non generano calore. Inoltre, le regioni fittizie fungono da dissipatore di calore per il resto del transistore MOS. Pertanto, il calore generato dal transistore MOS (attorno alle restanti regioni di source) ? in parte dissipato dalle regioni fittizie, con ci? limitando il riscaldamento del transistore MOS.
Tuttavia, le regioni fittizie riducono il numero delle regioni di source del transistore MOS, e quindi aumentano di conseguenza la sua resistenza di stato accesso drain/source RDSon. Infatti, la resistenza di stato accesso drain/source RDSon ? data da diversi contributi lungo un percorso della corrente drain/source Ids da un terminale di drain a un terminale di source del transistore MOS; in particolare, questi contributi comprendono una resistenza delle regioni di source. Poich? le regioni di source sono collegate in parallelo, minore ? il numero di regioni di source, maggiore ? la loro resistenza totale.
L'aumento della resistenza di stato accesso drain/source RDSon aumenta di conseguenza la corrispondente limitazione nella SOA del transistore MOS. Pertanto, ci? influisce negativamente sulle prestazioni del transistore MOS, specialmente quando esso opera nella regione lineare.
Sommario
Un sommario semplificato della presente divulgazione ? qui presentato al fine di fornire una comprensione di base della stessa; tuttavia, il solo scopo di questo sommario ? di introdurre alcuni concetti della divulgazione in forma semplificata come preludio alla sua seguente descrizione pi? dettagliata, e non ? da interpretare come un?identificazione dei suoi elementi chiave n? come una delimitazione del suo ambito.
In termini generali, la presente divulgazione ? basata sull?idea di disabilitare selettivamente le celle.
In particolare, un aspetto fornisce un dispositivo integrato che comprende almeno un transistore MOS avente una pluralit? di celle. In ciascuna di una o pi? delle celle ? prevista una struttura di disabilitazione; la struttura di disabilitazione ? configurata per essere in una condizione non-conduttiva quando il transistore MOS ? acceso in risposta a una tensione di controllo compresa tra una tensione di soglia del transistore MOS e una tensione di intervento della struttura di disabilitazione, o per essere in una condizione conduttiva altrimenti.
Un ulteriore aspetto fornisce un sistema comprendente almeno un dispositivo integrato come sopra.
Un ulteriore aspetto fornisce un corrispondente processo per fabbricare questo dispositivo integrato.
Pi? specificamente, uno o pi? aspetti della presente divulgazione sono esposti nelle rivendicazioni indipendenti e caratteristiche vantaggiose della stessa sono esposte nelle rivendicazioni dipendenti, con il testo di tutte le rivendicazioni che ? incorporato nella presente alla lettera per riferimento (con qualsiasi caratteristica vantaggiosa fornita con riferimento a ogni specifico aspetto che si applica mutatis mutandis a ogni altro aspetto).
Breve descrizione dei disegni
La soluzione della presente divulgazione, come pure ulteriori caratteristiche e i vantaggi della stessa, sar? meglio compresa con riferimento alla seguente sua descrizione dettagliata, fornita puramente a titolo indicativo e non limitativo, da leggersi congiuntamente alle figure allegate (in cui, per semplicit?, elementi corrispondenti sono indicati con riferimenti uguali o simili e la loro spiegazione non ? ripetuta, e il nome di ogni entit? ? in generale usato per denotare sia il suo tipo sia suoi attributi, quali valore, contenuto e rappresentazione). A tale riguardo, ? espressamente inteso che le figure non sono necessariamente in scala (con alcuni particolari che possono essere esagerati e/o semplificati) e che, a meno di indicazione contraria, esse sono semplicemente utilizzate per illustrare concettualmente le strutture e le procedure qui descritte. In particolare: FIG.1 mostra una rappresentazione illustrativa parziale in sezione di un dispositivo integrato in accordo con una forma di realizzazione della presente divulgazione,
FIG.2 mostra un circuito equivalente di un transistore MOS in accordo con una forma di realizzazione della presente divulgazione,
FIG.3A-FIG.3K mostrano i passi principali di un processo di fabbricazione del dispositivo integrato in accordo con una forma di realizzazione della presente divulgazione, e
FIG.4 mostra uno schema a blocchi di principio di un sistema che incorpora il dispositivo integrato in accordo con una forma di realizzazione della presente divulgazione.
Descrizione dettagliata
Con riferimento in particolare alla FIG.1, ? mostrata una rappresentazione illustrativa parziale in sezione di un dispositivo integrato 100 in accordo con una forma di realizzazione della presente divulgazione.
Il dispositivo integrato 100 comprende un transistore MOS 105 (o pi?). Il transistore MOS 105 ? di tipo a doppia diffusione (DMOS) e ha una struttura verticale basata su gate a trincea, ad esempio, con una forma a U (UMOS). Il transistore MOS 105 implementa un componente di potenza, il quale ? progettato per gestire potenza elettrica relativamente elevata (ad esempio, dell'ordine di oltre 10 W), come funzionante a corrispondenti correnti e/o tensioni relativamente elevate (ad esempio, dell?ordine superiore a 10 A e 10 V, rispettivamente).
Il transistore MOS 105 ? integrato su un corpo semiconduttore, come una piastrina 110 di materiale semiconduttore, ad esempio, silicio (cos? da definire un corrispondente chip). Come usuale, le concentrazioni di impurit? (o drogante) di tipo N e P del materiale semiconduttore sono denotate aggiungendo il segno o il segno - alle lettere N e P per indicare una concentrazione alta o bassa di impurit?, rispettivamente, oppure il segno + o il segno -- per indicare una concentrazione molto alta o molto bassa, rispettivamente, di impurit?; le lettere N e P senza l'aggiunta di alcun segno o - denotano concentrazioni di valore intermedio. La piastrina 110 comprende un substrato 115 di tipo N++ (molto pi? spesso in realt?), sul quale ? disposto un (sottile) strato epitassiale 120 di tipo N. Una superficie principale libera dello strato epitassiale 120 definisce una superficie frontale 125f della piastrina 110, mentre una superficie principale libera del substrato 115 definisce una superfice posteriore 125b della piastrina 110 (opposte tra loro).
Il transistore MOS 105 comprende i seguenti componenti. Una regione di drain di tipo N++ ? definita dal substrato 115 (estendentesi nella piastrina 110 dalla superficie posteriore 125b). Una regione di body 130 di tipo P si estende nello strato epitassiale 120 della piastrina 110 dalla superficie frontale 125f, in modo da rimanere separata dalla regione di drain 115. Il transistore MOS 105 ha una struttura cellulare, con una stessa struttura replicata in una pluralit? di celle (come 100-1.000). In particolare, ciascuna cella comprende i seguenti componenti. Una regione di source 135 di tipo N+ si estende nella regione di body 130 dalla superficie frontale 125f. Una trincea di gate 140 si estende nella regione di body 130 e quindi nello strato epitassiale 120 della piastrina 110 dalla superficie frontale 125f. La trincea di gate 140 ? rivestita con uno strato isolante di gate 145 (relativamente sottile) di materiale (elettricamente) isolante (ad esempio, ossido di silicio). La trincea di gate (rivestita) 140 ? riempita con un elemento di gate 150 di materiale (elettricamente) conduttivo, come polisilicio drogato di tipo N+. Il transistore MOS ha un'architettura interdigitata; in particolare, in pianta (sulla superficie frontale 125f) le regioni di source 135 e gli elementi di gate 150 hanno una forma allungata (strisce) e sono disposti paralleli, alternati tra loro (come dita di mani incrociate). Un contatto di drain 155 di materiale (elettricamente) conduttivo (ad esempio, metallo) contatta la regione di drain 115 sulla superficie posteriore 125b. Uno strato protettivo 160 di materiale (elettricamente) isolante (ad esempio, biossido di silicio) ricopre la superficie frontale 125f (parzialmente rimosso nella figura per chiarezza). Un contatto di source 165 di materiale (elettricamente) conduttivo (ad esempio, metallo) contatta tutte le regioni di source 135 e la regione di body 130 attraverso lo strato protettivo 160. Un contatto di gate 170 di materiale (elettricamente) conduttivo (ad esempio, metallo) contatta tutte le regioni di source 135 attraverso lo strato protettivo 160.
Come usuale, il transistore MOS 105 pu? operare in tre differenti regioni della sua caratteristica secondo le tensioni ai suoi terminali (definiti dal contatto di drain 155, dal contatto di source 165 e dal contatto di gate 170). In particolare, in una regione di spegnimento (cutoff) o sottosoglia una tensione gate/source (di controllo) Vgs ? inferiore a una tensione di soglia Vth del transistore MOS 105 (ad esempio 1-2 V); in questa condizione, il transistore MOS 105 ? spento (con nessuna corrente drain/source Ids che scorre attraverso di esso). In una regione lineare o ohmica la tensione gate/source Vgs ? superiore alla tensione di soglia Vth e una tensione drain/source Vds ? strettamente inferiore a una tensione di overdrive Vov=Vgs-Vth (Vds<Vgs-Vth); in questa condizione il transistore MOS 105 ? acceso e la tensione drain/source Vds ? sostanzialmente proporzionale alla corrente drain/source Ids. In una regione di saturazione o attiva la tensione gate/source Vgs ? ancora superiore alla tensione di soglia Vth ma la tensione drain/source Vds ? superiore alla tensione di overdrive (Vds?Vgs-Vth); in questa condizione, il transistore MOS 105 ? ancora acceso ma ora la corrente drain/source Ids ? sostanzialmente costante (indipendentemente dalla tensione drain/source Vds).
Nella soluzione in accordo con una forma di realizzazione della presente divulgazione, come descritto in dettaglio nel seguito, una o pi? celle selezionate ulteriormente comprendono corrispondenti strutture di disabilitazione che sono in grado di disabilitarsi selettivamente. In particolare, ogni struttura di disabilitazione ? interposta tra una porzione dell'elemento di gate 150 accoppiata al contatto di gate 170 e un'altra porzione dell'elemento di gate 150 disaccoppiata dal contatto di gate 170. La struttura di disabilitazione ha una tensione di intervento che ? maggiore della tensione di soglia Vth (ad esempio, uguale a 1,5-3 volte). La struttura di disabilitazione ? configurata per essere in una condizione non-conduttiva quando il transistore MOS ? acceso in risposta alla tensione gate/source Vgs compresa tra la tensione di soglia Vth e la tensione di intervento, e per essere in una condizione conduttiva altrimenti.
Pertanto, quando la tensione gate/source Vgs ? leggermente superiore alla tensione di soglia Vth, le strutture di disabilitazione sono nella condizione nonconduttiva; tipicamente, ci? accade quando il transistore MOS 105 opera nella regione di saturazione (poich? Vgs?Vth+Vds). In questa condizione, una tensione nulla ? applicata tra i corrispondenti elementi di gate (selezionati) 150 e le regioni di source 135. Le celle selezionate sono quindi inattive e non generano calore, agendo ulteriormente come un dissipatore di calore per il resto del transistore MOS 105. Pertanto, il calore generato dal transistore MOS (attorno alle regioni di source 135 delle altre celle) ? in parte dissipato dalle celle selezionate, con ci? limitando il riscaldamento del transistore MOS 105.
Al contrario, quando la tensione gate/source Vgs ? molto superiore alla tensione di soglia Vth le strutture di disabilitazione sono nella condizione conduttiva; tipicamente, ci? accade quando il transistore MOS 105 opera nella regione lineare (poich? Vgs>Vth+Vds). In questa condizione, le strutture di disabilitazione sono sostanzialmente trasparenti al funzionamento del transistore MOS 105; in particolare, tutte le celle sono attive con tutte le regioni di source 135 che contribuiscono alla resistenza di stato acceso drain/source RDSon, la quale non ? quindi impattata negativamente.
Infine, quando la tensione gate/source Vgs ? inferiore alla tensione di soglia Vth, le strutture di disabilitazione sono nuovamente nella condizione conduttiva; ci? accade quando il transistore MOS 105 opera nella regione di spegnimento. Anche in questa condizione, le strutture di disabilitazione sono sostanzialmente trasparenti al funzionamento del transistore MOS 105.
Pertanto, la soluzione sopra descritta consente di disabilitare selettivamente le celle selezionate in modo dinamico, in funzione della condizione di funzionamento corrente del transistore MOS. In particolare, le celle selezionate sono inattive quando il transistore MOS opera a tensione drain/source Vds relativamente alta (come tipico della regione di saturazione). In questa condizione, ? vantaggioso limitare il riscaldamento del transistore MOS (poich? esso impatta principalmente la corrispondente porzione della SOA); in questa condizione, il conseguente aumento della resistenza di stato accesso di drain/source RDSon ? sostanzialmente irrilevante (in quanto la corrente drain/source Ids ? praticamente costante). Al contrario, tutte le celle sono attive quando il transistore MOS opera a tensione drain/source Vds relativamente bassa (come tipico della regione lineare, fino a zero nella regione di spegnimento). In questa condizione ? vantaggioso mantenere bassa la resistenza di stato acceso drain/source RDS (poich? essa impatta principalmente la corrispondente porzione della SOA); in questa condizione, la mancata limitazione del riscaldamento ? sostanzialmente irrilevante (poich? il transistore MOS genera una quantit? di calore relativamente bassa).
In particolare, nella specifica forma di realizzazione mostrata nella figura, l'elemento di gate 150 di ciascuna cella selezionata comprende i seguenti componenti aggiuntivi. Una regione di separazione 175 di tipo P+ (ad esempio, anche essa di polisilicio drogato) si estende nell'elemento di gate 150 dalla superficie frontale 125f fino a raggiungere lo strato isolante 145; in pianta (sulla superficie frontale 125f) la regione di separazione 175 attraversa completamente l'elemento di gate 150 trasversalmente (in prossimit? del contatto di gate 170). Di conseguenza, la regione di separazione 175 separa l'elemento di gate 150 in due parti, denotate come porzione di gate (accoppiata) 150c e porzione di gate (disaccoppiata) 150u. La porzione di gate 150c ? prossimale al contatto di gate 170, in modo da essere ancora accoppiata con esso; la porzione di gate 150u ? distale dal contatto di gate 170 e quindi disaccoppiata da esso (e in particolare in un'area della piastrina 110 in cui si forma il canale del transistore MOS 105 in funzionamento). Corrispondenti giunzioni PN sono quindi create tra la regione di separazione 175 e la porzione di gate 150c e tra la regione di separazione 175 e la porzione di gate 150u. Un contatto di ponte 180 di materiale (elettricamente) conduttivo (ad esempio, metallo) contatta sia la regione di separazione 175 sia la porzione di gate 150u (con il contatto di ponte 180 che ? lasciato flottante).
Con riferimento ora alla FIG.2 insieme alla FIG.1, ? mostrato un circuito equivalente del transistore MOS 105 in accordo con una forma di realizzazione della presente divulgazione.
Il transistore MOS 105 comprende una pluralit? di transistori MOS di base Mi definiti dalle sue celle, con i = 1? N dove N ? il numero delle celle (quattro mostrate nella figura). In particolare, ogni transistore MOS di base Mi ha un drain (formato da una corrispondente porzione della regione di drain 115), un source (formato dalla corrispondente regione di source 135) e una gate (formata dal corrispondente elemento di gate 150), con un body (formato da una corrispondente porzione della regione di body 130) che ? cortocircuitato al source (tramite il contatto di source 165). Un resistore di gate Rgi connesso al gate di ciascun transistore MOS di base Mi rappresenta una resistenza dell'elemento di gate 150 tra il contatto di gate 170 e l'area della piastrina 110 in cui si forma il canale del transistore MOS 105 in funzionamento.
Nella soluzione in accordo con una forma di realizzazione della presente divulgazione, nel transistore MOS di base Ms di ciascuna cella selezionata, con s=1,3 nell'esempio in questione, un diodo Dds (formato dalla giunzione PN tra la regione di separazione 175 e la porzione di gate 150u) e un diodo Dps (formato dalla giunzione PN tra la regione di separazione 175 e la porzione di gate 150c) sono connessi in anti-serie al resistore di gate Rgs; in particolare, l'anodo del diodo Dds ? connesso all'anodo del diodo Dps (regione di separazione comune 175), e il catodo del diodo Dds ? connesso al resistore di gate Rgs (porzione di gate 150u che contribuisce principalmente ad esso). Inoltre, il diodo Dds ha i suoi anodo e catodo che sono cortocircuitati (tramite il contatto di ponte 180). Il diodo Dps ha una tensione di rottura (inversa) Vbk (definita dalla tensione minima che fa condurre il diodo Dps in modo apprezzabile quando polarizzato inversamente) strettamente superiore alla tensione di soglia Vth (ad esempio, 2-4 V), la quale tensione di rottura Vbk definisce la tensione di intervento della struttura di disabilitazione.
I transistori MOS di base Mi sono connessi sostanzialmente in parallelo (a parte i diodi Dds, Dps ove presenti) per formare l'intero transistore MOS 105. In particolare, il transistore MOS 105 ha un terminale di drain D (formato dal contatto di drain 155), un terminale di source S (formato dal contatto di source 165) e un terminale di gate G (formato dal contatto di gate 170). Il terminale di drain D ? connesso ai drain di tutti i transistori MOS di base Mi (regione di drain 115). Il terminale di source S ? connesso ai source di tutti i transistori MOS di base Mi (corrispondenti regioni di source 135). Il terminale di gate G ? accoppiato con le gate di tutti i transistori MOS di base Mi (corrispondenti elementi di gate 150). In particolare, nel transistore MOS di base Mu di ciascuna cella non selezionata, con u=2,4 nell'esempio in questione, il terminale di gate G ? connesso alla gate tramite il resistore di gate Rgu; nel transistore MOS di base Ms di ciascuna cella selezionata, invece, il terminale di gate G ? collegato al catodo del diodo Dps (porzione di gate 150c, trascurando la sua resistenza), e quindi alla gate tramite il diodo Dps e il resistore di gate Rgs (essendo il diodo Dds cortocircuitato).
Quando la tensione gate/source Vgs ? superiore alla tensione di soglia Vth ma inferiore alla tensione di rottura Vbk (come tipico della regione di saturazione), i diodi Dps sono polarizzati inversamente e quindi non-conduttivi. Pertanto, solo i transistori MOS di base Mu ricevono la tensione gate/source Vgs e quindi sono accesi, mentre i transistori MOS di base Ms hanno le loro gate flottanti e quindi sono spenti.
Al contrario, quando la tensione gate/source Vgs ? maggiore della tensione di rottura Vbk (tipica della regione lineare), i diodi Dps diventano conduttivi (inversamente) a causa della loro rottura elettrica. Pertanto, tutti i transistori MOS di base Mu,Ms ricevono la tensione gate/source Vgs e quindi sono accesi.
Infine, quando la tensione gate/source Vgs ? inferiore alla tensione di soglia Vth (regione di spegnimento), i diodi Dps sono polarizzati direttamente e quindi conduttivi. Pertanto, tutti i transistori MOS di base Mu,Ms ricevono la tensione gate/source Vgs e sono spenti.
L'implementazione sopra descritta ? molto semplice, ma allo stesso tempo efficace. Inoltre, essa consente di ottenere il risultato desiderato con un impatto limitato sulla struttura del transistore MOS 105.
Con riferimento ora alle FIG.3A-FIG.3K, sono mostrate i passi principali di un processo di fabbricazione del dispositivo integrato in accordo con una forma di realizzazione della presente divulgazione.
Partendo dalla FIG.3A, come usuale il processo di fabbricazione ? realizzato a livello di una fetta (wafer) 305 di materiale semiconduttore, sulla quale la stessa struttura ? integrata contemporaneamente in un gran numero di sue aree identiche (solo una considerata nel seguito per semplicit?). Il wafer 305 comprende un substrato di tipo N++, il quale former? il substrato dei dispositivi integrati e quindi ? indicato con lo stesso riferimento 115. Uno strato epitassiale di tipo N, il quale former? lo strato epitassiale dei dispositivi integrati e quindi ? indicato con lo stesso riferimento 120, ? cresciuto termicamente sul substrato 115. Una maschera 310 per le trincee di gate ? formata su una superficie principale libera dello strato epitassiale 120, la quale former? la superficie frontale dei dispositivi integrati e quindi ? indicata con lo stesso riferimento 125f; ad esempio, la maschera 310 ? ottenuta crescendo uno strato (relativamente spesso) di ossido di silicio con un passo di ossidazione termica e quindi attaccandolo attraverso uno strato di fotoresist opportunamente definito con tecniche fotolitografiche (quindi rimosso). Il wafer 305 ? quindi attaccato attraverso la maschera 310 (ad esempio, con un passo di attacco a secco) per formare le trincee di gate 140.
Passando alla FIG.3B, la maschera (di ossido) ? rimossa. Uno strato (relativamente sottile) di ossido di silicio 315 ? cresciuto con un passo di ossidazione termica sul wafer 305, ossia, la superficie frontale 125f e una superficie esposta delle trincee di gate 140; in particolare, la porzione dello strato di ossido di silicio 315 che riveste le trincee di gate 140 definisce i loro strati isolanti di gate 145.
Passando alla FIG.3C, uno strato di polisilicio drogato 320 di tipo N+ ? depositato sul wafer 305, ossia, lo strato di ossido di silicio 315, in modo da riempire le trincee di gate (rivestite) 140 e da coprire la superficie frontale (rivestita) 125f.
Passando alla FIG.3D, il wafer 305 ? planarizzato (ad esempio, con un passo di lisciatura chimico meccanica, CMP) per rimuovere un eccesso dello strato di polisilicio drogato dallo strato di ossido di silicio 315 sulla superficie frontale 125f. L'operazione lascia le trincee di gate 140 (rivestite con gli strati isolanti di gate 145) riempite con il (rimanente) polisilicio drogato, sul quale si formano corrispondenti strati (sottili) di ossido di silicio 325, in modo da ottenere gli elementi di gate 150.
Passando alla FIG.3E, nella soluzione in accordo con una forma di realizzazione della presente divulgazione una maschera 330 per le regioni di separazione ? formata sul wafer 305, ossia, gli strati di ossido di silicio 315,325; ad esempio, la maschera 330 ? ottenuta depositando uno strato di fotoresist e successivamente definendolo con tecniche fotolitografiche. Il wafer 305 ? attaccato attraverso la maschera 330 (ad esempio, con un passo di attacco a secco) per formare trincee di separazione 335 corrispondenti alle regioni di separazione.
Passando alla FIG.3F, la maschera (di fotoresist) ? rimossa. Uno strato di polisilicio drogato 340 di tipo P+ ? depositato sul wafer 305, ossia, gli strati di ossido di silicio 315,325, in modo da riempire le trincee di separazione 335 e coprire la superficie frontale (rivestita) 125f.
Passando alla FIG.3G, il wafer 305 ? planarizzato (ad esempio, con un passo CMP) per rimuovere un eccesso di polisilicio drogato dagli strati di ossido di silicio 315,325 sulla superficie frontale 125f. L'operazione lascia le trincee di separazione 335 riempite con il (rimanente) polisilicio drogato, sul quale si formano corrispondenti strati (sottili) di ossido di silicio 345, in modo da ottenere le regioni di separazione 175.
Passando alla FIG.3H, la regione di body 130 di tipo P e le regioni di source 135 di tipo N+ sono formate come usuale. Ad esempio, non mostrato nella figura, la regione di body 30 ? formata con un passo di impiantazione ionica attraverso una maschera di fotoresist (quindi rimossa), seguito da un passo di diffusione termica; analogamente, le regioni di source 135 sono formate con un passo di impiantazione ionica attraverso un'altra maschera di fotoresist (quindi rimossa), seguito da un passo di diffusione termica.
Passando alla FIG.3I, uno strato (relativamente spesso) di ossido di silicio 350 ? cresciuto con un passo di ossidazione termica sul wafer 305, ossia, gli strati di ossido di silicio 315,325 (che insieme definiscono lo strato protettivo 160). Finestre di source 355 per il contatto di source, finestre di gate 360 per il contatto di gate e finestre di ponte 365 per i contatti di ponte sono aperte nello strato protettivo 160 attaccandolo attraverso una maschera di fotoresist, quindi rimossa (non mostrata nella figura).
Passando alla FIG.3J, uno strato di metallo 370 (ad esempio, tungsteno) ? depositato sul wafer 305, ossia, lo strato protettivo 160, in modo da riempire le finestre di source 355, le finestre di gate 360 e le finestre di ponte 365, e di coprire la superficie frontale (rivestita) 125f.
Passando alla FIG.3K, il wafer 305 ? planarizzato (ad esempio, con un passo CMP) per rimuovere un eccesso di metallo dallo strato protettivo 160 sulla superficie frontale 125f. L'operazione lascia corrispondenti prese di source 375 nelle finestre di source 355, prese di gate 380 nelle finestre di gate 360 e prese di ponte 385 nelle finestre di ponte 365. A questo punto, non mostrato nella figura, uno strato di metallo (ad esempio, rame) ? depositato sul wafer 305, ossia, lo strato protettivo 160, le prese di source 375, le prese di gate 380 e le prese di ponte 385. Lo strato di metallo ? attaccato attraverso una maschera di fotoresist, quindi rimossa, in modo da definire una barra e corrispondenti strisce a contatto con le prese di source 375 (che formano il contatto di source), una barra e corrispondenti strisce a contatto con le prese di gate 380 (che formano il contatto di gate), e corrispondenti piazzole a contatto con le prese di ponte 385 (che formano i contatti di ponte), con ci? ottenendo la struttura mostrata in FIG.1.
L'implementazione sopra descritta consente di ottenere il risultato desiderato con un numero limitato di passi di processo aggiuntivi (e quindi con limitati costi aggiunti).
Con riferimento ora alla FIG.4, ? mostrato uno schema a blocchi di principio di un sistema 400 che incorpora il dispositivo integrato in accordo con una forma di realizzazione della presente divulgazione.
Il sistema 400 (ad esempio, un'unit? di controllo per applicazioni automobilistiche) comprende diversi componenti che sono connessi tra loro attraverso una struttura a bus 405 (con uno o pi? livelli). In particolare, uno o pi? microprocessori (?P) 410 forniscono una capacit? logica del sistema 400; una memoria non-volatile (ROM) 415 memorizza codice di base per un avvio (bootstrap) del sistema 400 e una memoria volatile (RAM) 420 ? utilizzata come memoria di lavoro dai microprocessori 410. Il sistema ha una memoria di massa 425 per memorizzare programmi e dati (ad esempio, una E<2>PROM flash). Inoltre, il sistema 400 comprende svariati controllori di unit? periferiche, o di ingresso/uscita (I/O), 430 (ad esempio una WNIC Wi-Fi, un ricetrasmettitore Bluetooth, un ricevitore GPS, un accelerometro, un giroscopio e cos? via). In particolare, una o pi? delle periferiche 430 ciascuna comprende una microstruttura (elettromeccanica) 435 (ad esempio, uno o pi? sensori/attuatori) e il dispositivo integrato 100 per controllare la micro-struttura 435.
Modifiche
Naturalmente, al fine di soddisfare esigenze contingenti e specifiche, una persona esperta del ramo potr? apportare numerose modifiche e varianti logiche e/o fisiche alla presente divulgazione. Pi? specificamente, sebbene tale divulgazione sia stata descritta con un certo livello di dettaglio con riferimento a una o pi? sue forme di realizzazione, resta inteso che varie omissioni, sostituzioni e cambiamenti nella forma e nei dettagli cos? come altre forme di realizzazione sono possibili. In particolare, diverse forme di realizzazione della presente divulgazione possono essere messe in pratica anche senza gli specifici dettagli (come i valori numerici) esposti nella precedente descrizione per fornire una loro pi? completa comprensione; al contrario, caratteristiche ben note possono essere state omesse o semplificate al fine di non oscurare la descrizione con particolari non necessari. Inoltre, ? espressamente inteso che specifici elementi e/o passi di metodo descritti in relazione a ogni forma di realizzazione della presente divulgazione possono essere incorporati in qualsiasi altra forma di realizzazione come una normale scelta di progetto. Inoltre, elementi presentati in uno stesso gruppo e diverse forme di realizzazione, esempi o alternative non vanno interpretati come equivalenti de facto l?uno dell?altro (ma sono entit? separate e autonome). In ogni caso, qualsiasi valore numerico dovrebbe essere letto come modificato in accordo con le tolleranze applicabili; in particolare, a meno di diversa indicazione, i termini "sostanzialmente", "circa" "approssimativamente" e simili vanno intesi come entro il 10%, preferibilmente 5% e ancora pi? preferibilmente 1%. Inoltre, ogni intervallo di valori numerici dovrebbe essere inteso come espressamente specificare qualsiasi numero possibile lungo il continuum all'interno dell?intervallo (compresi i suoi estremi). Qualificatori ordinali o altro sono usati meramente come etichette per distinguere elementi con lo stesso nome ma non connotano per s? stessi alcuna priorit?, precedenza od ordine. I termini includere, comprendere, avere, contenere, comportare e simili dovrebbero essere intesi con un significato aperto e non esaustivo (ossia, non limitato agli elementi recitati), i termini basato su, dipendente da, in accordo con, secondo, in funzione di e simili dovrebbero essere intesi con un rapporto non esclusivo (ossia, con eventuali ulteriori variabili coinvolte), il termine uno/una dovrebbe essere inteso come uno o pi? elementi (a meno di espressa indicazione contraria), e il termine mezzi per (o qualsiasi formulazione funzionale) dovrebbe essere inteso come qualsiasi struttura adatta o configurata per eseguire la funzione rilevante.
Ad esempio, una forma di realizzazione fornisce un dispositivo integrato. Comunque, il dispositivo integrato pu? essere di qualsiasi tipo (ad esempio, sotto forma di wafer grezzo, come una piastrina nuda, in un contenitore (package) e cos? via).
In una forma di realizzazione, il dispositivo integrato comprende almeno un transistore MOS. Comunque, il dispositivo integrato pu? comprendere qualsiasi numero e tipo di transistori MOS (ad esempio, NMOS, PMOS, di tipo di potenza, di tipo di segnale, di tipo misto, funzionanti a qualsiasi corrente/tensione e cos? via).
In una forma di realizzazione, il transistore MOS ? integrato su una piastrina di materiale semiconduttore. Comunque, la piastrina pu? essere di qualsiasi tipo (ad esempio, uno strato epitassiale cresciuto su un substrato, un substrato monocristallino, un SOI e cos? via) e di qualsiasi materiale semiconduttore (ad esempio, silicio, germanio, con qualsiasi tipo e concentrazione di dopanti e cos? via).
In una forma di realizzazione, il transistore MOS comprende una pluralit? di celle. Comunque, le celle possono essere in qualsiasi numero e di qualsiasi tipo (ad esempio, strisce, blocchi, interdigitate, in una matrice e cos? via).
In una forma di realizzazione, ciascuna cella comprende una regione di source di materiale semiconduttore. Comunque, la regione di source pu? essere di qualsiasi forma, dimensione, profondit? e tipo (ad esempio, N, P, con qualsiasi tipo e concentrazione di droganti e cos? via).
In una forma di realizzazione, ciascuna cella comprende un elemento di gate di materiale elettricamente conduttivo. Comunque, l'elemento di gate pu? essere di qualsiasi forma, dimensione e tipo (ad esempio, sepolto con qualsiasi profondit?, superficiale, di polisilicio, metallo e cos? via).
In una forma di realizzazione, ciascuna cella comprende uno strato isolante di gate di materiale elettricamente isolante che isola l'elemento di gate dal materiale semiconduttore della piastrina. Comunque, lo strato isolante di gate pu? essere di qualsiasi spessore, estensione e tipo (ad esempio, un singolo strato che si estende attraverso tutti gli elementi di gate, porzioni separate per ciascun elemento di gate o gruppo di essi, di ossido di silicio, nitruro di silicio, TEOS e cos? via).
In una forma di realizzazione, il transistore MOS comprende un contatto di source accoppiato con le regioni di source. Comunque, il contatto di source pu? essere di qualsiasi tipo (ad esempio, di metallo, polisilicio drogato e cos? via) e pu? essere accoppiato con le regioni di source in qualsiasi modo (ad esempio, tramite corrispondenti prese sepolte, superficialmente, accoppiato anche con l'eventuale regione di body o meno, e cos? via).
In una forma di realizzazione, il transistore MOS comprende un contatto di gate accoppiato con gli elementi di gate. Comunque, il contatto di gate pu? essere di qualsiasi tipo e pu? essere accoppiato con gli elementi di gate in qualsiasi modo (uguale o diverso rispetto al contatto di source).
In una forma di realizzazione, una o pi? celle selezionate sono differenziate tra le celle. Comunque, le celle selezionate possono essere in qualsiasi numero e disposte in qualsiasi modo (ad esempio, alternate alle altre celle non-selezionate, una ogni due o pi? celle non-selezionate, distribuite uniformemente, pi? concentrate in alcune aree e cos? via).
In una forma di realizzazione, ciascuna cella selezionata comprende una struttura di disabilitazione interposta tra una porzione di gate accoppiata dell'elemento di gate accoppiata con il contatto di gate e una porzione di gate disaccoppiata dell'elemento di gate disaccoppiata dal contatto di gate. Comunque, la struttura di disabilitazione pu? essere di qualsiasi tipo (ad esempio, due diodi in anti-serie, un singolo diodo, un transistore, un contatto di disabilitazione aggiuntivo accoppiato con l'elemento di gate e cos? via) e pu? essere disposta in qualsiasi posizione tra la porzione di gate accoppiata e la porzione di gate disaccoppiata (ad esempio, nel mezzo, prossimale al contatto di gate, prossimale alla regione di source e cos? via).
In una forma di realizzazione, la struttura di disabilitazione ha una tensione di intervento maggiore di una tensione di soglia del transistore MOS. Comunque, la tensione di intervento e la tensione di soglia possono avere qualsiasi valore (in termini assoluti o relativi tra loro); inoltre, la tensione di intervento pu? essere definita in qualsiasi modo (ad esempio, da una tensione di rottura inversa, una tensione di soglia, una tensione di polarizzazione esterna e cos? via).
In una forma di realizzazione, la struttura di disabilitazione ? configurata per essere in una condizione non-conduttiva quando il transistore MOS ? acceso in risposta a una tensione di controllo (applicata tra il contatto di gate e il contatto di source) compresa tra la tensione di soglia e la tensione di intervento, o per essere in una condizione conduttiva altrimenti. Comunque, questo risultato pu? essere ottenuto in diversi modi (ad esempio, con un diodo/transistore che ? conduttivo solo quando polarizzato direttamente o polarizzato inversamente in rottura inversa in risposta alla tensione di controllo inferiore alla tensione di soglia o superiore alla tensione di intervento, rispettivamente, o viceversa, con la tensione di controllo che raggiunge la porzione di gate disaccoppiata solo quando supera la tensione di polarizzazione applicata al contatto di disabilitazione, e cos? via).
Ulteriori forme di realizzazione forniscono caratteristiche vantaggiose aggiuntive, le quali possono comunque essere del tutto omesse in una implementazione di base.
In particolare, in una forma di realizzazione in ciascuna delle celle selezionate la struttura di disabilitazione comprende un diodo avente una tensione di rottura inversa che definisce la tensione di intervento. Comunque, il diodo pu? essere di qualsiasi tipo (ad esempio, un diodo a valanga, un diodo Zener e cos? via).
In una forma di realizzazione, il diodo ? configurato per essere polarizzato inversamente quando il transistore MOS ? acceso e per essere polarizzato direttamente quando il transistore MOS ? spento. Comunque, non ? escluso il comportamento opposto (ossia diodo polarizzato direttamente quando il transistore MOS ? acceso, conduttivo o meno in accordo con la tensione di controllo, e polarizzato inversamente quando il transistore MOS ? spento).
In una forma di realizzazione, la piastrina ? di un primo tipo di conduttivit? e ha una superficie principale. Comunque, il primo tipo di conduttivit? pu? essere di qualsiasi tipo (ad esempio, N, P, con qualsiasi tipo e concentrazione di droganti e cos? via).
In una forma di realizzazione, il transistore MOS comprende almeno una regione di body di un secondo tipo di conduttivit? che si estende dalla superficie principale nella piastrina. Comunque, il secondo tipo di conduttivit? pu? essere di qualsiasi tipo (ad esempio, P, N, con qualsiasi tipo e concentrazione di droganti, e cos? via); inoltre, le regioni di body possono essere in qualsiasi numero, di qualsiasi forma, dimensione, profondit? e tipo (ad esempio, una per tutte le celle, una per ciascuna cella o gruppi di esse, e cos? via).
In una forma di realizzazione, ciascuna delle celle comprende la regione di source del primo tipo di conduttivit? che si estende dalla superficie principale nella regione di body. Comunque, la regione di source pu? estendersi nella regione di body in qualsiasi modo (ad esempio, in qualsiasi posizione, a qualsiasi profondit? rispetto ad essa e cos? via).
In una forma di realizzazione, ciascuna delle celle comprende una trincea di gate che si estende dalla superficie principale nella regione di body e nel materiale semiconduttore della piastrina. Comunque, la trincea di gate pu? essere di qualsiasi forma, dimensione e profondit? (ad esempio, con una sezione a U in un UMOS, una sezione a V in un VMOS e cos? via).
In una forma di realizzazione, ciascuna delle celle comprende lo strato isolante di gate che riveste la trincea di gate. Comunque, lo strato isolante di gate pu? rivestire la trincea di gate in qualsiasi modo (ad esempio, estendendosi solo nella trincea di gate, estendendosi ulteriormente sulla superficie frontale e cos? via).
In una forma di realizzazione, ciascuna delle celle comprende l'elemento di gate che riempie la trincea di gate rivestita con lo strato isolante di gate. Comunque, non ? esclusa la possibilit? di avere il transistore MOS con una struttura planare.
In una forma di realizzazione, la piastrina ha un'ulteriore superficie principale opposta alla superficie principale; il transistore MOS comprende una regione di drain del primo tipo di conduttivit? che si estende dall'ulteriore superficie principale nella piastrina. Comunque, non ? esclusa la possibilit? di avere il transistore MOS con una struttura laterale.
In una forma di realizzazione, in ciascuna delle celle selezionate l'elemento di gate comprende la porzione di gate accoppiata di materiale semiconduttore di un tipo di conduttivit? di gate (consistente di uno tra il primo tipo di conduttivit? o il secondo tipo di conduttivit?). Comunque, la porzione di gate accoppiata pu? essere di qualsiasi tipo (ad esempio, P, N, con qualsiasi tipo e concentrazione di droganti, e cos? via).
In una forma di realizzazione, in ciascuna delle celle selezionate l'elemento di gate comprende la porzione di gate disaccoppiata di materiale semiconduttore del tipo di conduttivit? di gate. Comunque, la porzione di gate disaccoppiata pu? essere di qualsiasi tipo (ad esempio, con o senza lo stesso tipo e concentrazione di droganti rispetto alla porzione di gate accoppiata).
In una forma di realizzazione, in ciascuna delle celle selezionate la struttura di disabilitazione comprende una regione di separazione di materiale semiconduttore di un tipo di conduttivit? di separazione (opposto al tipo di conduttivit? di gate) che separa la porzione di gate accoppiata dalla porzione di gate disaccoppiata. Comunque, la regione di separazione pu? essere di qualsiasi forma, dimensione, profondit? e tipo (ad esempio, N, P, con qualsiasi tipo e concentrazione di droganti e cos? via).
In una forma di realizzazione, la regione di separazione e la porzione di gate accoppiata definiscono il diodo e la regione di separazione e la porzione di gate disaccoppiata definiscono un ulteriore diodo connesso in anti-serie con il diodo. Comunque, l'ulteriore diodo pu? essere di qualsiasi tipo (uguale o diverso rispetto al diodo) e i due diodi possono essere connessi in qualsiasi modo in anti-serie (ad esempio, condividendo i loro anodi o i loro catodi).
In una forma di realizzazione, in ciascuna delle celle selezionate la struttura di disabilitazione comprende un elemento di ponte di materiale elettricamente conduttivo connesso tra la regione di separazione e la porzione di gate disaccoppiata, l'elemento di ponte cortocircuitando l'ulteriore diodo. Comunque, l'elemento di ponte pu? essere di qualsiasi forma, dimensione, profondit? e tipo (ad esempio, di metallo, polisilicio drogato, in qualsiasi posizione e cos? via).
In una forma di realizzazione, in ciascuna delle celle selezionate la porzione di gate accoppiata, la porzione di gate disaccoppiata e la regione di separazione riempiono corrispondenti porzioni della trincea di gate che si estendono dalla superficie principale allo strato isolante di gate. Comunque, non ? esclusa la possibilit? di avere una disposizione diversa (ad esempio, con le porzioni di gate accoppiate/disaccoppiate che si estendono a una profondit? inferiore e quindi un fondo della trincea di gate riempita dalla regione di separazione).
In una forma di realizzazione, in ciascuna delle celle selezionate l'elemento di ponte comprende una trincea di ponte che si estende dalla superficie principale nella regione di separazione e nella porzione di gate disaccoppiata. Comunque, la trincea del ponte pu? essere di qualsiasi forma, dimensione e profondit?.
In una forma di realizzazione, in ciascuna delle celle selezionate l'elemento di ponte comprende una presa di ponte di materiale elettricamente conduttivo che riempie la trincea di ponte. Comunque, non ? esclusa la possibilit? di contattare la regione di separazione e la porzione di gate disaccoppiata in modo diverso (ad esempio, solo sulla superficie frontale della piastrina e cos? via).
Una forma di realizzazione fornisce un sistema comprendente almeno un dispositivo integrato come sopra. Comunque, la stessa struttura pu? essere integrata con altri circuiti sullo stesso chip; il chip pu? anche essere accoppiato con uno o pi? altri chip, pu? essere montato in prodotti intermedi o pu? essere utilizzato in apparecchiature complesse. In ogni caso, il sistema risultante pu? essere di qualsiasi tipo (ad esempio per uso in applicazioni automobilistiche, smartphone, computer e cos? via) e pu? comprendere un numero qualsiasi di questi dispositivi integrati.
In generale, considerazioni analoghe si applicano se il dispositivo integrato e il sistema ciascuno ha una diversa struttura o comprende componenti equivalenti (ad esempio, di diversi materiali) o ha altre caratteristiche di funzionamento. In ogni caso, qualsiasi suo componente pu? essere separato in pi? elementi, o due o pi? componenti possono essere combinati in un singolo elemento; inoltre, ogni componente pu? essere replicato per supportare l?esecuzione delle corrispondenti operazioni in parallelo. Inoltre, a meno di indicazione contraria, qualsiasi interazione tra diversi componenti generalmente non necessita di essere continua, e pu? essere sia diretta sia indiretta tramite uno o pi? intermediari.
Una forma di realizzazione fornisce un processo per fabbricare il dispositivo integrato sopra menzionato. Comunque, il dispositivo integrato pu? essere fabbricato con qualsiasi tecnologia, con maschere diverse in numero e tipo, o con altri passi/parametri di processo. Inoltre, la soluzione sopra descritta pu? essere parte del progetto di un dispositivo integrato. Il progetto pu? anche essere creato in un linguaggio di descrizione hardware; inoltre, se il progettista non produce chip o maschere, il progetto pu? essere trasmesso ad altri tramite mezzi fisici.
In generale, considerazioni analoghe si applicano se la stessa soluzione ? implementata con un metodo equivalente (usando passi simili con le stesse funzioni di pi? passi o loro porzioni, rimovendo alcuni passi non essenziali o aggiungendo ulteriori passi opzionali); inoltre, i passi possono essere eseguiti in ordine diverso, in parallelo o sovrapposti (almeno in parte).

Claims (11)

RIVENDICAZIONI
1. Un dispositivo integrato (100) comprendente almeno un transistore MOS (105) integrato su una piastrina (110) di materiale semiconduttore, in cui il transistore MOS (105) comprende:
una pluralit? di celle (135,150) ciascuna comprendente:
una regione di source (135) di materiale semiconduttore, un elemento di gate (150) di materiale elettricamente conduttivo, e uno strato isolante di gate (145) di materiale elettricamente isolante che isola l'elemento di gate (150) dal materiale semiconduttore della piastrina (110),
un contatto di source (165) accoppiato con le regioni di source (135), un contatto di gate (170) accoppiato con gli elementi gate (150),
in cui una o pi? celle selezionate delle celle (135,150) ciascuna comprende:
una struttura di disabilitazione (175,180) interposta tra una porzione di gate accoppiata (150c) dell'elemento di gate (150) accoppiata con il contatto di gate (170) e una porzione di gate disaccoppiata (150u) dell'elemento di gate (150) disaccoppiata dal contatto di gate (170), la struttura di disabilitazione (175,180) avendo una tensione di intervento maggiore di una tensione di soglia del transistore MOS (105) ed essendo configurata:
per essere in una condizione non-conduttiva quando il transistore MOS (105) ? acceso in risposta a una tensione di controllo applicata tra il contatto di gate (165) e il contatto di source (170) compresa tra la tensione di soglia e la tensione di intervento, o
per essere in una condizione conduttiva altrimenti.
2. Il dispositivo integrato (100) secondo la rivendicazione 1, in cui in ciascuna delle celle selezionate (135,150) la struttura di disabilitazione (175,180) comprende un diodo (Dp1, Dp3) avente una tensione di rottura inversa che definisce la tensione di intervento, il diodo (Dp1,Dp3) essendo configurato per essere polarizzato inversamente quando il transistore MOS (105) ? acceso e per essere polarizzato direttamente quando il transistore MOS (105) ? spento.
3. Il dispositivo integrato (100) secondo la rivendicazione 1 o 2, in cui la piastrina (110) ? di un primo tipo di conduttivit? e ha una superficie principale (125f), il transistore MOS (105) comprendendo:
almeno una regione di body (130) di un secondo tipo di conduttivit? che si estende dalla superficie principale (125f) nella piastrina (110),
ciascuna delle celle (135,150) comprendendo:
la regione di source (135) del primo tipo di conduttivit? che si estende dalla superficie principale (125f) nella regione di body (130),
una trincea di gate (140) che si estende dalla superficie principale (125f) nella regione di body (130) e nel materiale semiconduttore della piastrina (110), lo strato isolante di gate (145) che riveste la trincea di gate (140), e l'elemento di gate (150) che riempie la trincea di gate (140) rivestita con lo strato isolante di gate (145).
4. Il dispositivo integrato (100) secondo la rivendicazione 3, in cui la piastrina (110) ha un'ulteriore superficie principale (125b) opposta alla superficie principale (125f), il transistore MOS (105) comprendendo:
una regione di drain (115) del primo tipo di conduttivit? che si estende dall'ulteriore superficie principale (125b) nella piastrina (110).
5. Il dispositivo integrato (100) secondo la rivendicazione 3 o 4 quando dipendente dalla rivendicazione 2, in cui in ciascuna delle celle selezionate (135,150) l'elemento di gate (150) comprende:
la porzione di gate accoppiata (150c) di materiale semiconduttore di un tipo di conduttivit? di gate, consistente di uno tra il primo tipo di conduttivit? o il secondo tipo di conduttivit?,
la porzione di gate disaccoppiata (150u) di materiale semiconduttore del tipo di conduttivit? di gate,
e la struttura di disabilitazione (175,180) comprende:
una regione di separazione (175) di materiale semiconduttore di un tipo di conduttivit? di separazione opposto al tipo di conduttivit? di gate che separa la porzione di gate accoppiata (150c) dalla porzione di gate disaccoppiata (150u), la regione di separazione (175) e la porzione di gate accoppiata ( 150c) definendo il diodo (Dp1, Dp3) e la regione di separazione (175) e la porzione di gate disaccoppiata (150u) definendo un ulteriore diodo (Dd1, Dd3) connesso in anti-serie con il diodo (Dp1, Dp3), e
un elemento di ponte (180) di materiale elettricamente conduttivo connesso tra la regione di separazione (175) e la porzione di gate disaccoppiata (150u), l'elemento di ponte (180) cortocircuitando l'ulteriore diodo (Dd1, Dd3).
6. Il dispositivo integrato (100) secondo la rivendicazione 5, in cui in ciascuna delle celle selezionate (135,150) la porzione di gate accoppiata (150c), la porzione di gate disaccoppiata (150u) e la regione di separazione (175) riempiono corrispondenti porzioni della trincea di gate (140) che si estendono dalla superficie principale (125f) allo strato isolante di gate (145).
7. Il dispositivo integrato (100) secondo la rivendicazione 6, in cui in ciascuna delle celle selezionate (135,150) l'elemento di ponte (180) comprende:
una trincea di ponte (365) che si estende dalla superficie principale (125f) nella regione di separazione (170) e nella porzione di gate disaccoppiata (150u), e una presa di ponte (385) di materiale elettricamente conduttivo che riempie la trincea di ponte (365).
8. Un sistema (400) comprendente almeno un dispositivo integrato (100) secondo una qualsiasi delle rivendicazioni da 1 a 7.
9. Un processo per fabbricare un dispositivo integrato (100) comprendente almeno un transistore MOS (105) integrato su una piastrina (110) di materiale semiconduttore, in cui il processo comprende:
formare una pluralit? di celle (135,150), per ciascuna delle celle (135,150) il processo comprendendo:
formare una regione di source (135) di materiale semiconduttore, formare un elemento di gate (150) di materiale elettricamente conduttivo, e
formare uno strato isolante di gate (145) di materiale elettricamente isolante che isola l'elemento di gate (150) dal materiale semiconduttore della piastrina (110),
formare un contatto di source (165) accoppiato con le regioni di source (135), formare un contatto di gate (170) accoppiato con gli elementi gate (150), in cui per ciascuna di una o pi? celle selezionate delle celle (135,150) il processo comprende:
formare una struttura di disabilitazione (175,180) interposta tra una porzione di gate accoppiata (150c) dell'elemento di gate (150) accoppiata con il contatto di gate (170) e una porzione di gate disaccoppiata (150u) dell'elemento di gate (150) disaccoppiata dal contatto di gate ( 170), la struttura di disabilitazione (175,180) avendo una tensione di intervento maggiore di una tensione di soglia del transistore MOS (105) ed essendo configurata per essere in una condizione non-conduttiva quando il transistore MOS (105) ? acceso in risposta a una tensione di controllo applicata tra il contatto di gate (165) e il contatto di source (170) compresa tra la tensione di soglia e la tensione di intervento, o per essere in una condizione conduttiva altrimenti.
10. Il processo secondo la rivendicazione 9, in cui la piastrina (110) ? di un primo tipo di conduttivit? e ha una superficie principale (125f), il processo comprendendo:
formare una regione di body (130) di un secondo tipo di conduttivit? che si estende dalla superficie principale (125f) nella piastrina (110),
per ciascuna delle celle (135,150) il processo comprendendo:
formare la regione di source (135) del primo tipo di conduttivit? che si estende dalla superficie principale (125f) nella regione di body (130), formare una trincea di gate (140) che si estende dalla superficie principale (125f) nella regione di body (130) e nel materiale semiconduttore della piastrina (110),
formare lo strato isolante di gate (145) che riveste la trincea di gate (140), e
formare l'elemento di gate (150) che riempie la trincea di gate (140) rivestita con lo strato isolante di gate (145).
11. Il processo secondo la rivendicazione 10, in cui per l'elemento di gate (150) di ciascuna delle celle selezionate (135,150) il processo comprende:
formare l'elemento di gate (150) di materiale semiconduttore di un tipo di conduttivit? di gate, consistente di uno tra il primo tipo di conduttivit? o il secondo tipo di conduttivit?,
formare una trincea di separazione (365) che si estende dalla superficie principale (125f) nella regione di gate (150), la trincea di separazione (365) separando l'elemento di gate (150) nelle porzione di gate accoppiata (150c) e porzione di gate disaccoppiata (150u),
riempire la trincea di separazione (365) con una regione di separazione (175) di un tipo di conduttivit? di separazione opposta al tipo di conduttivit? di gate, la regione di separazione (175) e la porzione di gate accoppiata (150c) definendo un diodo (Dp1,Dp3), avente una tensione di rottura inversa che definisce la tensione di intervento, e la regione di separazione (175) e la porzione di gate disaccoppiata (150u) definendo un ulteriore diodo (Dd1,Dd3) collegato in anti-serie con il diodo (Dp1, Dp3), e
formare un elemento di ponte (180) di materiale elettricamente conduttivo connesso tra la regione di separazione (175) e la porzione di gate disaccoppiata (150u), l'elemento di ponte (180) cortocircuitando l'ulteriore diodo (Dd1, Dd3).
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