KR101847259B1 - 트랜지스터 어레이 및 종단 영역을 포함하는 반도체 디바이스 및 그 반도체 디바이스의 제조 방법 - Google Patents

트랜지스터 어레이 및 종단 영역을 포함하는 반도체 디바이스 및 그 반도체 디바이스의 제조 방법 Download PDF

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틸 슐로에세르
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Abstract

제 1 주표면을 갖는 반도체 기판(100) 내에 형성된 반도체 디바이스(1)는 트랜지스터 어레이(10) 및 종단 영역(20)을 포함한다. 트랜지스터 어레이(10)는 소스 영역(201), 드레인 영역(205), 바디 영역(220), 드리프트 구역(260), 및 바디 영역(220)에 있는 게이트 전극(210)을 포함한다. 게이트 전극(210)은 바디 영역(220)에 형성된 채널의 전도도를 제어하도록 구성된다. 게이트 전극(210)은 제 1 트렌치(212) 내에 배치된다. 바디 영역(220) 및 드리프트 구역(260)은 소스 영역(201)과 드레인 영역(205) 사이에 제 1 방향을 따라 배치되고, 제 1 방향은 제 1 주표면에 평행하다. 바디 영역(220)은 제 1 방향을 따라 연장하는 제 1 리지의 형상을 갖는다. 종단 영역(20)은 종단 트렌치(272)를 포함하고, 종단 트렌치(272)의 부분은 제 1 방향으로 연장하고, 종단 트렌치(272)의 길이는 제 1 트렌치(212)의 길이보다 크고, 길이는 제 1 방향을 따라 측정된다.

Description

트랜지스터 어레이 및 종단 영역을 포함하는 반도체 디바이스 및 그 반도체 디바이스의 제조 방법{SEMICONDUCTOR DEVICE COMPRISING A TRANSISTOR ARRAY AND A TERMINATION REGION AND METHOD OF MANUFACTURING SUCH A SEMICONDUCTOR DEVICE}
자동차 및 산업용 전자 기기에 통상적으로 이용되는 전력 트랜지스터(power transistor)는 높은 전압 차단 용량을 보장하면서, 낮은 온상태 저항(on-state resistance)(Ron x A)을 갖는다. 예를 들어, MOS("metal oxide semiconductor": 금속 산화물 반도체) 전력 트랜지스터는, 용례 요구에 따라, 수십 내지 수백 또는 수천 볼트의 드레인 대 소스 전압(Vds)을 차단하는 것이 가능해야 한다. MOS 전력 트랜지스터는 통상적으로 약 2 내지 20 V의 전형적인 게이트-소스 전압에서 최대 수백 암페어일 수 있는 매우 높은 전류를 전도한다.
더 감소된 Ron x A 특성을 갖는 트랜지스터에 대한 개념은 수평형 전력 FinFET("Field Effect Transistors comprising a fin": 핀을 포함하는 전계 효과 트랜지스터)이라 칭한다. 수평형 전력 FinFET는, Ron이 수직형 트렌치 MOSFET의 것에 상응하도록 Ron을 감소시키기 위해 더 부피가 큰 실리콘을 이용한다. 수평형 전계판(field plate)을 포함하는 트랜지스터에서, 드리프트 구역의 도핑 농도는 전계판의 보상 작용에 기인하여 증가될 수 있다.
본 발명의 목적은 향상된 특성을 갖는 종단 영역을 포함하는 반도체 디바이스를 제공하는 것이다.
본 발명에 따르면, 상기 목적은 독립 청구항에 따른 청구된 요지에 의해 달성된다. 추가의 개량은 종속 청구항에 정의되어 있다.
실시예에 따르면, 제 1 주표면을 갖는 반도체 기판 내에 형성된 반도체 디바이스는 트랜지스터 어레이 및 종단 영역을 포함하고, 트랜지스터 어레이는 소스 영역, 드레인 영역, 바디 영역, 드리프트 구역, 및 바디 영역에 있는 게이트 전극을 포함한다. 게이트 전극은 바디 영역에 형성된 채널의 전도도를 제어하도록 구성된다. 게이트 전극은 제 1 트렌치 내에 배치된다. 바디 영역 및 드리프트 구역은 소스 영역과 드레인 영역 사이에 제 1 방향을 따라 배치된다. 제 1 방향은 제 1 주표면에 평행하다. 바디 영역은 제 1 방향을 따라 연장하는 제 1 리지의 형상을 갖는다. 종단 영역은 종단 트렌치를 포함하고, 종단 트렌치의 부분은 제 1 방향으로 연장한다. 종단 트렌치의 길이는 제 1 트렌치의 길이보다 크고, 길이는 제 1 방향을 따라 측정된다.
실시예에 따르면, 제 1 주표면을 갖는 반도체 기판 내에 트랜지스터 어레이 및 종단 영역을 포함하는 반도체 디바이스를 제조하는 반도체 디바이스의 제조 방법은 소스 영역, 드레인 영역, 바디 영역 및 드리프트 구역을 형성하는 단계를 포함한다. 방법은 바디 영역에 게이트 전극을 형성하는 단계를 추가로 포함하고, 게이트 전극은 바디 영역 내에 형성된 채널의 전도도를 제어하도록 구성된다. 게이트 전극은 제 1 트렌치 내에 형성되고, 바디 영역 및 드리프트 구역은 소스 영역과 드레인 영역 사이에서 제 1 방향을 따라 배치되고, 제 1 방향은 제 1 주표면에 평행하다. 바디 영역은 제 1 방향을 따라 연장하는 제 1 리지의 형상을 갖는다. 방법은 종단 트렌치를 형성하는 단계를 추가로 포함하고, 종단 트렌치의 일부는 제 1 방향으로 연장한다. 종단 트렌치의 길이는 제 1 트렌치의 길이보다 크고, 길이는 제 1 방향을 따라 측정된다.
당 기술 분야의 숙련자들은 이하의 상세한 설명을 숙독하고 첨부 도면을 고찰할 때 부가의 특징 및 장점을 인식할 수 있을 것이다.
첨부 도면은 본 발명의 실시예의 추가의 이해를 제공하도록 포함되어 있고, 본 명세서의 부분을 구성하도록 합체되어 있다. 도면은 본 발명의 실시예를 도시하고 있고, 상세한 설명과 함께 원리를 설명하는 역할을 한다. 본 발명의 다른 실시예 및 다수의 의도된 장점은 이들이 이하의 상세한 설명을 참조하여 더 양호하게 이해되게 됨에 따라 즉시 이해될 수 있을 것이다. 도면의 요소들은 반드시 서로에 대해 실제 축적대로 도시되어 있는 것은 아니다. 유사한 도면 부호는 대응하는 유사한 부분을 나타낸다.
도 1a는 실시예에 따른 반도체 디바이스의 수평 단면도이다.
도 1b는 반도체 디바이스의 단면도이다.
도 2a는 다른 실시예에 따른 반도체 디바이스의 수평 단면도이다.
도 2b는 제 1 방향을 따른 반도체 디바이스의 단면도이다.
도 2c는 제 2 방향을 따른 반도체 디바이스의 다른 구성요소의 단면도이다.
도 3a는 다른 실시예에 따른 반도체 디바이스의 수평 단면도이다.
도 3b는 반도체 디바이스의 다른 부분의 단면도이다.
도 4는 반도체 디바이스의 다른 실시예의 부분의 수평 단면도이다.
도 5a 내지 도 5c는 반도체 디바이스를 제조할 때 단계를 도시하는 도면이다.
도 6은 반도체 디바이스의 제조 방법을 요약하고 있는 도면이다.
이하의 상세한 설명에서, 명세서의 부분을 형성하고, 본 발명이 실시될 수 있는 특정 실시예가 예시로서 도시되어 있는 첨부 도면을 참조한다. 이와 관련하여, "상부", "하부", "전방", "후방"", "선단", "후단" 등과 같은 방향 용어는 설명되고 있는 도면의 배향을 참조하여 사용된다. 본 발명의 실시예의 구성요소는 다수의 상이한 배향으로 위치될 수 있고, 방향 용어는 예시의 목적으로 사용된 것이고 결코 한정은 아니다. 다른 실시예가 이용될 수 있고 구조적 또는 논리적 변경이 청구범위에 의해 정의된 범주로부터 벗어나지 않고 이루어질 수 있다는 것이 이해되어야 한다.
실시예의 설명은 한정은 아니다. 특히, 후술되는 실시예의 요소는 상이한 실시예의 요소와 조합될 수 있다.
본 명세서에 사용될 때, 용어 "갖는", "함유하는", "구비하는", "포함하는" 등은 언급된 요소 또는 특징의 존재를 표시하지만, 부가의 요소 또는 특징을 배제하지 않는 개방형 용어이다. 단수 형태는 문맥상 명백히 달리 표시되지 않으면, 복수 뿐만 아니라 단수를 포함하는 것으로 의도된다.
본 명세서에 이용될 때, 용어 "결합된" 및/또는 "전기적으로 결합된"은 요소들이 함께 직접 결합되어야 하는 것을 의미하도록 의도된 것은 아니고 - 개입 요소가 "결합된" 또는 "전기적으로 결합된" 요소들 사이에 제공될 수 있다. 용어 "전기적으로 접속된"은 함께 전기적으로 접속된 요소들 사이의 저-저항 전기 접속을 설명하도록 의도한다.
본 명세서는 반도체 부분이 도핑되는 "제 1" 및 "제 2" 도전형의 도펀트를 칭한다. 제 1 도전형은 p형일 수 있고, 제 2 도전형은 n형일 수 있고 또는 그 반대도 마찬가지이다. 일반적으로 공지된 바와 같이, 소스 및 드레인 영역의 도핑 유형 또는 극성에 따라, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와 같은 절연 게이트 전계 효과 트랜지스터(insulated gate field effect transistors: IGFETs)는 n-채널 또는 p-채널 MOSFET일 수 있다. 예를 들어, n-채널 MOSFET에서, 소스 및 드레인 영역은 n-형 도펀트로 도핑된다. p-채널 MOSFET에서, 소스 및 드레인 영역은 p-형 도펀트로 도핑된다. 명백하게 이해되는 바와 같이, 본 명세서의 문맥 내에서, 도핑 유형은 반전될 수도 있다. 특정 전류 경로가 방향 언어를 사용하여 설명되면, 이 설명은 전류 흐름의 극성이 아니라 경로, 즉 전류가 소스로부터 드레인으로 흐르는지 또는 그 반대인지 여부를 표시하는 것으로 단지 이해되어야 한다. 도면은 극성 민감성 구성요소, 예를 들어, 다이오드를 포함할 수 있다. 명백하게 이해되는 바와 같이, 이들 극성 민감성 구성요소의 특정 구성은 예로서 제공된 것이고, 제 1 도전형이 n-형인지 또는 p-형인지 여부에 따라, 설명된 기능성을 달성하기 위해 반전될 수도 있다.
도면 및 상세한 설명은 도핑 유형 "n" 또는 "p" 옆에 "-" 또는 "+"를 표시함으로써 상대 도핑 농도를 예시한다. 예를 들어, "n-"는 "n"-도핑 영역의 도핑 농도보다 낮은 도핑 농도를 의미하고, 반면에 "n+"-도핑 영역은 "n"-도핑 영역보다 높은 도핑 농도를 갖는다. 동일한 상대 도핑 농도의 도핑 영역은 반드시 동일한 절대 도핑 농도를 갖는 것은 아니다. 예를 들어, 2개의 상이한 "n"-도핑 영역은 동일한 또는 상이한 절대 도핑 농도를 가질 수 있다. 도면 및 상세한 설명에서, 더 양호한 이해를 위해, 종종 도핑된 부분은 "p" 또는 "n"-도핑된 것으로 표시된다. 명백히 이해되는 바와 같이, 이 표시는 결코 한정이 되도록 의도된 것은 아니다. 도핑 유형은 설명된 기능성이 달성되는 한 임의적일 수 있다. 또한, 모든 실시예에서, 도핑 유형은 반전될 수 있다.
용어 "횡방향" 및 ""수평"은 본 명세서에 사용될 때, 반도체 기판 또는 반도체 바디의 제 1 표면에 평행한 배향을 설명하도록 의도된다. 이는 예를 들어, 웨이퍼 또는 다이의 표면일 수 있다.
용어 "수직"은 본 명세서에 사용될 때, 반도체 기판 또는 반도체 바디의 제 1 표면에 수직으로 배열된 배향을 설명하도록 의도된다.
이하의 설명에서 사용되는 용어 "웨이퍼", "기판" 또는 "반도체 기판"은 반도체 표면을 갖는 임의의 반도체 기판 구조체를 포함할 수 있다. 웨이퍼 및 구조체는 실리콘, 실리콘-온-절연체(silicon-on-insulator: SOI), 실리콘-온 사파이어(silicon-on sapphire: SOS), 도핑된 및 미도핑된 반도체, 반도체 기초에 의해 지지된 실리콘의 에피택셜층, 및 다른 반도체 구조체를 포함하는 것으로 이해되어야 한다. 반도체는 실리콘 기반일 필요는 없다. 반도체는 마찬가지로 실리콘-게르마늄, 게르마늄 또는 게르마늄 비소일 수 있다. 다른 실시예에 따르면, 실리콘 카바이드(SiC) 또는 갈륨 니트라이드(GaN)가 반도체 기판 재료를 형성할 수도 있다.
도 1a는 실시예에 따른 반도체 디바이스의 수평 단면도를 도시한다. 반도체 디바이스(1)는 반도체 기판 내에 형성된 트랜지스터 어레이(10) 및 종단 영역(20)을 포함한다. 트랜지스터 어레이(10)는 소스 영역(201), 드레인 영역(205), 바디 영역(220), 드리프트 구역(260), 및 바디 영역(220)에 있는 게이트 전극(210)을 포함한다. 게이트 전극(210)은 바디 영역 내에 형성된 채널의 전도도를 제어하도록 구성된다. 게이트 유전층(211)이 게이트 전극(210)과 바디 영역(220) 사이에 배치될 수 있다. 바디 영역(220) 및 드리프트 구역(260)은 소스 영역(201)과 드레인 영역(205) 사이에 제 1 방향(예를 들어, x 방향)을 따라 배치된다. 제 1 방향은 제 1 주표면에 평행하다. 바디 영역(220)은 제 1 방향으로 연장하는 제 1 리지의 형상을 갖는다. 더 구체적으로, 바디 영역(220)은 반도체 기판 내의 인접한 제 1 트렌치(212)에 의해 제 1 방향을 따라 연장하는 제 1 리지 내로 패터닝된다.
종단 영역(20)은 종단 트렌치(272)를 포함한다. 종단 트렌치(272)의 부분은 제 1 방향(예를 들어, x 방향)으로 연장한다. 종단 트렌치(272)의 길이는 제 1 트렌치(212)의 길이보다 길고, 길이는 제 1 방향을 따라 측정된다.
반도체 디바이스(1)는 복수의 단일 트랜지스터 셀(200)이 병렬로 접속될 수 있는 트랜지스터부 또는 트랜지스터 어레이(10)를 포함한다. 예를 들어, 복수의 단일 트랜지스터 셀(200)은 공통 소스 영역(201) 및 공통 드레인 영역(205)을 포함할 수 있다. 더욱이, 단일 트랜지스터 셀(200)의 각각은 게이트 전극(210)을 포함한다. 예를 들어, 게이트 전극(210)은 제 1 트렌치(212)의 각각 내에 배열될 수 있다. 종단 트렌치(272)는 트랜지스터 어레이의 에지부에서 소스 영역(201)과 드레인 영역(205) 사이에 단락 회로가 발생하지 않는 이러한 방식으로 배치될 수 있다.
도 1a에 더 도시된 바와 같이, 게이트 유전층(211)은 소스 영역(201)에 대면하는 게이트 전극(210)의 부분에서보다 드레인 영역(205)에 대면하는 게이트 전극의 측에서 더 큰 두께를 갖는다. 이에 의해, 게이트-드레인 커패시턴스가 더 감소될 수 있다. 그러나, 명백하게 이해되는 바와 같이, 게이트 유전층(211)의 두께는 원하는 디바이스 특성을 제공하도록 선택될 수도 있다. 도 1a에 더 표시된 바와 같이, 소스 영역(201)은 소스 접점(202)을 거쳐 소스 단자(203)에 접속될 수 있다. 또한, 드레인 영역(205)은 드레인 접점(206)을 거쳐 드레인 단자(207)에 전기적으로 접속될 수 있다. 소스 접점(202)의 길이는 종단 트렌치(272)에 근접한 제 1 트렌치의 어레이의 에지에서 트랜지스터 셀의 일부가 소스 단자에 전기적으로 접속되지 않도록 선택될 수 있다. 그 결과, 소스 영역(201)과 드레인 영역(205) 사이의 누설 전류가 더 감소될 수 있다.
바디 영역은 제 2 도전형이 되도록 도핑될 수 있고, 반면에 소스 영역(201) 및 드레인 영역(205)은 제 1 도전형을 갖는다. 바디 영역(220) 아래의 반도체부(120)는 제 1 도전형을 갖고 도핑될 수 있다. 제 2 도전형의 도펀트로 바디 영역(220)을 도핑하기 위한 마스크의 위치는 도면 부호 300으로 표시되어 있다. 도면 부호 310은 도펀트의 확산을 고려하는 바디 영역(220)의 경계를 나타낸다.
실시예에 따르면, 평면형 소스 접촉 라인(204)이 드리프트 구역(260)의 부분 위에 배치될 수 있다. 소스 접촉 라인(204)은 소스 단자(203)에 전기적으로 접속될 수 있고, 전계판으로서 작용할 수 있다.
도 1b는 도 1a에 또한 도시되어 있는 바와 같이, A-A' 사이에서 취한 단면도를 도시한다. 특히, 도 1b의 단면도는 종단 트렌치(272) 및 복수의 제 1 트렌치(212)를 교차하도록 취해진다. 도시된 바와 같이, 종단 트렌치(272)는 제 1 트렌치(212)의 어레이의 측에 배치된다. 종단 트렌치(272)는 제 1 트렌치(212)보다 깊은 깊이로 연장할 수 있다. 또한, 종단 트렌치는 제 1 트렌치보다 큰 폭을 가질 수 있고, 여기서 폭은 제 1 방향에 대해 수직인 방향(예를 들어, y 방향)을 따라 측정된다. 절연층(271)은 종단 트렌치(272)의 측벽과 하부측에 배치된다. 도전성 재료(270)가 종단 트렌치(272) 내에 충전될 수 있다. 예를 들어, 도전성 재료(270)는 소스 단자(203)에 전기적으로 결합될 수 있다. 제 1 트렌치는 반도체 기판(100)의 제 1 주표면(110)에 형성된다. 유전층이 제 1 트렌치(212)의 각각의 측벽 및 하부측 및 상부측을 라이닝하도록 형성될 수 있다. 또한, 도전성 재료가 게이트 전극(210)을 형성하도록 트렌치(212) 내에 충전될 수 있다. 게이트 접속 라인(213)이 인접한 트렌치들을 서로 전기적으로 접속할 수 있다. 게이트 접속 라인(213)은 게이트 전위에 전기적으로 접속될 수 있다. 실시예에 따르면, 파선으로 표시되어 있는 바와 같이, 게이트 접속 라인(213)은 종단 트렌치 위에 라우팅될 수 있다. 제 1 트렌치(212)는 제 1 방향을 따라 연장하는 제 1 리지 내로 바디 영역(220)을 패터닝한다. 도면 부호 300a, 300b는 상이한 실시예에 따른 디바이스 내의 제 1 및 제 2 도전형의 반도체 부분들 사이의 경계를 나타낸다.
일반적으로, 도면 부호 300b에 의해 표시된 바와 같이, 제 2 도전형의 바디 영역(220)과 직접 접촉하여 종단 트렌치(272)를 배치하려고 시도된다. 이러한 경우에, 누설 전류가 제 1 트렌치(212)의 어레이에 있는 에지부에서 소스 영역(201)과 드레인 영역(205) 사이에 단락되는 것이 방지될 수 있다. 그러나, 후술되는 바와 같이, 프로세스 제약에 기인하여, 제 1 트렌치의 어레이의 에지에 배치되는 제 1 트렌치(212) 부근으로 이 경계를 이동시키는 것이 유리할 수 있다. 이러한 경우에, 이 경계는 도면 부호 300a에 의해 표시되어 있다.
실시예에 따르면, 바디 영역(220)의 폭(d1) 및 인접한 제 1 트렌치(212) 사이의 거리는 이하의 식을 충족할 수 있다.
d1 ≤ 2×ld, 여기서 d1은 게이트 유전층(211)과 바디 영역(220) 사이의 계면에 형성된 고갈 구역의 길이를 나타낸다. 예를 들어, 고갈 구역의 폭은 이하의 식으로서 결정될 수 있고,
Figure 112016013626537-pat00001
여기서, εs는 반도체 재료의 유전율(실리콘에 대해 11.9 * ε0)을 나타내고, k는 볼츠만 상수(Boltzmann constant)(1.38066 * 10-23 J/K)이고, T는 온도(예를 들어, 300 K)를 나타내고, ln은 자연 로그를 나타내고, NA는 반도체 바디의 불순물 농도를 나타내고, ni는 진성 캐리어 농도(27℃에서 실리콘에 대해 1.45 * 1010)를 나타내고, q는 기본 전하(1.6 * 10-19 C)를 나타낸다.
일반적으로, 트랜지스터에서, 임계 전압에 대응하는 게이트 전압에서 고갈 구역의 길이는 고갈 구역의 최대폭에 대응한다. 예를 들어, 제 1 트렌치들 사이의 거리는 반도체 기판(100)의 제 1 주표면(110)을 따라 대략 20 내지 130 nm, 예를 들어 40 내지 120 nm일 수 있다.
스위칭 온되는 경우에, 도전성 반전층은 바디 영역(220)과 게이트 유전층(211) 사이의 경계에 형성된다. 이에 따라, 트랜지스터는 소스 영역(201)으로부터 드레인 연장 영역 또는 드리프트 구역(260)을 거쳐 드레인 영역(205)으로 도통 상태에 있다. 스위칭 오프의 경우에, 도전성 반전층이 형성되지 않아, 전류 흐름의 차단을 야기한다.
도 2a는 다른 실시예에 따른 반도체 디바이스의 수평 단면도를 도시하고 있다. 도 1a를 참조하여 도시된 모든 구성요소에 추가하여, 도 2a의 실시예는 제 1 방향으로 연장하는 전계판 트렌치(252)를 부가적으로 포함한다. 전계판 트렌치(252)는 제 1 트렌치(212)와 드레인 영역(205) 사이에 제 1 방향을 따라 배열된다. 예를 들어, 전계판 트렌치는 인접한 트렌치들 사이에 거리(d2)에 배열될 수 있다. 실시예에 따르면, 전계판 트렌치(d2) 사이의 거리는 어레이의 에지와 종단 트렌치(272)에서 전계판 트렌치(252) 사이의 거리(d3)에 대응한다.
전계판 트렌치(252)를 포함하는 반도체 디바이스가 스위칭 오프될 때, 드리프트 구역(260) 내의 캐리어는 전계판 트렌치(252)의 존재에 기인하여 더 쉽게 고갈될 수 있다. 그 결과, 드리프트 구역(260)의 도핑 농도가 증가될 수 있어, 최종 디바이스의 감소된 Ron x A를 야기한다. 종단 트렌치(272)와 종단 트렌치(272)에 인접한 전계판 트렌치(252) 사이의 거리가 전계판 트렌치(252) 사이의 거리보다 작거나 같을 때, 스위칭 오프의 경우에, 파괴가 트랜지스터 어레이의 에지에 발생할 수 있다. 달리 말하면, d3가 d2보다 크면, 고갈이 전체 폭(d3)에 걸쳐 연장하지 않기 때문에, 캐리어가 바디 영역(220)과 드레인 영역(205) 사이로 흐를 수 있다. 전계 유전층(251)이 전계판 트렌치(252)의 측벽 및 하부측에 배치될 수 있다. 또한, 도전성 재료는 전계판 트렌치 내에 충전될 수 있다. 도전성 재료(250)는 소스 접촉 라인(204)에 전기적으로 접속될 수 있다. 소스 접촉 라인(204)은 소스 단자(203)에 전기적으로 결합될 수 있다.
도 2b는 I와 I' 사이에서 도 2a에 도시된 반도체 디바이스의 단면도를 도시한다. 단면도는 인접한 제 1 트렌치(212) 사이에서, 바디 영역(220)을 가로질러 단일 트랜지스터 셀을 교차하도록 취해진다. I와 I' 사이의 방향은 제 1 방향에 대응한다. 도시된 바와 같이, 소스 영역(201)은 제 1 주표면(110)으로부터 반도체 기판(100)의 깊이 방향으로, 즉 제 1 주표면(110)에 대해 수직으로 연장한다. 바디 영역(220) 및 드리프트 구역(260)은 소스 영역(201)과 드레인 영역(205) 사이에서 제 1 주표면(110)에 평행한 제 1 방향을 따라 배치된다. 드레인 영역(205)은 마찬가지로 기판의 깊이 방향에서 제 1 주표면(110)으로부터 연장한다. 점선으로 표시된 바와 같이, 도면의 도시된 평면 앞뒤의 평면에서, 제 1 트렌치(게이트 트렌치)(212)는 바디 영역(220)에 인접하여 배치된다. 대응 방식으로, 전계판 트렌치(252)는 드리프트 구역(260)에 인접하여 배치될 수 있다. 제 1 트렌치(212) 및 전계판 트렌치(252)는 기판의 깊이 방향에서 제 1 주표면(110)으로부터 연장한다. 그 결과, 바디 영역(220)은 제 1 리지의 형상으로 패터닝된다. 전계판 트렌치(252)의 존재에 기인하여, 드리프트 구역(260)은 제 2 리지의 형상으로 패터닝된다.
도 2b는 바디 영역(220) 아래에 그리고 드리프트 구역(260)의 부분 아래에 배치된 바디 접촉부(225)를 또한 도시하고 있다. 바디 접촉부(225)는 그렇지 않으면 이 부분에 형성될 수 있는 기생 쌍극 트랜지스터를 회피하기 위해 바디 영역(220)을 소스 접점(202)에 접속한다. 더욱이, 바디 접촉부(225)는 트랜지스터(200)의 오프 상태에서, 드리프트 구역(260)이 더 쉽게 고갈될 수 있도록 드리프트 구역(260) 아래로 연장한다.
도 2c는 도 2a에 또한 도시된 바와 같이, III과 III' 사이에서 반도체 디바이스의 단면도를 도시한다. 단면도는 종단 트렌치(272)와 전계판 트렌치(252)를 교차하도록 취해진다. 전계판 트렌치(252) 및 종단 트렌치(272)는 반도체 기판(100)의 제 1 주표면(110) 내에 형성된다. 전계판 트렌치(252)는 종단 트렌치(272)와 동일한 깊이로 연장할 수 있고 동일한 폭을 가질 수 있고, 폭은 제 2 방향을 따라 측정된다. 절연층(271, 251)이 종단 트렌치(272) 및 전계판 트렌치(252)의 측벽에 배치된다. 도전성 재료(270, 250)가 종단 트렌치(272) 및 전계판 트렌치(252) 내에 충전된다. 동일한 재료가 전계판과 종단 트렌치 사이에 전기적 접속을 제공하기 위해 종단 트렌치(272) 및 전계판 트렌치(252) 내에 충전될 수 있다. 도 2c로부터 명백해지는 바와 같이, 종단 트렌치(272)는 드리프트 구역(260)에 인접하고, 임의의 전계판 트렌치(252)에 구조 및 기하학적 구조에 있어서 유사하다. 전계판 트렌치(252) 사이의 거리(d2)는 종단 트렌치(272)와 종단 트렌치(272)에 인접한 전계판 트렌치(252) 사이의 거리(d3)와 같거나 클 수도 있다. 인접한 전계판 트렌치(252) 사이의 피치는 게이트 전극이 배치되는 인접한 제 1 트렌치들 사이의 피치와 같거나 클 수 있다. 일반적으로, 용어 "피치"는 인접한 트렌치, 예를 들어 전계판 트렌치(252) 또는 제 1 트렌치(212)의 폭 및 거리의 합을 나타낸다. 이에 따라, 전계판 트렌치(252) 및 제 1 트렌치(212)가 동일한 피치를 가지면, 전계판 트렌치(252) 사이의 거리와 제 1 트렌치들 사이의 거리의 관계는 각각의 트렌치의 폭에 의존한다. 전계판 트렌치(252) 사이의 폭이 제 1 트렌치(212) 사이의 폭보다 크면, 전계판 트렌치 사이의 거리는 제 1 트렌치(212) 사이의 거리보다 작다.
개념에 따르면, 바디 영역이 반도체 기판 내의 인접한 제 1 트렌치에 의해 제 1 방향을 따라 연장하는 제 1 리지 내로 패터닝되는 트랜지스터를 제조할 때, 하나의 단일 마스크는 에칭된 트렌치로부터 실리콘 산화물을 제거하기 위해 그리고 도핑된 바디 영역을 형성하기 위해 도핑 프로세스를 수행하기 위해 사용될 수 있다. 단일 마스크를 사용함으로써, 남아있는 산화물부와 도핑된 부분 사이의 완벽한 자기 정렬이 달성될 수 있다. 본 명세서의 개념에서, 용어 "단일 마스크"는 마스크가 제 1 프로세싱을 수행한 후에 더 수정될 수 있다는 것을 의미하도록 의도된다. 예를 들어, 마스크는 제 1 프로세싱을 수행한 후에, 트리밍되는데(trimmed), 즉 그 에지에서 에칭될 수 있다. 단일 마스크를 사용하는 개념은 일 측에서보다 확실하게 하도록 더 전개될 수 있고, 도핑된 바디 영역이 종단 트렌치(272)에 매우 근접하도록 배열된다. 다른 측에서, 드리프트 구역(260)에 인접한 절연 재료는 종단 트렌치(272)의 측벽에 유지되어야 한다.
실시예에 따르면, 이는 제 1 트렌치(212)에 인접한 제 1 종단 트렌치부(272b) 및 제 1 전계 트렌치(252)에 인접한 제 2 종단 트렌치부(272a)로 종단 트렌치(272)를 분할함으로써 달성될 수 있다. 프로세싱은 드리프트 구역(260)에 인접한 측벽에서 두꺼운 유전층(271)을 유지하고 동시에 제 1 종단 트렌치부(272b)에 근접한 공간 관계로 도핑된 바디 영역(220)을 이동시키도록 달성될 수 있다. 도 3a에 도시된 실시예에 따르면, 제 1 종단 트렌치부(272b)의 폭은 제 2 종단 트렌치부(272a)의 폭보다 작다. 예를 들어, 제 1 트렌치(212)는 제 1 트렌치(212)와 제 1 종단 트렌치부(272b) 사이에 작은 거리를 갖도록 종단 트렌치(272)의 방향에서 시프트될 수 있다. 제 1 종단 트렌치부(272b) 및 제 2 종단 트렌치부(272a)의 상이한 폭에 기인하여, 제 2 종단 트렌치부(272a)는 제 2 방향을 따라 제 1 트렌치(212)와 중첩하도록 배치될 수 있다. 이에 따라, 유전층이 제 2 종단 트렌치부(272a)의 측벽으로부터 제거되지 않도록 제 2 종단 트렌치부(272a)를 완전히 커버하는 마스크가 사용될 수 있다. 예를 들어, 이러한 마스크는 유전층을 제거하기 위해 그리고 도핑 프로세스를 수행하기 위해 하나의 단일 마스크를 사용할 때 사용될 수 있다. 마스크의 위치는 도면 부호 300에 의해 표시되어 있다.
도 3b는 도 3a에 또한 도시된 바와 같이 A와 A' 사이의 단면도를 도시한다. 단면도는 제 1 종단 트렌치부(272b)와 제 1 트렌치(212)를 교차하도록 취해진다. 도 3a에 또한 표시된 바와 같이 에칭 마스크(300)의 위치에 기인하여, 유전층(271)의 부분은 제 1 트렌치(212)에 대면하는 제 1 종단 트렌치부(272b)의 측벽으로부터 제거된다.
제 1 트렌치(212)의 측벽 상에 게이트 유전층(211)을 형성하는 다른 프로세싱에 기인하여, 또한 게이트 유전층(211)이 제 1 종단 트렌치부(272b)의 "내부" 측벽 상에 형성된다. 또한, 이 조합된 마스크의 위치에 기인하여, 도핑된 바디 영역(220)은 제 1 종단 트렌치부(272b)로 연장한다.
다른 실시예에 따르면, 제 1 및 제 2 종단 트렌치부의 도전성 재료는 서로로부터 절연될 수 있다. 도 4a는 이러한 구현예의 예를 도시하고 있다. 도 4a는 종단 트렌치(272)인, 제 1 종단 트렌치부(272b) 및 제 2 종단 트렌치부(272a)를 도시하고 있다. 전계 유전층(271)이 제 2 종단 트렌치부(272a)의 측벽에 형성된다. 또한, 더 얇은 게이트 유전층(211)이 제 1 종단 트렌치부(272b)의 "내부" 측벽에 형성된다. 종단 트렌치의 2개의 부분 사이에는, 전계 유전층(271)이 제 1 및 제 2 종단 트렌치부(272b, 272a) 내에 형성된 전도성 재료 사이의 전기적 격리를 수행할 수 있다. 제 1 도전성 재료(270b)는 제 1 종단 트렌치부(272b) 내에 형성되고, 제 2 도전성 재료(270a)는 제 2 종단 트렌치부(272a) 내에 형성된다. 명백하게 이해되는 바와 같이, 제 1 및 제 2 도전성 재료(270a, 270b)는 동일한 재료를 포함할 수 있다. 예를 들어, 제 1 도전성 재료(270b)는 게이트 단자(214)에 전기적으로 접속될 수 있고, 제 2 도전성 재료(270a)는 소스 단자(203)에 전기적으로 접속될 수 있다. 명백하게 이해되는 바와 같이, 임의의 다른 단자는 디바이스의 요구에 따라 임의의 이들 도전성 재료에 전기적으로 접속될 수 있다. 파선으로 표시된 바와 같이, 게이트 전극(210)은 게이트 접속 라인(213)에 의해 게이트 단자(214)에 전기적으로 접속될 수 있다. 게이트 접속 라인(213)은 종단 트렌치(272) 위에 라우팅될 수 있다.
예를 들어, 제 1 종단 트렌치부(272b)는 제 2 종단 트렌치부(272a)보다 작은 깊이로 연장할 수 있다. 실시예에 따르면, 이러한 종단 트렌치는 2개의 상이한 폭을 갖는 트렌치 내에 에칭 프로세스를 사용하여 형성될 수 있다. 상이한 폭에 기인하여, 제 2 종단 트렌치부(272a) 내의 에칭은 제 1 종단 트렌치부(272b)보다 깊은 깊이로 연장하도록 수행될 수 있다.
상이한 부분을 갖는 종단 트렌치(272)를 형성함으로써, 종단 트렌치의 각각의 부분은 각각의 부분에서 주위의 요구에 기하학적 구조 및 구조체에서 적응될 수 있다. 예를 들어, 전계판 트렌치에 인접한 전계판 트렌치부에 대해, 드리프트 구역(260)에 인접한 전계 유전층(271)은 더 큰 두께를 갖고 제 2 종단 트렌치부와 인접한 전계판 트렌치(252) 사이의 거리는 인접한 전계판 트렌치들 사이의 거리와 같거나 작은 것이 바람직하다. 다른 측에서, 제 1 트렌치(212)에 인접한 제 1 종단 트렌치부(272b)에 대해, 도핑된 바디 영역(220)이 종단 트렌치로 연장하는 것이 바람직하다. 이 개념에 의해, 종단 트렌치의 부분의 각각은 주위의 요구로 조정될 수 있다.
실시예에 따르면, 반도체 디바이스는 병렬로 접속될 수 있는 복수의 단일 트랜지스터 셀(10)을 포함한다. 단일 트랜지스터 셀(200)의 패턴은 제 1 및 제 2 방향을 따라 반복되고 경면대칭(mirrored)일 수 있다. 종단 트렌치(272)는 트랜지스터 어레이를 둘러싸도록 배치될 수 있다. 단일 트랜지스터 셀(200) 및 종단 트렌치(272)가 본 명세서에서 전술되어 있는 임의의 방식으로 구현될 수 있다.
도 5a 내지 도 5c는 유전 재료를 제거하기 위해 그리고 도핑 프로세스를 수행하기 위해, 공통의 또는 하나의 단일 마스크를 사용하여 반도체 디바이스를 수행할 때 단계를 각각 도시하고 있다.
제조 프로세스의 상세를 설명하기 위한 시작점은 전계판 트렌치를 형성하는 에칭된 제 1 트렌치(212) 및 에칭된 제 2 트렌치(252)를 포함하는 반도체 기판이다. 다양한 도핑 프로세스가 드레인 영역(205) 및 바디 접촉부(225)를 형성하기 위해 미리 수행되어 있다. 실리콘 산화물층(401)이 구조체 위에 형성되어 있다. 트렌치의 상이한 폭에 기인하여, 제 1 트렌치(212)는 실리콘 산화물층으로 완전히 충전되고, 반면에 실리콘 산화물층은 전계판 트렌치(252)의 측벽 및 하부측 상에 전계 유전층(251)을 형성한다. 하드 마스크층(300)은 최종 구조체 위에 형성되어 있고, 제 1 트렌치(212)의 부분 및 제 1 트렌치(212) 사이의 반도체 재료를 커버되지 않은체로 남겨두고 패터닝되어 있다.
도 5a는 이러한 구조체의 예를 도시한다. 도 5a의 좌측부에 도시된 바와 같이, 제 1 트렌치(212)의 우측부는 하드 마스크층(300)에 의해 커버되고, 반면에 제 1 트렌치의 좌측부는 커버되지 않는다. 도 5a의 우측부는 하드 마스크(300)에 의해 커버된 제 1 트렌치(212) 및 전계판 트렌치(252)를 도시하는 기판의 단면도를 도시한다. 화살표에 의해 표시된 바와 같이, 에칭 단계가 커버되지 않은 부분으로부터 실리콘 산화물층(411)을 제거하도록 수행된다. 그 결과, 실리콘 산화물층(411)은 제 1 트렌치(212)의 좌측 측벽으로부터 완전히 제거되고, 작은 부분이 제 1 트렌치(212)의 하부 부분에 남아 있다. 또한, 실리콘 산화물층(411)은 제 1 주표면(110)으로부터 제거되어 있다.
또한, 경사 이온 주입 단계가 도 5b의 우측부에 도시된 화살표에 의해 표시된 바와 같이 수행된다. 경사 이온 주입 단계가 도면의 도시된 평면 앞뒤에 배치된 반도체부 내의 반도체부를 도핑하도록 수행된다. 더 상세하게, 도 5b의 좌측부에 또한 도시되어 있는 인접한 제 1 트렌치(212) 사이의 바디부는 이 도핑 단계에 기인하여 도핑된다. 실리콘 산화물층(411)을 에칭하고 바디 영역(220)을 도핑하는 이들 프로세스를 수행하기 위한 하나의 단일 마스크(300)의 사용에 기인하여, 이들 부분의 정렬은 향상될 수 있다. 일반적으로, 마스크(300)는 예를 들어, 정렬이 이온 주입 중에 고투(struggle)를 고려하여 수행될 수 있도록 뒤로 잡아당김으로써 더 수정될 수 있다. 단계의 연속은 프로세스 요구에 따라 선택될 수 있다.
도 5c는 실시예에 따른 프로세스를 수행한 후에 종단 트렌치(272)를 포함하는 제 1 트렌치(212)의 단면도를 도시한다. 도 5c의 단면도의 위치는 도 3b의 단면도의 위치에 대략적으로 대응한다. 본 실시예에 따르면, 종단 트렌치의 "내부" 측벽 상의 유전층(271)의 부분은 제거되고, 얇은 게이트 유전층(211)으로 교체되어 있고, 반면에 종단 트렌치의 측벽 상의 이 유전층의 하부 부분은 유지되어 있다. 이에 따라, 유전층(271)은 종단 트렌치 내의 도전성 재료와 반도체 바디 사이에 충분한 절연을 제공한다. 트랜지스터의 바디 영역(220)은 종단 트렌치(272)로 연장한다.
도 6은 트랜지스터 어레이 및 종단 영역을 포함하는 반도체 디바이스를 제조하는 단계를 도시한다. 도시된 바와 같이, 방법은 소스 영역, 드레인 영역, 바디 영역, 드리프트 구역, 및 게이트 전극을 바디 영역에 형성하는 단계(S100)를 포함한다. 게이트 전극은 바디 영역 내에 형성된 채널의 전도도를 제어하도록 구성되고, 바디 영역 및 드리프트 구역은 소스 영역과 드레인 영역 사이에 제 1 방향을 따라 배치되고, 제 1 방향은 제 1 주표면에 평행하다. 바디 영역은 반도체 기판 내의 인접한 제 1 트렌치에 의해 제 1 방향을 따라 연장하는 제 1 리지 내로 패터닝된다. 방법은 종단 트렌치를 형성하는 단계(S110)를 더 포함한다. 종단 트렌치의 부분은 제 1 방향으로 연장하고, 종단 트렌치의 길이는 게이트 트렌치의 길이보다 길고, 길이는 제 1 방향을 따라 측정된다. 다른 실시예에 따르면, 반도체 디바이스는 브리지 회로, 컨버터, 인버터 및 모터 드라이브와 같은 전자 디바이스의 구성요소일 수 있다. 이에 따라, 다른 실시예가 본 명세서에 전술되어 있는 반도체 디바이스를 포함하는 이러한 전자 디바이스에 관한 것이다.
특정 실시예가 본 명세서에 예시되고 설명되었지만, 다양한 대안적인 및/또는 등가의 구현예가 본 발명의 범주로부터 벗어나지 않고 도시되고 설명된 특정 실시예에 대해 대체될 수 있다는 것이 당 기술 분야의 숙련자들에 의해 이해될 수 있을 것이다. 본 출원은 본 명세서에 설명된 특정 실시예의 임의의 개조 또는 변형을 커버하도록 의도된다. 따라서, 본 발명은 단지 청구범위 및 이들의 등가물에 의해서만 한정되도록 의도된다.

Claims (23)

  1. 제 1 주표면(110)을 갖는 반도체 기판(100) 내에 형성된 반도체 디바이스(1)로서,
    트랜지스터 어레이(10) 및 종단 영역(20)을 포함하되,
    상기 트랜지스터 어레이(10)는,
    소스 영역(201)과,
    드레인 영역(205)과,
    바디 영역(220)과,
    드리프트 구역(260)과,
    상기 바디 영역(220)에 있는 게이트 전극(210)을 포함하고,
    상기 게이트 전극(210)은 상기 바디 영역(220)에 형성된 채널의 전도도를 제어하도록 구성되며, 상기 게이트 전극(210)은 복수의 제 1 트렌치(212) 내에 배치되고, 상기 바디 영역(220) 및 상기 드리프트 구역(260)은 상기 소스 영역(201)과 상기 드레인 영역(205) 사이에 제 1 방향을 따라 배치되며, 상기 제 1 방향은 상기 제 1 주표면에 평행하고, 상기 바디 영역(220)은 상기 제 1 방향을 따라 연장하는 제 1 리지(ridge)의 형상을 가지며, 바디 접촉부가 상기 바디 영역을 소스 접점에 접속하고,
    상기 종단 영역(20)은 종단 트렌치(272)를 포함하며, 상기 종단 트렌치(272)의 일부분은 상기 제 1 방향으로 연장하고, 상기 종단 트렌치(272)의 길이는 상기 제 1 트렌치(212)의 길이보다 크며, 상기 길이는 상기 제 1 방향을 따라 측정되는
    반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 복수의 제 1 트렌치(212)는 상기 바디 영역(220)을 리지의 형상으로 패터닝하는
    반도체 디바이스.
  3. 제 1 항에 있어서,
    절연층(271)이 상기 종단 트렌치의 측벽(sidewalls) 및 하부측(bottom side) 상에 배치되고, 상기 종단 트렌치(272) 내에 도전성 재료(270)가 충진되는
    반도체 디바이스.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 트랜지스터 어레이(10)는 상기 제 1 방향으로 연장하는 복수의 전계판 트렌치들(field plate trenches)(252)을 더 포함하고, 상기 전계판 트렌치들(252)은 상기 제 1 트렌치(212)와 상기 드레인 영역(205) 사이에서 상기 제 1 방향을 따라 배열되는
    반도체 디바이스.
  5. 제 4 항에 있어서,
    상기 전계판 트렌치들(252) 사이의 거리는 상기 종단 트렌치(272)와 상기 종단 트렌치(272)에 인접한 전계판 트렌치 사이의 거리와 같거나 큰
    반도체 디바이스.
  6. 제 4 항에 있어서,
    상기 종단 트렌치(272)의 일부분의 폭은 상기 전계판 트렌치들(252)의 폭과 같고, 상기 폭은 상기 제 1 방향에 수직인 방향에서 측정되는
    반도체 디바이스.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 종단 트렌치(272)의 폭은 상기 제 1 방향을 따라 변하는
    반도체 디바이스.
  8. 제 4 항에 있어서,
    상기 종단 트렌치(272)는 상기 제 1 트렌치(212)에 인접한 제 1 종단 트렌치부(272b) 및 상기 전계판 트렌치들(252)에 인접한 제 2 종단 트렌치부(272a)를 포함하는
    반도체 디바이스.
  9. 제 8 항에 있어서,
    상기 제 1 종단 트렌치부(272b)의 폭은 상기 제 2 종단 트렌치부(272a)의 폭보다 작은
    반도체 디바이스.
  10. 제 8 항에 있어서,
    상기 제 1 종단 트렌치부(272b) 내의 도전성 재료 및 상기 제 2 종단 트렌치부(272a) 내의 도전성 재료를 더 포함하며, 상기 제 1 종단 트렌치부(272b) 내의 도전성 재료는 상기 제 2 종단 트렌치부(272a) 내의 도전성 재료로부터 절연되고 상이한 단자들과 각각 접속되는
    반도체 디바이스.
  11. 제 8 항에 있어서,
    상기 제 1 종단 트렌치부(272b)의 깊이는 상기 제 2 종단 트렌치부(272a)의 깊이보다 작은
    반도체 디바이스.
  12. 제 8 항에 있어서,
    상기 종단 트렌치(272) 내에 도전성 재료(270)가 배치되고, 상기 도전성 재료는 절연층에 의해 인접한 반도체 재료로부터 절연되며, 상기 절연층의 두께는 상기 제 1 종단 트렌치부(272b)에서보다 상기 제 2 종단 트렌치부(272a)에서 더 큰
    반도체 디바이스.
  13. 제 10 항에 있어서,
    상기 제 1 종단 트렌치부(272b) 내의 도전성 재료는 게이트 단자에 접속되고, 상기 게이트 단자를 상기 게이트 전극(210)과 접속시키는 게이트 접속 라인이 상기 제 1 종단 트렌치부(272b) 위로 라우팅되는
    반도체 디바이스.
  14. 제 4 항에 있어서,
    인접한 전계판 트렌치들(252) 사이의 피치는 인접한 제 1 트렌치들(212) 사이의 피치와 같거나 큰
    반도체 디바이스.
  15. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 트랜지스터 어레이(10)는 상기 종단 트렌치(272)에 의해 둘러싸이는
    반도체 디바이스.
  16. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 종단 트렌치(272)의 일부분은 상기 종단 트렌치(272)의 다른 부분보다 큰 깊이를 갖는
    반도체 디바이스.
  17. 제 1 주표면을 갖는 반도체 기판(100) 내에 트랜지스터 어레이(10) 및 종단 영역(20)을 포함하는 반도체 디바이스(1)를 제조하는 방법으로서,
    소스 영역(201), 드레인 영역(205), 바디 영역(220) 및 드리프트 구역(260)을 형성하는 단계와,
    상기 바디 영역(220)에 게이트 전극(210)을 형성하는 단계 - 상기 게이트 전극(210)은 상기 바디 영역(220) 내에 형성된 채널의 전도도를 제어하도록 구성되고, 상기 게이트 전극(210)은 복수의 제 1 트렌치(212) 내에 형성되며, 상기 바디 영역(220) 및 상기 드리프트 구역(260)은 상기 소스 영역(201)과 상기 드레인 영역(205) 사이에서 제 1 방향을 따라 배치되고, 상기 제 1 방향은 상기 제 1 주표면에 평행하며, 상기 바디 영역(220)은 상기 제 1 방향을 따라 연장하는 제 1 리지의 형상을 가지고, 바디 접촉부가 상기 바디 영역을 소스 접점에 접속함 - 와,
    종단 트렌치(272)를 형성하는 단계 - 상기 종단 트렌치(272)의 일부는 상기 제 1 방향으로 연장하고, 상기 종단 트렌치(272)의 길이는 상기 제 1 트렌치(212)의 길이보다 크며, 상기 길이는 상기 제 1 방향을 따라 측정됨 - 와,
    상기 종단 트렌치의 측벽 및 하부측 상에 절연층(271)을 형성하고 상기 종단 트렌치(272) 내에 도전성 재료를 충진하는 단계를 포함하는
    반도체 디바이스의 제조 방법.
  18. 제 17 항에 있어서,
    상기 제 1 방향으로 연장하는 복수의 전계판 트렌치들(252)을 형성하는 단계를 더 포함하는
    반도체 디바이스의 제조 방법.
  19. 제 18 항에 있어서,
    상기 종단 트렌치(272) 및 상기 전계판 트렌치들(252)은 조인트 프로세싱 단계를 사용하여 형성되는
    반도체 디바이스의 제조 방법.
  20. 삭제
  21. 제 18 항 또는 제 19 항에 있어서,
    상기 종단 트렌치(272) 및 상기 전계판 트렌치들(252)은 하나의 공통 포토마스크를 사용하여 패터닝되는
    반도체 디바이스의 제조 방법.
  22. 제 18 항 또는 제 19 항에 있어서,
    상기 게이트 전극(210)을 형성하는 단계는 상기 제 1 주표면 내에 복수의 제 1 트렌치들(212)을 형성하는 단계를 포함하고, 상기 제 1 트렌치들(212)은 상기 제 1 방향으로 연장하는
    반도체 디바이스의 제조 방법.
  23. 제 1 항 내지 제 3 항 중 어느 한 항에 따른 반도체 디바이스(1)를 포함하는 전자 디바이스로서,
    상기 전자 디바이스는 브리지 회로, 컨버터, 인버터 및 모터 드라이브의 그룹으로부터 선택되는
    전자 디바이스.
KR1020160015771A 2015-02-13 2016-02-11 트랜지스터 어레이 및 종단 영역을 포함하는 반도체 디바이스 및 그 반도체 디바이스의 제조 방법 KR101847259B1 (ko)

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EP4092724A1 (en) * 2021-05-21 2022-11-23 Infineon Technologies Austria AG Semiconductor die with a vertical power transistor device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120112268A1 (en) * 2010-11-04 2012-05-10 Sung-Shan Tai Termination structure of power semiconductor device and manufacturing method thereof

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6355532B1 (en) * 1999-10-06 2002-03-12 Lsi Logic Corporation Subtractive oxidation method of fabricating a short-length and vertically-oriented channel, dual-gate, CMOS FET
DE10326523A1 (de) * 2003-06-12 2005-01-13 Infineon Technologies Ag Feldeffekttransistor, insbesondere doppelt diffundierter Feldeffekttransistor, sowie Herstellungsverfahren
US7977193B1 (en) * 2010-08-20 2011-07-12 Monolithic Power Systems, Inc. Trench-gate MOSFET with capacitively depleted drift region

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120112268A1 (en) * 2010-11-04 2012-05-10 Sung-Shan Tai Termination structure of power semiconductor device and manufacturing method thereof

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