CN107026207B - 包括横向晶体管的半导体器件 - Google Patents

包括横向晶体管的半导体器件 Download PDF

Info

Publication number
CN107026207B
CN107026207B CN201710063176.5A CN201710063176A CN107026207B CN 107026207 B CN107026207 B CN 107026207B CN 201710063176 A CN201710063176 A CN 201710063176A CN 107026207 B CN107026207 B CN 107026207B
Authority
CN
China
Prior art keywords
region
semiconductor device
layer
drift
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710063176.5A
Other languages
English (en)
Other versions
CN107026207A (zh
Inventor
F.希尔勒
A.毛德
A.迈泽
T.施勒泽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Publication of CN107026207A publication Critical patent/CN107026207A/zh
Application granted granted Critical
Publication of CN107026207B publication Critical patent/CN107026207B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H01L29/7832—Field effect transistors with field effect produced by an insulated gate with multiple gate structure the structure comprising a MOS gate and at least one non-MOS gate, e.g. JFET or MESFET gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Landscapes

  • Microelectronics & Electronic Packaging (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及包括横向晶体管的半导体器件。一种半导体器件（1）包括第一导电类型的源极区（201）和漏极区（204）。源极区（201）和漏极区（204）布置在与半导体衬底（100）的第一主表面（100）平行的第一方向上。半导体器件（1）进一步包括层堆叠（241），层堆叠（241）包括第一导电类型的漂移层（211）和第二导电类型的补偿层（221）。漏极区（204）与漂移层（211）电连接。半导体器件进一步包括延伸到半导体衬底（100）中的第二导电类型的连接区（222），该连接区（222）与补偿层（221）电连接，其中掩埋半导体部分（253）不与漂移层（211）完全重叠。

Description

包括横向晶体管的半导体器件
背景技术
通常在汽车和工业电子装置中采用的功率晶体管应当在确保高电压阻断能力的同时具有低导通状态电阻（Ron·A）。例如，根据应用需要，MOS（“金属氧化物半导体”）功率晶体管应当能够阻断几十到几百或几千伏的漏极到源极电压Vds。MOS功率晶体管通常传导非常大的电流，该电流在约2至20 V的典型栅极-源极电压下可以高达几百安培。
正在开发其他类型的横向MOS晶体管，包括漏极延伸区或漂移区段。特别地，正在进行关于包括超结层堆叠的横向晶体管的开发。
根据本发明，上述目的通过根据独立权利要求的要求保护的主题来实现。在从属权利要求中限定了其他发展。
发明内容
根据实施例，一种半导体器件包括第一导电类型的源极区和漏极区。源极区和漏极区布置在与半导体衬底的第一主表面平行的第一方向上。该半导体器件进一步包括层堆叠，该层堆叠包括第一导电类型的漂移层和第二导电类型的补偿层。漏极区与漂移层电连接。半导体器件进一步包括延伸到半导体衬底中的第二导电类型的连接区，连接区与补偿层电连接，其中掩埋半导体部分不与漂移层完全重叠。
根据另一实施例，半导体器件包括漂移接触区、第一导电类型的漏极区，该漂移接触区和该漏极区布置在与半导体衬底的第一主表面平行的第一方向上。半导体器件进一步包括层堆叠，该层堆叠包括第一导电类型的漂移层和第二导电类型的补偿层。漏极区电连接到漂移层。半导体器件进一步包括延伸到半导体衬底中的第二导电类型的连接区，该连接区与补偿层电连接。半导体器件进一步包括在层堆叠下方并且与漏极区电接触的第一导电类型的掩埋半导体部分，该掩埋半导体部分具有软掺杂分布。
根据实施例，半导体器件包括源极区、漏极区、与源极区相邻的体区、以及配置为控制在体区中形成的沟道的导电性的栅电极。栅电极布置在半导体衬底中延伸的栅极沟槽中。半导体器件进一步包括漂移区段。源极区、漏极区、体区和漂移区段布置在与半导体衬底的第一主表面平行的第一方向上。半导体器件进一步包括在体区下方的第二导电类型的掩埋半导体部分，该掩埋半导体部分具有软掺杂分布。
本领域技术人员在阅读下面的详细描述和查看附图时将认识到附加特征和优点。
附图说明
附图被包括以提供对本发明的实施例的进一步理解，并且附图被并入本说明书中并构成本说明书的一部分。附图示出了本发明的实施例，并与描述一起用于解释原理。本发明的其他实施例和许多预期的优点将被容易地领会，因为它们通过参考下面的详细描述变得更好理解。附图的元件不一定相对于彼此成比例。相同的附图标记指定相应的类似部件。
图1A示出根据实施例的半导体器件的透视图。
图1B和1C示出图1A所示的半导体器件的横截面视图。
图1D示出具有软掺杂分布的掺杂半导体衬底的示例的横截面视图。
图2A示出根据另一实施例的半导体器件的透视图。
图2B和2C示出对应的半导体器件的横截面视图。
图3A示出根据另一实施例的半导体器件的透视图。
图3B和3C示出半导体器件的其他实施例的横截面视图。
图4A示出根据实施例的半导体器件的垂直横截面视图。
图4B示出图4A所示的半导体器件的水平横截面视图。
图4C示出根据实施例的半导体器件的垂直横截面视图。
图4D示出根据实施例的半导体器件的一部分的另一横截面视图。
图5A示出根据实施例的半导体器件的一部分的横截面视图。
图5B示出根据实施例的电子器件的平面图。
图6A示出根据实施例的另一半导体器件的水平横截面视图。
图6B示出半导体器件的等效电路图。
图7A示出根据实施例的半导体器件的垂直横截面视图。
图7B示出图7A所示的半导体器件的水平横截面视图。
具体实施方式
在下面的详细描述中，参考附图，附图形成该描述的一部分，并且在附图中通过图示的方式图示了其中可以实践本发明的特定实施例。在这点上，参考所描述的附图的定向使用诸如“顶”、“底”、“前”、“后”、“首”、“尾”等的方向术语。因为本发明的实施例的部件可以以多个不同的定向被定位，所以方向术语用于图示的目的，并且绝不是限制性的。要理解的是，在不脱离由权利要求限定的范围的情况下，可以利用其他实施例并且可以进行结构或逻辑改变。
实施例的描述不是限制性的。特别地，下文描述的实施例的元件可以与不同实施例的元件组合。
如本文所使用的，术语“具有”、“含有”、“包含”、“包括”等是开放式术语，其指示所述元件或特征的存在，但不排除附加元件或特征。除非上下文另有明确指示，否则冠词“一”、“一个”和“该”旨在包括复数以及单数。
如本说明书中所采用的，术语“耦合”和/或“电耦合”并不意图表示元件必须直接耦合在一起——可以在“耦合”或“电耦合”元件之间提供介入元件。术语“电连接”旨在描述电连接在一起的元件之间的低欧姆电连接。
附图和描述通过接近掺杂类型“n”或“p”指示“ - ”或“+”来图示相对掺杂浓度。例如，“n-”表示低于“n”掺杂区的掺杂浓度的掺杂浓度，而“n+”掺杂区具有比“n”掺杂区更高的掺杂浓度。相同相对掺杂浓度的掺杂区不必具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区可以具有相同或不同的绝对掺杂浓度。在附图和描述中，为了更好的理解，通常将掺杂部分指定为“p”或“n”掺杂的。如清楚理解的，该指定绝不旨在是限制性的。掺杂类型可以是任意的，只要实现所描述的功能。此外，在所有实施例中，掺杂类型可以颠倒。
本说明书涉及“第一”和“第二”导电类型的掺杂剂，半导体部分掺杂有该掺杂剂。第一导电类型可以是p型，并且第二导电类型可以是n型，或反之亦然。公知的是，根据源极和漏极区的极性或掺杂类型，诸如金属氧化物半导体场效应晶体管（MOSFET）的绝缘栅场效应晶体管（IGFET）可以是n沟道或p沟道MOSFET。例如，在n沟道MOSFET中，源极区和漏极区掺杂有n型掺杂剂。在p沟道MOSFET中，源极区和漏极区掺杂有p型掺杂剂。如应当清楚地理解的，在本说明书的上下文中，掺杂类型可以颠倒。如果使用方向性语言描述特定电流路径，则该描述要仅被理解为指示电流的路径而不是极性，即电流是从源极流到漏极还是从漏极流到源极。附图可以包括极性敏感部件，例如二极管。应当清楚地理解，这些极性敏感部件的特定布置作为示例而被给出，并且可以颠倒以便实现所描述的功能，这取决于第一导电类型是指n型还是p型。
在以下描述中使用的术语“晶圆”、“衬底”或“半导体衬底”可以包括具有半导体表面的任何基于半导体的结构。晶圆和结构应理解为包括硅、绝缘体上硅（SOI）、蓝宝石上硅（SOS）、掺杂和未掺杂的半导体、由基础半导体基底支撑的硅的外延层以及其他半导体结构。半导体不需要是基于硅的。半导体也可以是硅-锗、锗或砷化镓。根据其他实施例，碳化硅（SiC）或氮化镓（GaN）可以形成半导体衬底材料。根据下文描述的实施例，半导体衬底可以包括相同或不同导电类型的若干层。此外，可以以不同的掺杂浓度对若干层进行掺杂。例如，半导体衬底可以包括相同导电类型的若干层，这些层以不同的掺杂浓度被掺杂。
如本说明书中使用的术语“垂直的”旨在描述垂直于半导体衬底或半导体本体的第一表面布置的定向。
如本说明书中使用的术语“横向的”和“水平的”旨在描述与半导体衬底或半导体本体的第一表面平行的定向。这可以例如是晶圆或管芯的表面。
图1A示出根据实施例的半导体器件1的透视图。半导体器件1包括晶体管，该晶体管包含源极区201、漏极区204、栅电极210和漂移区段240。漏极区204可以是第一导电类型的，并且可以延伸到半导体衬底100的深度方向（例如z方向）中。源极区201可以是第一导电类型的。在下文中，将在第一部件和第二部件方面描述半导体器件1。第一部件包括基本晶体管元件，诸如源极区201、与源极区201和本体部分250相同的导电类型的晶体管接触部分217。栅电极210配置成控制在源极区201和晶体管接触部之间的本体区250中形成的沟道（导电反转层）的导电性。第二部件包括漂移接触区218、漂移区段240和漏极区204。漂移接触区218接触晶体管接触部分217。第一部件可以以任意方式实现，使得其具体描述在现阶段被省略。
漂移接触区218和漏极区204布置在与半导体衬底100的第一主表面110平行的第一方向上。半导体器件进一步包括层堆叠241，层堆叠241包括第一导电类型的漂移层211和第二导电类型的补偿层221。漏极区204与漂移层211电连接。半导体器件进一步包括延伸到半导体衬底100的深度方向中的第二导电类型的连接区222。连接区222与补偿层221电连接。半导体器件1还包括掩埋半导体部分253。根据实施例，掩埋半导体层253可以是第二导电类型的。根据另一实施例，掩埋半导体层253可以是第一导电类型的。掩埋半导体层253可以被设置在层堆叠下方并且与连接区222电接触。掩埋半导体部分253不与漂移层211完全重叠。
图1A所示的晶体管实现了横向晶体管，即其中主要在水平方向上实现电流流动的晶体管。晶体管包括包含超结层堆叠241的漂移区段240。超结层堆叠241可以包括一系列具有相反极性的掺杂单晶半导体子层211、221。例如，第一导电类型的掺杂层之后可以是第二导电类型的层，反之亦然。第一导电类型的层可以实现漂移层211，并且第二导电类型的层可以实现补偿层221。根据实施例，层堆叠241可以包括至少两个或三个漂移层211以及至少两个或三个补偿层221。
在包括超结层堆叠241的所谓补偿器件中，当对晶体管施加截止电压时，因为每一个具有不同掺杂类型的相邻子层的电荷载流子彼此补偿，所以可以有效地阻断电流流动。结果，使得相邻的p和n掺杂区在截止状态下完全耗尽。因此，为了实现与常规器件类似的击穿特性，可以增加掺杂层的掺杂浓度，从而在导通状态下导致降低的电阻率。在超结层堆叠中，可以选择子层211、221中的每一个的厚度，使得在截止电压的情况下，这些层可以完全耗尽。例如，层堆叠241可以具有2至200μm或更大的厚度，例如10至100μm的厚度。个体层211、221的厚度可以是0.1至5μm。如容易领会的，漂移层211应当通过低欧姆连接与晶体管的有源部分（例如，晶体管接触部217）连接。此外，补偿层应当通过适当的连接元件电连接到适当的电位。漂移层211和补偿层221被形成为水平层。更具体地，这些层中的每一个的主表面可以与半导体衬底100的第一主表面110平行。
根据图1A所示的实施例，连接区222是第二导电类型的，并且延伸到半导体衬底的深度方向中。例如，连接区222延伸到层堆叠241的底部部分。连接区222可以形成在半导体衬底的第一主表面110中形成的空穴沟槽234的掺杂侧壁。空穴沟槽234的内部部分可以填充有导电材料，诸如掺杂多晶硅、掺杂单晶硅、硅化物或金属，以形成连接接触部231。连接接触部231可以电连接到连接端子232。其中设置有连接区222和连接接触部231的多个空穴沟槽234可以布置成沿着垂直于第一方向的第二方向（例如y方向）。根据实施例，掩埋半导体部分253被设置在连接部分222和连接接触部231下方并与连接部分222和连接接触部231直接接触。
漂移层211可以例如经由漂移接触掺杂219电连接到漂移接触区218。例如，漂移接触区218可以布置在接触凹槽220中，该接触凹槽220在与第一主表面110平行的第二方向（例如，y方向）上延伸。面向层堆叠241的漂移接触凹槽220的侧壁可以具有掺杂侧壁219，以使得能够与漂移层211接触。漂移接触凹槽的相对侧壁可以被适当地掺杂以形成晶体管接触部分217。晶体管接触部分217经由漂移接触区218电连接到漂移层211。
根据实施例，半导体器件1可以进一步包括设置在晶体管接触部分217和源极区201之间的本体区250。栅电极210可以被设置成与本体区250相邻。例如，栅电极210可以通过栅极电介质层209与本体区250绝缘。
当晶体管例如通过经由栅极端子215向栅电极210施加适当电压而导通时，在本体区250和栅极电介质层209之间的边界处形成导电反转层（沟道）。因此，晶体管处于经由漂移区段240从源极区201到漏极区204的导通状态。
当对应于截止状态的电压被施加到栅电极210时，在本体区250和栅极电介质层209之间的边界处不形成导电沟道，使得没有电流流动。此外，超结层堆叠241的漂移层211可以被完全耗尽，使得防止电流流动，并且器件具有高压特性。源极区201可以连接到源极端子203。例如，源极端子203可以被保持在地电位。此外，连接区222可以经由连接接触部231电连接到连接端子232。根据实施例，连接接触部231可以经由源极接触部202电连接到源极区201。超结层堆叠241的漂移层211的耗尽是由连接部分222处的相对于漂移接触区218为负的电压引起的。
半导体器件还包括掩埋半导体部分253。掩埋半导体部分253可以例如是第二导电类型的，并且可以被设置在层堆叠下方并且可以与连接区222电连接。第二导电类型的掩埋半导体部分253可以直接与漂移层211相邻。例如，层堆叠241的最下层可以是漂移层211。例如，掩埋半导体部分可以横向延伸到源极区201下方的部分。
根据实施例，掩埋半导体部分253不与漂移层211完全重叠。因此，掩埋半导体部分253在水平方向上仅部分地与漂移层211重叠。例如，可以存在漂移层211的水平部分，在该水平部分处不存在掩埋半导体部分253。掩埋半导体部分253的一部分可以被设置在本体区250下方。根据实施例，掩埋半导体部分253的面积可以近似等于或者小于或者甚至大于漂移层211的面积，掩埋半导体部分253相对于漂移层211沿着第一方向偏移。由于掩埋半导体部分253的存在，可以进一步改善电流阻断特性。此外，可以避免电场的峰值。根据实施例，掩埋层或掩埋部分的掺杂分布可以是所谓的“软掺杂分布”，其将在下面参考图1D进行解释。
图1B示出根据实施例的半导体器件的垂直横截面视图。应当注意，图1B的横截面视图示出了图1A中未示出的特征。这些特征可以被实现为可选特征。基本上，图1B的横截面视图是在如图1B的所示的I和I'之间取得的，以便与空穴沟槽234相交。因为图1B所示的实施例包括已经在参考图1A的同时讨论的若干元件，所以省略其详细描述。如应当清楚地理解的，已经参考图1A描述并且在图1B中存在的元件示出了图1B的设备中的相同功能，除非另有指示。如图1B所示，第二导电类型的掩埋半导体部分253与连接区222电连接。掩埋半导体部分253被形成为与层堆叠241的下部分和连接区222物理接触。例如，掩埋半导体部分253可以物理接触漂移层211。根据图1B所示的实施例，掩埋半导体部分253被设置在本体部分250的仅仅一部分下方，并且不延伸到源极区201。
连接区域222经由连接接触部231电连接到与源极区201连接的端子232。漏极接触部205可以被形成以便延伸到半导体衬底的第二主表面120。例如，漏极导电层207可以布置在半导体衬底的第二主表面120上，并且漏极接触部205可以电连接到漏极导电层207。根据另一实施例，漏极导电层207可以被掩埋在半导体衬底100中。
半导体衬底100可以包括不同掺杂类型的若干层或部分。根据图1B的实施例，半导体衬底100可以是第一导电类型的，以便使漏极区与半导体器件的其他部件电绝缘。在该实施例中，掩埋半导体层253使漏极接触部205与漂移接触区218绝缘。根据其他实施例，漏极区204和漏极接触部205可以沿着y方向分段。例如，具有与空穴沟槽234的形状类似的形状的多个漏极接触凹槽（未示出）可以被设置在半导体衬底100中。导电材料可以被填充在漏极接触凹槽中，以形成漏极接触部205。漏极接触凹槽的侧壁可以被掺杂以形成漏极区。此外，以对应的方式，漂移接触凹槽220可以被分段以形成多个分离的漂移接触部218。漂移接触凹槽220的侧壁可以被掺杂以形成晶体管接触部分217和接触掺杂219。图1C示出根据实施例的半导体器件的横截面视图。根据图1C的实施例，源极区201、本体区250和晶体管接触部分217可以布置成沿着第一方向。栅电极210可以例如被实现为平面栅电极，该电极可以与接触本体区的水平表面110的栅极电介质209接触。栅电极210可以被设置在半导体衬底100上方。晶体管接触部分217可以经由漂移接触区218连接到漂移层211。根据图1C所示的实施例，源极接触部202延伸到第二主表面120。源极端子203可以布置在第二主表面120的一侧。源极接触部202可以与第一主表面110处的部件断开。
下文将参考图1D来更详细地解释术语“软掺杂分布”。解释涉及具有第一或第二导电类型的掺杂，而与要掺杂的半导体材料是第一导电类型还是第二导电类型无关。更详细地，pn结以及同质结可以具有软掺杂分布。通常，在通过离子注入执行掺杂过程之后，掺杂部分将具有掺杂剂的Pearson样分布。由于热处理步骤，掺杂剂可以进一步在半导体材料中扩散，从而导致掺杂剂的高斯密度分布。用于描述软掺杂分布的参数涉及所谓的特征长度，特征长度是沿着其掺杂浓度降低到掺杂浓度的参考值的1/e的值的长度。例如，在具有软掺杂分布的部分中，特征长度可以是0.5μm至10μm，例如4至8μm。图1D图示了具有带有软掺杂分布的掺杂部分252、253的半导体衬底100。附图标记265指示相等掺杂水平的轮廓。换种说法，沿着任何轮廓265，掺杂水平近似相等。例如，随着掺杂水平从轮廓2651到轮廓2652而降低到1/e，从轮廓2651到轮廓2652的距离对应于掺杂分布的特征长度c1。
为了实现软掺杂分布，最大掺杂浓度可以是1E15 cm-3至1E17 cm-3。当执行离子注入过程时，典型的注入剂量可以是3E12至6E13 cm-2。相邻半导体材料的掺杂浓度可以是1E14 cm-3。因此，在掺杂部分和相邻半导体材料之间形成的pn结或同质结可以具有改善的性质。例如，在结处生成的电场可以是平滑的，并且可以避免电场的峰值或边缘。通常，半导体衬底的掺杂类型可以是n型或p型。例如，当半导体器件1是源极向下器件（如例如图1C所示）时，衬底可以是p型衬底。当半导体器件1是漏极向下器件（如例如图1B所示）时，衬底可以是n型衬底。
根据示例，可以通过执行用于将掺杂剂引入到半导体层中的掩模离子注入过程来形成这种软掺杂分布。此后，在高温下执行扩散步骤。例如，在该处理步骤期间，半导体衬底的表面可以由氧化物覆盖。此后，层堆叠241可以例如通过随后沉积不同掺杂层或通过执行对应的离子注入步骤来形成。在这些过程期间，半导体器件经受低温，以便于保持掩埋半导体部分和层堆叠的掺杂分布。
图2A示出根据另一实施例的半导体器件。图2A所示的半导体器件包括与以上参考图1A至1C所描述的部件类似的部件。此外，半导体器件1包括电连接到漏极区204的第一导电类型的掩埋半导体部分252。其他部件可以类似于上面已经讨论的部件。图2A所示的半导体器件包括第一导电类型的源极区201和漏极区204。漏极区204在半导体衬底100的深度方向（例如，z方向）上延伸。源极区201和漏极区204布置在与半导体衬底100的第一主表面110平行的第一方向（例如，x方向）上。半导体器件还包括层堆叠241，层堆叠241包括第一导电类型的漂移层211和第二导电类型的补偿层221。漏极区204电连接到漂移层211。
半导体器件还包括延伸到半导体衬底的深度方向中的第二导电类型的连接区222。连接区222电连接到补偿层221。半导体器件还包括第一导电类型的掩埋半导体部分252，掩埋半导体部分252被设置在层堆叠下方并且与漏极区204电接触。第一导电类型的掩埋半导体部分具有如上面参考图1D所解释的软掺杂分布。由于该掺杂分布，可以避免电场的峰值，这导致半导体器件的改善的性能。例如，第一导电类型的掩埋半导体部分252可以直接与第二导电类型的补偿层221相邻。换言之，层堆叠的最下层可以通过补偿层221实现。在另一实施例中，它被实现为漂移层211。例如，补偿层221和漂移层211可以以比相邻半导体衬底材料更高的掺杂浓度而被掺杂。例如，漂移层211和补偿层221可以以1015 cm-3至5·1016 cm-3的范围内的浓度而被掺杂。
根据实施例，掩埋半导体部分252不与补偿层221完全重叠。因此，掩埋半导体部分252可以仅与补偿层221部分重叠。掩埋半导体部分252的一部分可以被设置在漏极接触部205下方。
图2B示出在如图2A所示的I和I'之间取得的半导体器件的横截面视图。图2B的横截面视图被取得以便与其中设置有连接区222和连接接触部231的空穴沟槽234相交。除了图2A所示的元件之外，图2B的半导体器件可以包括第二导电类型的掩埋半导体部分253，掩埋半导体部分253可以电连接到连接区222。如上已经解释的，第二导电类型的掩埋半导体部分253的掺杂分布可以是软掺杂分布。根据其他实施例，掺杂分布不需要是软掺杂分布。
半导体器件还可以包括浮置半导体部分254，浮置半导体部分254可以是第一或第二导电类型的。浮置半导体部分可以布置在层堆叠241下方。浮置半导体部分254可以与外部端子断开。
图2C示出了半导体器件的另一横截面视图。图2C的横截面视图是在也如图2A所示的II和II'之间取得的。图2C所示的半导体器件包括电连接到连接区222（在该横截面视图中未示出）的第二导电类型的掩埋半导体部分253。半导体器件还包括电连接到漏极区204的第一导电类型的掩埋半导体部分252。半导体器件还可以包括第一场板255。第一场板255可以被设置在远离漏极区204的一侧。例如，第一场板255可以被设置在漂移接触区218或连接部222处。第一场板255可以电连接到漂移接触区218。第一场板255可以电连接到另一适当的端子，例如源极端子。第一场板255可以通过绝缘层与半导体层211、221绝缘。半导体器件还可以包括第二场板256。第二场板256可以被设置在漏极部分204的一侧。此外，第二场板256可以电连接到漏极接触部205。替代地，第二场板256可以与另一端子电连接。第二场板256可以通过绝缘层与半导体层211、221绝缘。
如应当清楚地理解的，第一和第二场板255、256中的任何一个也可以存在于上面已经参考图1A至1D解释的半导体器件中。
根据实施例，应当调整第一导电类型的掩埋半导体部分252或者第二导电类型的掩埋半导体部分253的掺杂分布以及相应掩埋部分252、253到第二主表面120的距离，其在击穿的情况下，击穿发生在垂直方向而不是横向方向上，例如，在半导体器件的边缘处。结果，可以增加对雪崩击穿的鲁棒性。
图3A示出根据另一实施例的半导体器件的透视图。基本器件结构类似于上面参考图1A至2C已经解释的器件结构。图3A进一步图示包括栅电极210的有源晶体管部分的元件。如图3A所示，栅电极210可以布置在设置在半导体衬底的第一主表面110中的栅极沟槽212中。栅极沟槽212可以在深度方向上并且在第二方向例如y方向上延伸。栅极电介质层209可以被设置在栅极沟槽212的侧壁处。此外，栅电极210被设置在栅极沟槽212内。
源极区201被设置在半导体衬底的第一主表面110处。晶体管接触部分217在垂直于第一主表面110的方向上被设置成离第一主表面110有距离。晶体管接触部分217在半导体衬底中水平地延伸。更具体地，晶体管接触部分217实现掩埋半导体部分。晶体管接触部分217可以是第一导电类型的。本体区250可以被设置在源极区201和晶体管接触区217之间。当例如通过对栅电极210施加适当的电压而使晶体管导通时，在本体区250和栅极电介质层209之间的界面处形成导电反转层（沟道213）。因此，导电沟道213在半导体衬底的深度方向上垂直延伸。结果，在源极区201和晶体管接触部分217之间经由本体区250实现电流流动，通过栅电极210来控制该电流流动。在晶体管接触部分217和漏极区204之间经由漂移接触区218和漂移区段240来实现电流流动。源极接触部202可以布置在半导体衬底的表面110处，以接触源极区201并且进一步接触本体区250。由于源极接触部202与本体区250的电接触而可以避免或抑制寄生双极晶体管。半导体器件还可以包括设置在层堆叠下方的第一或第二导电类型的掩埋半导体部分。掩埋半导体部分可以具有软掺杂分布。根据图3A的实施例，半导体器件包括电连接到连接区222的第二导电类型的掩埋半导体部分253。
根据图3B的实施例，半导体器件可以包括电连接到漏极区204的第一导电类型的掩埋半导体部分252。层堆叠的最下层可以是第二导电类型的补偿层221。图3B的实施例的其他部件类似于图3A的实施例，使得在此省略其详细描述。图3B的横截面视图是在也如图3A所示的I和I'之间取得的。
图3C示出了另一实施例，根据该实施例，半导体器件包括电连接到漏极区204的第一导电类型的掩埋半导体部分252。半导体器件还包括电连接到连接区222的第二导电类型的掩埋半导体部分253。根据实施例，掩埋半导体部分252可以具有软掺杂分布或任意掺杂分布。第二导电类型的掩埋半导体部分253可以具有软掺杂分布或任意掺杂分布。半导体器件还可以包括第一场板255，第一场板255可以被设置为与漂移接触区218相邻，并且可以电连接到漂移接触区218。
半导体器件还可以包括可以电连接到漏极区204的第二场板256。第二场板256可以被设置为与晶体管的漏极区相邻。第一和第二场板255、256可以被实现为导电层，例如掺杂多晶硅层或金属层。如图3C进一步所示，第一和第二场板255、256可以被实现为具有台阶状形状。例如，第一和第二场板255、256可以包括基本层255a、256a和可以设置在基本层上方的上层255b、256b。基本层和上层可以包括不同的材料或可以包括相同的材料。上层255b、256b可以具有比相应基本层255a、256a更大的面积。例如，上层255b、256b中的任何一个可以由金属制成。此外，基本层255a、256a中的任何一个可以由多晶硅制成。绝缘层249（例如氧化硅层）可以被设置在基本层255a、256a和上层255b、256b之间。第一或第二场板的特定结构可以应用于本文所述的任何实施例。
图4A示出了根据另一实施例的半导体器件的垂直横截面视图。图4A的横截面视图是在也如图4B所示的II和II'之间取得的。与上述实施例不同，半导体器件的本体区250在深度方向上延伸到层堆叠241的近似下侧。层堆叠241包括第一导电类型的漂移层211和第二导电类型的补偿层221。漏极区204与漂移层211电连接。本体区250的部分实现第二导电类型的连接区，该连接区延伸到半导体衬底的深度方向中。实现连接区的本体区的部分与补偿层221电连接。因此，本体区250可以在层堆叠241的整个深度上电连接到补偿层221。半导体器件还包括在层堆叠下方并且与漏极区204电接触的第一导电类型的掩埋半导体部分252。
如图4A中进一步所示，栅电极210被设置在沟槽212中。沟槽212（由虚线指示）被设置在所描绘的附图平面前后。栅极沟槽212的纵轴在第一方向（例如，x方向）上延伸。由于栅电极210的该形状，栅电极可以与层堆叠241垂直地重叠。结果，其导电性可由栅电极控制的本体区的一部分沿着层堆叠241垂直地延伸。
源极区201在半导体衬底的深度方向上延伸。源极区201可以与源极接触部202电接触。如应当清楚地理解的，可以以替代方式来实现源极接触部202。栅电极210的一部分可以被设置在第一主表面110上方，并且可以沿着第二方向（例如y方向）延伸。图4A所示的半导体器件可以在第二导电类型的半导体衬底100中形成。漏极区204可以延伸到层堆叠体241的底部区。半导体器件可以包括第二导电类型的掩埋半导体部分253。第二导电类型的掩埋半导体部分253可以被设置在源极区201下方和本体区250下方。特别地，第二导电类型的掩埋半导体部分253可以与本体区250重叠。第二导电类型的掩埋半导体部分253可以具有软掺杂分布。
此外，半导体器件可以包括第一导电类型的掩埋半导体部分252。例如，第一导电类型的掩埋半导体部分252可以被设置在漏极区204下方，并且可以电连接到漏极区204。第一导电类型的掩埋半导体部分252可以具有软掺杂分布。第一导电类型的掩埋半导体部分252可以与层堆叠241水平重叠。因此，可以避免在掩埋半导体部分252、253与半导体衬底的结处的电场的峰值。
半导体器件还可以包括场板255，场板255可以例如与源极端子连接。场电介质层257可以被设置在场板255和层堆叠241之间。
图4B示出了图4A所示的半导体器件的水平横截面视图。如图4B所示，晶体管包括布置在与第一主表面110平行的第一方向上的源极区201和漏极区204。半导体器件还包括与源极区201相邻的本体区250和栅电极210，栅电极210配置成控制在本体区250中形成的导电沟道的导电性。栅电极210布置在半导体衬底的深度方向上延伸的栅极沟槽中。同样地，漏极区204在半导体衬底100的深度方向上延伸。源极区201可以布置在第二方向上延伸的源极凹槽235中。此外，漏极区204可以布置在第二方向上延伸的漏极凹槽236中。
在图4B所示的半导体器件还可以包括本体接触部分225，本体接触部分225可以将本体区250与源极接触部202电连接。本体接触区225可以是第二导电类型的掺杂部分。本体接触部分225可以在衬底的深度方向上延伸。本体接触部分225和栅电极210可以沿着第二方向被交替地设置。本体接触部分225可以与第二导电类型的掩埋半导体部分253电连接。由于本体接触部分225的存在，可以避免或抑制寄生双极晶体管。
图4C示出了可以在如图4B中所示的III和III'之间取得的实施例的横截面视图。横截面视图被取得以便与栅极沟槽212纵向相交。应当注意，在图4C的实施例和图4B的实施例之间存在一些差异。例如，源极接触部202可以在很大程度上延伸到深度方向中。此外，第二导电类型的掩埋半导体部分253具有软掺杂分布并且可以延伸到源极接触部202。在所描绘的附图平面前后的平面中，掩埋半导体部分253可以接触本体接触部分225。本体接触部分225可以具有比掩埋半导体部分253更高的掺杂浓度。
图4D示出了半导体器件的部件的横截面视图。图4D的横截面视图在IV和IV'之间取得，以便与多个栅极沟槽212相交。如所图示，栅极沟槽212可以将本体区250图案化为脊或鳍的形状。脊中的每一个可以具有顶侧250a和侧壁250b。如可以从图4B取得的，脊或鳍的纵轴对应于第一方向。
侧壁250b可以相对于第一主表面110垂直地或以大于75°的角度延伸。栅电极210可以被设置为与脊的至少两侧相邻。
当例如通过对栅电极210施加适当的电压使晶体管导通时，可以在本体区250和栅极电介质层209之间的边界处形成导电反转层（导电沟道213）。因此，场效应晶体管处于从源极区201到漏极区204的导通状态。在关断的情况下，不形成导电反转层，并且晶体管处于非导通状态。根据实施例，在脊的相对侧壁250b处形成的导电沟道区213不彼此合并，使得本体区250可以不被完全耗尽，并且可以连接到源极区和本体接触区225。
例如，对应于脊的宽度d1的相邻栅极沟槽212之间的距离可以大于200 nm，例如200至2000 nm，例如400至600 nm。晶体管还可以包括场板。当例如通过对栅电极施加对应的电压使晶体管关断时，载流子可以从漂移区段耗尽。因此，可以在保持晶体管的阻断能力的同时增加漂移区段的掺杂浓度。因此，可以进一步减小导通状态电阻，同时确保高电压阻断能力。
图5A示出了根据另一实施例的半导体器件的横截面视图。如所示出的，除了已经参考图1A至2C描述的元件之外，半导体器件可以包括电连接到漏极区204的第一导电类型的掩埋半导体部分252。此外，半导体器件包括电连接到连接接触部231的第二导电类型的掩埋半导体部分253。根据实施例，掩埋半导体部分253可以延伸到源极区201下方的衬底部分。掩埋半导体部分253可以延伸超过源极区下方的衬底部分。根据另一实施例，掩埋半导体部分253可以具有软掺杂分布。半导体器件还包括可以嵌入在第二导电类型的掩埋半导体部分253中的第一导电类型的相反掺杂部分251。如图5A所示，相反掺杂部分251的边界251a可以如虚线所示地延伸。可选地，相反掺杂部分251可以包括弱掺杂部分259，弱掺杂部分259在连接接触部231下方延伸并且被设置在第二导电类型的掩埋半导体部分253和连接接触部231之间。弱掺杂部分259可以以相对低的掺杂浓度被掺杂。根据另一实施例，部分259可以具有与掩埋半导体部分253相同的掺杂类型和浓度。此外，衬底100可以是第二导电类型的，并且可以以低掺杂浓度被掺杂。例如，衬底的掺杂浓度可以小于1e14 cm-3。由于该结构，衬底可以被保持在可能接近源极电位的电位。此外，可以将该电位设置为比源极电位更高的电压。因此，可以施加较高范围的源极电压。因而，半导体器件可以被安装到与控制集成电路相同的引线框架，而不必担心有害的影响。
图5B示出根据实施例的电气设备10的示例。电气设备10包括图5A所示的半导体器件1和用于控制半导体器件的功能的控制电路15。控制电路15可以是集成电路。例如，控制电路15可以包括驱动电路、转换电路、传感器电路等，以便提供半导体器件的期望功能。半导体器件1和控制电路15可以被安装在同一引线框架17上。电子器件的示例包括反激转换器、LED驱动器、功率因子控制（PFC）级和控制器。
图6A示出根据另一实施例的半导体器件的一部分的水平横截面视图。图6A的横截面视图是在也如图1A所示的III和III'之间取得的。当在连接接触部231和漂移层211之间存在适当的电位差时，对应的耗尽区段223在相反掺杂的半导体部分之间形成。在相邻连接接触部231的连接区222之间的距离d1可以使得耗尽区段223彼此接触，从而导致耗尽层的夹断。因此，可以进一步改善半导体器件1的阻断特性。
图6B示出已经参考图1A至1C、图2A至2C、图3A至3C和图6A描述的半导体器件的等效电路图。半导体器件1可以被解释为包括串联连接的第一晶体管11和第二晶体管12。第一晶体管11的源极区201构成完整器件1的源极区。第二晶体管12的漏极区204构成整个器件1的漏极区。第一晶体管11还包括第一漏极区217。第一晶体管11的栅电极210控制在源极区201和第一漏极区217之间形成的沟道的导电性。栅电极210可以电连接到栅极端子215。可以通过MOSFET实现第一晶体管11。可以通过JFET实现第二晶体管12。第二晶体管12包括第二源极区218。第二晶体管12的连接接触部231可以实现对应JFET的栅电极。第二晶体管12的栅电极或连接接触部231与第一晶体管11的源极区201电连接。源极区201可以被保持接地。此外，漏极区206可以连接到负载258。当晶体管关断时，漂移层211可以通过相邻补偿层221耗尽，使得电流流动被防止或劣化。可选地，进一步由于连接接触部231的距离d1，可以在漂移层211中引起夹断，这进一步增加了半导体器件1的阻断能力。
图7A示出根据另一实施例的半导体器件的横截面视图。图7A的横截面视图是在也如图7B所示的I和I'之间取得的。半导体器件包括晶体管，该晶体管包括源极区201、漏极区204、本体区250和栅电极210。源极区201、本体区250和漏极区204布置成沿着与半导体衬底100的第一主表面110平行的第一方向（例如，x方向）。栅电极210被设置在第一主表面110中形成的栅极沟槽212中。栅电极210被设置为与本体区250相邻。场板255可以被设置在栅极沟槽212中或与栅极沟槽212分离的场板沟槽中。栅极电介质层209可以被设置在本体区250和栅电极210之间。场电介质层257可以被设置在场板255和漂移区段240之间。第二导电类型的掩埋半导体部分253可以布置在本体区250下方。第二导电类型的掩埋半导体部分253可以具有如上已经解释的软掺杂分布。第二导电类型的掩埋半导体部分253可以电连接到源极接触部202。第二导电类型的掩埋半导体部分253可以与本体区250水平重叠。因此，可以存在横向区，在该横向区中存在掩埋半导体部分253和本体区。
图7B示出半导体器件1的水平横截面视图。如所图示，栅电极210和场板255可以布置在栅极沟槽212中。场电介质层257可以具有比栅极电介质层209更大的厚度。场电介质层257可以不与本体区250重叠。
尽管上面已经描述了本发明的实施例，但是显然可以实现其他实施例。例如，其他实施例可以包括权利要求中所述的特征的任何子组合或以上给出的示例中描述的元件的任何子组合。因此，所附权利要求的该精神和范围不应当限于本文包含的实施例的描述。

Claims (24)

1.一种半导体器件（1），包括：
漂移接触区（218）；
第一导电类型的漏极区（204），所述漂移接触区（218）和所述漏极区（204）布置在与半导体衬底（100）的第一主表面（110）平行的第一方向上；
层堆叠（241），包括第一导电类型的漂移层（211）和第二导电类型的补偿层（221），所述漏极区（204）与所述漂移层（211）电连接；
第二导电类型的本体区（250）；
从所述半导体衬底（100）的第一主表面（110）延伸并且延伸到所述层堆叠（241）中的第二导电类型的连接区（222），所述连接区（222）与所述补偿层（221）电连接；以及
在所述层堆叠（241）下方并且与所述连接区（222）电接触的掩埋半导体部分（253），
其中，所述掩埋半导体部分（253）不与所述漂移层（211）完全重叠，
其中在所述第一方向上，所述层堆叠（241）置于所述漏极区（204）与所述漂移接触区（218）之间，并且所述漂移接触区（218）置于所述层堆叠（241）与所述本体区（250）之间。
2.根据权利要求1所述的半导体器件（1），其中，所述层堆叠（241）是水平层堆叠，并且所述漂移层（211）是所述层堆叠（241）的最下层。
3.根据权利要求1或2所述的半导体器件（1），进一步包括源极区（201）和与所述本体区（250）相邻的栅电极（210）。
4.根据权利要求3所述的半导体器件（1），其中，所述栅电极（210）配置成控制在所述本体区（250）中形成的沟道（213）的导电性，所述沟道（213）经由晶体管接触部分（217）和漂移接触区（218）电连接到所述漂移层（211）。
5.根据权利要求3所述的半导体器件（1），其中，所述栅电极（210）被设置在所述半导体衬底（100）的第一主表面（110）中的栅极沟槽（212）中，所述栅电极（210）配置成控制在所述本体区（250）中形成的沟道（213）的导电性，所述沟道电连接到所述漂移层（211）。
6.根据权利要求5所述的半导体器件（1），其中，所述栅极沟槽（212）从所述源极区（201）横向延伸到所述层堆叠（241）。
7.根据权利要求1或2所述的半导体器件（1），进一步包括在所述层堆叠（241）下方与所述漏极区（204）电接触的第一导电类型的掩埋半导体部分（252）。
8.根据权利要求1或2所述的半导体器件（1），进一步包括在所述层堆叠（241）上方的第一场板（255），所述第一场板（255）布置在远离所述漏极区（204）的一侧。
9.根据权利要求8所述的半导体器件（1），进一步包括在所述层堆叠（241）上方的第二场板（256），所述第二场板（256）布置在所述漏极区（204）的一侧。
10.根据权利要求1或2所述的半导体器件（1），进一步包括第一掺杂类型的相反掺杂部分（251），所述相反掺杂部分（251）嵌入在所述掩埋半导体部分（253）中并且直接与接触所述漂移层（211）的漂移接触区（218）相邻。
11.根据权利要求1或2所述的半导体器件（1），其中，所述掩埋半导体部分（253）被设置在所述连接区（222）下方并且与所述连接区（222）直接接触。
12.根据权利要求1或2所述的半导体器件（1），其中，所述层堆叠（241）包括三个漂移层（211）和三个补偿层（221）。
13.根据权利要求1或2所述的半导体器件（1），其中，所述掩埋半导体部分（253）具有软掺杂分布，在所述软掺杂分布中，掺杂浓度沿其降低到掺杂浓度的参考值的1/e的值的特征长度大于0.5μm。
14.一种半导体器件（1），包括：
漂移接触区（218）；第一导电类型的漏极区（204），所述漂移接触区（218）和所述漏极区（204）布置在与半导体衬底（100）的第一主表面（110）平行的第一方向上；
层堆叠（241），所述层堆叠（241）包括第一导电类型的漂移层（211）和第二导电类型的补偿层（221），所述漏极区（204）电连接到所述漂移层（211）；
延伸到所述半导体衬底（100）中的第二导电类型的连接区（222），所述连接区（222）与所述补偿层（221）电连接；以及
在所述层堆叠（241）下方并且与所述漏极区（204）电接触的第一导电类型的掩埋半导体部分（252），所述掩埋半导体部分（252）具有软掺杂分布，在所述软掺杂分布中，掺杂浓度沿其降低到掺杂浓度的参考值的1/e的值的特征长度大于0.5μm。
15.根据权利要求14所述的半导体器件（1），进一步包括源极区（201）、本体区（250）和与所述本体区（250）相邻的栅电极（210）。
16.根据权利要求15所述的半导体器件（1），其中，所述栅电极（210）配置成控制在所述本体区（250）中形成的沟道（213）的导电性，所述沟道（213）经由晶体管接触部分（217）和所述漂移接触区（218）电连接到所述漂移层（211）。
17.根据权利要求15所述的半导体器件（1），其中，所述栅电极（210）被设置在所述半导体衬底（100）的第一主表面（110）中的栅极沟槽（212）中，所述栅电极（210）配置成控制在所述本体区（250）中形成的沟道（213）的导电性，所述沟道（213）电连接到所述漂移层（211）。
18.根据权利要求14至17中任一项所述的半导体器件（1），进一步包括在所述层堆叠（241）上方的第一场板（255），所述第一场板（255）布置在远离所述漏极区（204）的一侧。
19.根据权利要求18所述的半导体器件（1），进一步包括在所述层堆叠（241）上方的第二场板（256），所述第二场板（256）布置在所述漏极区（204）的一侧。
20.一种半导体器件（1），包括：
源极区（201）；
漏极区（204）；
与所述源极区（201）相邻的本体区（250）；
栅电极（210），配置成控制在所述本体区（250）中形成的沟道（213）的导电性，所述栅电极（210）布置在所述半导体衬底（100）中延伸的栅极沟槽（212）中；
漂移区段（240），在与所述半导体衬底（100）的第一主表面（110）平行的第一方向上布置所述源极区（201）、所述漏极区（204）、所述本体区（250）和所述漂移区段（240）；以及
在所述本体区（250）下方的第二导电类型的掩埋半导体部分（253），所述掩埋半导体部分（253）具有软掺杂分布，在所述软掺杂分布中，掺杂浓度沿其降低到掺杂浓度的参考值的1/e的值的特征长度大于0.5μm。
21.一种电气设备（10），包括根据前述权利要求中任一项所述的半导体器件（1）和控制电路（15）。
22.根据权利要求21所述的电气设备（10），其中所述半导体器件（1）和所述控制电路（15）被安装在一个引线框架（17）上。
23.根据权利要求21或22所述的电气设备（10），其中，所述电气设备（10）是从反激转换器、LED驱动器和控制器的组中选择的。
24.根据权利要求23所述的电气设备（10），其中，所述电气设备（10）是功率因子控制设备。
CN201710063176.5A 2016-01-29 2017-02-03 包括横向晶体管的半导体器件 Active CN107026207B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102016101679.9 2016-01-29
DE102016101679.9A DE102016101679B4 (de) 2016-01-29 2016-01-29 Halbleitervorrichtung mit einem lateralen Transistor

Publications (2)

Publication Number Publication Date
CN107026207A CN107026207A (zh) 2017-08-08
CN107026207B true CN107026207B (zh) 2021-02-09

Family

ID=59327808

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710063176.5A Active CN107026207B (zh) 2016-01-29 2017-02-03 包括横向晶体管的半导体器件

Country Status (3)

Country Link
US (1) US10170615B2 (zh)
CN (1) CN107026207B (zh)
DE (1) DE102016101679B4 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017131274B3 (de) * 2017-12-22 2019-05-09 Infineon Technologies Dresden Gmbh Transistoranordnung und verfahren zu deren herstellung
SE542311C2 (en) * 2018-03-16 2020-04-07 Klas Haakan Eklund Med Firma K Eklund Innovation A semiconductor device comprising a low voltage insulated gate field effect transistor connected in series with a high voltage field effect transistor
US11557647B2 (en) 2018-04-19 2023-01-17 Nissan Motor Co., Ltd. Semiconductor device and manufacturing method thereof
CN112673275B (zh) * 2018-09-10 2024-03-15 Pmd技术股份公司 光传播时间像素及具有对应的像素的光传播时间传感器
EP3664150A1 (en) * 2018-12-06 2020-06-10 Infineon Technologies Austria AG Superjunction transistor device
EP3916810A1 (en) 2020-05-28 2021-12-01 Infineon Technologies Dresden GmbH & Co . KG Semiconductor device and method of producing the same
EP3916809A1 (en) 2020-05-28 2021-12-01 Infineon Technologies Dresden GmbH & Co . KG Semiconductor device and method of producing the same
US20230411447A1 (en) * 2022-06-21 2023-12-21 K. Eklund Innovation Semiconductor device comprising a lateral super junction field effect transistor
US11837658B1 (en) 2022-06-21 2023-12-05 K. Eklund Innovation Semiconductor device comprising a lateral super junction field effect transistor
CN117497599A (zh) * 2023-12-28 2024-02-02 深圳天狼芯半导体有限公司 一种mos管及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0741416A1 (en) * 1995-05-02 1996-11-06 STMicroelectronics S.r.l. Thin epitaxy RESURF ic containing HV p-ch and n-ch devices with source or drain not tied to grounds potential
CN102104073A (zh) * 2009-11-30 2011-06-22 万国半导体股份有限公司 带有很高的衬底-栅极击穿和嵌入式雪崩箝位二极管的横向超级结器件
CN103855222A (zh) * 2012-12-03 2014-06-11 英飞凌科技股份有限公司 半导体器件和制造半导体器件的方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10012610C2 (de) 2000-03-15 2003-06-18 Infineon Technologies Ag Vertikales Hochvolt-Halbleiterbauelement
DE102004052643B4 (de) 2004-10-29 2016-06-16 Infineon Technologies Ag Verfahren zur Herstellung eines lateralen Trenchtransistors
US7999365B2 (en) * 2007-08-03 2011-08-16 International Rectifier Corporation Package for monolithic compound semiconductor (CSC) devices for DC to DC converters
US9799762B2 (en) * 2012-12-03 2017-10-24 Infineon Technologies Ag Semiconductor device and method of manufacturing a semiconductor device
US9312381B1 (en) * 2015-06-23 2016-04-12 Alpha And Omega Semiconductor Incorporated Lateral super-junction MOSFET device and termination structure
DE102015116611B4 (de) * 2015-09-30 2021-10-21 Infineon Technologies Austria Ag Transistorbauelement

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0741416A1 (en) * 1995-05-02 1996-11-06 STMicroelectronics S.r.l. Thin epitaxy RESURF ic containing HV p-ch and n-ch devices with source or drain not tied to grounds potential
CN102104073A (zh) * 2009-11-30 2011-06-22 万国半导体股份有限公司 带有很高的衬底-栅极击穿和嵌入式雪崩箝位二极管的横向超级结器件
CN103855222A (zh) * 2012-12-03 2014-06-11 英飞凌科技股份有限公司 半导体器件和制造半导体器件的方法

Also Published As

Publication number Publication date
DE102016101679B4 (de) 2019-03-28
CN107026207A (zh) 2017-08-08
US10170615B2 (en) 2019-01-01
US20170222043A1 (en) 2017-08-03
DE102016101679A1 (de) 2017-08-03

Similar Documents

Publication Publication Date Title
CN107026207B (zh) 包括横向晶体管的半导体器件
US10157983B2 (en) Vertical power MOS-gated device with high dopant concentration N-well below P-well and with floating P-islands
US9748378B2 (en) Semiconductor device, integrated circuit and method of manufacturing a semiconductor device
CN107086247B (zh) 包括温度传感器的半导体装置及其制造方法和电路
US8778764B2 (en) Method of making an insulated gate semiconductor device having a shield electrode structure and structure therefor
US9735243B2 (en) Semiconductor device, integrated circuit and method of forming a semiconductor device
US10468405B2 (en) Electric circuit including a semiconductor device with a first transistor, a second transistor and a control circuit
US9419130B2 (en) Semiconductor device and integrated circuit
US8546875B1 (en) Vertical transistor having edge termination structure
US11069782B2 (en) Semiconductor device comprising a gradually increasing field dielectric layer and method of manufacturing a semiconductor device
CN104183631B (zh) 半导体器件、制造半导体器件的方法以及集成电路
US9917163B2 (en) Semiconductor device comprising a field effect transistor and method of manufacturing the semiconductor device
US10700061B2 (en) Semiconductor device comprising a first transistor and a second transistor
US9825148B2 (en) Semiconductor device comprising an isolation trench
US20160300944A1 (en) Semiconductor Device Having a Channel Separation Trench
US20160293691A1 (en) Semiconductor Device With Channelstopper and Method for Producing the Same
CN107644912B (zh) 包括晶体管阵列和终止区的半导体器件以及制造这样的半导体器件的方法
US9985126B2 (en) Semiconductor device comprising a first gate electrode and a second gate electrode
US10109734B2 (en) Semiconductor device comprising a transistor
US9825170B2 (en) Semiconductor device comprising a transistor array and a termination region and method of manufacturing such a semiconductor device
US9661707B2 (en) Method for manufacturing a semiconductor device using tilted ion implantation processes, semiconductor device and integrated circuit
US20230163167A1 (en) Semiconductor device including a trench gate structure

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant