KR101873905B1 - 트렌치에서의 소스 콘택을 포함한 트랜지스터 셀을 포함하는 반도체 디바이스, 반도체 디바이스를 제조하기 위한 방법, 및 집적 회로 - Google Patents

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Abstract

반도체 디바이스(1)는 제1 주 표면(110)을 갖는 반도체 기판(100)에서의 트랜지스터 셀(10)을 포함한다. 트랜지스터 셀(10)은 소스 영역(201), 소스 영역(201)에 전기적으로 접속된 소스 콘택, 드레인 영역(205), 바디 영역(220), 및 바디 영역(220)에 인접한 제1 주 표면에서의 게이트 트렌치(212) 내의 게이트 전극(210)을 포함한다. 게이트 전극(210)은 바디 영역(220) 내의 채널의 전도도를 제어하도록 구성된다. 게이트 트렌치(212)의 세로 축은 제1 주 표면에 평행한 제1 방향으로 연장된다. 소스 영역(201), 바디 영역(220) 및 드레인 영역(205)은 제1 방향을 따라 배치된다. 소스 콘택(202)은 제1 소스 콘택 부분(202) 및 제2 소스 콘택 부분(130)을 포함한다. 제2 소스 콘택 부분(130)은 반도체 기판(100)의 제2 주 표면(120)에 배치된다. 제1 소스 콘택 부분(202)은 소스 영역(201)과 직접 접촉하는 소스 전도성 재료(115), 및 소스 전도성 재료(115)와 제2 소스 콘택 부분(130) 사이에 배열된 반도체 기판(100)의 부분을 포함한다.

Description

트렌치에서의 소스 콘택을 포함한 트랜지스터 셀을 포함하는 반도체 디바이스, 반도체 디바이스를 제조하기 위한 방법, 및 집적 회로{SEMICONDUCTOR DEVICE COMPRISING A TRANSISTOR CELL INCLUDING A SOURCE CONTACT IN A TRENCH, METHOD FOR MANUFACTURING THE SEMICONDUCTOR DEVICE AND INTEGRATED CIRCUIT}
자동차 및 산업용 전자기기에서 흔히 채용되는 전력 트랜지스터는, 고전압 차단 능력을 확보하면서 낮은 온-상태 저항(Ron · A)을 가져야 한다. 예를 들어, MOS("metal oxide semiconductor") 전력 트랜지스터는, 애플리케이션 요건에 따라, 수십 내지 수백 또는 수천 볼트의 드레인 대 소스 전압 Vds를 차단할 수 있어야 한다. 전형적으로, MOS 전력 트랜지스터는, 약 2 내지 20V의 전형적인 게이트-소스 전압에서 최대 수 백 암페어일 수 있는 매우 큰 전류를 전도한다.
더 개선된 Ron · A 특성을 갖는 트랜지스터에 대한 개념은 측방향 전력 트렌치 MOSFET("field effect transistor")을 참조한다. 측방향 전력 트렌치 MOSFET은, Ron이 수직 트렌치 MOSFET의 것에 필적하도록 Ron을 감소시키기 위해 더 이상의 벌크 실리콘을 이용한다. 측방향 필드 플레이트(lateral field plate)를 포함하는 트랜지스터에서, 드리프트 구역(drift zone)의 도핑 농도는 필드 플레이트의 보상 액션으로 인해 증가될 수 있다.
이러한 측방향 전력 트렌치 MOSFET의 특성을 개선하기 위해 추가의 개발들이 이루어지고 있다. 또한, 수직 디바이스를 구현하도록 상부 측으로부터 배면 측으로 접촉될 수 있는 측방향 전력 트렌치 MOSFET을 개발하기 위해 연구가 이루어지고 있다.
본 발명의 목적은 개선된 특성들을 갖는 트랜지스터를 포함하는 반도체 디바이스를 제공하는 것이다.
본 발명에 따르면, 상기 목적은 독립 청구항들에 따른 청구 대상에 의해 달성된다. 추가의 개발들은 종속 청구항들에 정의되어 있다.
실시예에 따르면, 반도체 디바이스는 제1 주 표면을 갖는 반도체 기판에서의 트랜지스터 셀을 포함한다. 트랜지스터 셀은 소스 영역, 소스 영역에 전기적으로 접속된 소스 콘택 ― 소스 콘택은 제1 소스 콘택 부분 및 제2 소스 콘택 부분을 포함함 ―, 드레인 영역, 바디 영역, 및 바디 영역에 인접한 제1 주 표면에서의 게이트 트렌치 내의 게이트 전극을 포함한다. 게이트 전극은 바디 영역 내의 채널의 전도도를 제어하도록 구성된다. 게이트 트렌치의 세로 축은 제1 주 표면에 평행한 제1 방향으로 연장된다. 소스 영역, 바디 영역 및 드레인 영역은 제1 방향을 따라 배치된다. 제2 소스 콘택 부분은 반도체 기판의 제2 주 표면에 배치된다. 제1 소스 콘택 부분은 소스 영역과 직접 접촉하는 소스 전도성 재료, 및 소스 전도성 재료와 제2 소스 콘택 부분 사이에 배열된 반도체 기판의 부분을 포함한다.
실시예에 따르면, 제1 주 표면을 갖는 반도체 기판에서의 트랜지스터 셀을 포함하는 반도체 디바이스를 제조하는 방법은 소스 영역을 형성하는 단계, 소스 영역에 전기적으로 접속된 소스 콘택을 형성하는 단계, 드레인 영역을 형성하는 단계, 바디 영역을 형성하는 단계, 및 게이트 트렌치 내에 게이트 전극을 형성하는 단계를 포함한다. 게이트 전극은 바디 영역에 형성된 채널의 전도도를 제어하도록 구성된다. 소스 영역, 바디 영역 및 드레인 영역은 제1 방향을 따라 배치되고, 제1 방향은 제1 주 표면에 평행하다. 소스 콘택을 형성하는 단계는, 반도체 기판의 제1 주 표면에서, 게이트 트렌치의 깊이보다 큰 깊이로 소스 콘택 홈(source contact groove)을 형성하는 단계, 및 소스 콘택 홈의 측벽의 제1 부분을 통해 제2 전도형의 도펀트들을 도입하고 소스 콘택 홈의 측벽의 제2 부분을 통해 제1 전도형의 도펀트들을 도입하기 위해 도핑 프로세스를 수행하는 단계를 포함한다.
본 기술분야의 통상의 기술자라면, 이하의 상세한 설명을 읽고 첨부 도면들을 볼 때, 부가적인 특징들 및 이점들을 인식할 것이다.
첨부 도면들은 본 발명의 실시예들의 추가 이해를 제공하기 위해 포함되고, 본 명세서에 통합되어 본 명세서의 일부를 구성한다. 이러한 도면들은 본 발명의 실시예들을 예시하며, 본 설명과 함께 원리들을 설명하는 역할을 한다. 본 발명의 다른 실시예들 및 의도한 많은 이점들은 이하의 상세한 설명을 참조하여 더 양호하게 이해되므로 손쉽게 인식될 것이다. 도면들의 요소들은 반드시 서로에 대해 일정한 비율로 그려진 것은 아니다. 유사한 참조 번호들은 대응하는 유사한 부분을 지시한다.
도 1a 내지 도 1e는 실시예에 따른 트랜지스터 셀을 포함하는 반도체 디바이스의 다양한 도면들을 도시한다.
도 2a 내지 도 2f는 실시예에 따른 방법을 수행할 때의 반도체 기판의 단면도들을 도시한다.
도 3a 내지 도 3f는 방법의 수정예를 수행할 때의 반도체 기판의 단면도들을 도시한다.
도 4a 내지 도 4d는 반도체 디바이스의 추가 컴포넌트들을 형성할 때의 반도체 디바이스의 단면도들을 도시한다.
도 5는 실시예에 따른 방법을 요약한다.
도 6은 실시예에 따른 전기 디바이스의 예의 등가 회로도를 도시한다.
도 7a는 실시예에 따른 집적 회로의 예의 단면도를 도시한다.
도 7b는 실시예에 따른 전기 디바이스의 예의 등가 회로도를 도시한다.
도 8a는 실시예에 따른 반도체 디바이스의 일부의 수평 단면도를 도시한다.
도 8b는 도 8a에 도시된 반도체 디바이스의 수직 단면도를 도시한다.
도 8c는 실시예에 따른 시스템의 등가 회로도를 도시한다.
이하의 상세한 설명에서, 그 일부를 형성하며 본 발명이 실시될 수 있는 특정 실시예들을 예시에 의해 예시하는 첨부 도면들을 참조한다. 이에 관해, "상부", "하부", "정면", "배면", "선단", "후단" 등의 방향성 용어는 설명되고 있는 도면들의 배향을 참조하여 이용된다. 본 발명의 실시예들의 컴포넌트들은 다수의 상이한 배향으로 위치할 수 있기 때문에, 방향성 용어는 단지 예시의 목적을 위해 이용되며 어떠한 식으로든 제한하는 것은 아니다. 다른 실시예들이 이용될 수 있으며 청구항들에 의해 정의되는 범위로부터 벗어나지 않고 구조적 또는 논리적 변경이 이루어질 수 있다는 것을 이해해야 한다.
실시예의 설명은 제한적인 것이 아니다. 특히, 이하에서 설명되는 실시예의 요소들은 상이한 실시예의 요소들과 결합될 수도 있다.
여기서 이용될 때, 용어 "갖는(having)", "포함하는(containing)", "포함하는(including)", "포함하는(comprising)" 등은 언급된 요소들 또는 특징들의 존재를 나타내지만, 부가적인 요소나 특징을 배제하지 않는 개방적 용어이다. 단수 형태("a", "an" 및 "the")는, 문맥상 명확하게 달리 표시하지 않는 한, 단수뿐만 아니라 복수도 역시 포함하는 것을 의도한다.
본 명세서에서 채용될 때, 용어 "결합된" 및/또는 "전기적으로 결합된"은, 요소들이 반드시 서로 직접 결합되어야 한다는 것을 의미하는 것은 아니다 ― "결합된" 또는 "전기적으로 결합된" 요소들 사이에 중간 요소들이 제공될 수도 있다. 용어 "전기적으로 접속된"은, 전기적으로 서로 접속된 요소들 사이의 낮은-옴 전기적 접속을 기술하기 위한 것이다.
본 명세서에서는, 반도체 부분들을 도핑하는 "제1" 및 " 제2" 전도형의 도펀트가 언급된다. 제1 전도형은 p형일 수 있고 제2 전도형은 n형일 수 있으며, 그 반대일 수도 있다. 일반적으로 알려진 바와 같이, 소스와 드레인 영역들의 도핑 유형 또는 극성에 따라, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 등의 절연 게이트 전계 효과 트랜지스터(insulated gate field effect transistor)(IGFET)는 n-채널 또는 p-채널 MOSFET일 수 있다. 예를 들어, n-채널 MOSFET에서, 소스와 드레인 영역은 n형 도펀트로 도핑된다. p-채널 MOSFET에서, 소스와 드레인 영역은 p형 도펀트로 도핑된다. 명확히 이해할 수 있는 바와 같이, 본 명세서의 문맥 내에서, 도핑 유형은 반전될 수도 있다. 특정한 전류 경로가 방향성 언어를 이용하여 설명된다면, 그 설명은 단순히 그 경로를 표시하기 위한 것으로 이해되어야 하며, 전류의 극성, 즉, 전류가 소스로부터 드레인으로 또는 그 반대로 흐르는지를 나타내기 위한 것이 아니다. 도면들은 극성-민감형 컴포넌트, 예를 들어, 다이오드를 포함할 수 있다. 명확히 이해할 수 있는 바와 같이, 이들 극성-민감형 컴포넌트들의 특정한 배열은 예로서 주어지는 것이며, 제1 전도형이 n형인지 또는 p형인지에 따라, 설명된 기능을 달성하기 위하여 반전될 수도 있다.
도면들 및 설명은, 도핑 유형 "n" 또는 "p" 옆에 "-" 또는 "+"를 표시함으로써, 상대적 도핑 농도를 예시한다. 예를 들어, "n-"는, "n" 도핑 영역의 도핑 농도보다 낮은 도핑 농도를 의미하는 반면, "n+" 도핑 영역은 "n" 도핑 영역보다 높은 도핑 농도를 갖는다. 동일한 상대적 도핑 농도의 도핑 영역들은 반드시 동일한 절대 도핑 농도를 가질 필요는 없다. 예를 들어, 2개의 상이한 "n" 도핑 영역들은 동일하거나 상이한 절대 도핑 농도를 가질 수 있다. 도면과 본 설명에서, 더 양호한 이해를 위해, 종종 도핑된 부분들은 "p" 또는 "n" 도핑된 것으로 지시된다. 명확히 이해할 수 있는 바와 같이, 이 지시는 결코 제한을 의도하는 것은 아니다. 도핑 유형은, 설명된 기능이 달성되는 한, 임의적일 수 있다. 또한, 모든 실시예에서, 도핑 유형은 반전될 수 있다.
용어 "측방향" 및 "수평"는, 본 명세서에서 이용될 때, 반도체 기판이나 반도체 바디의 제1 표면에 평행한 배향을 설명하기 위한 것이다. 이것은 예를 들어 웨이퍼나 다이의 표면일 수 있다.
용어 "수직"는, 본 명세서에서 이용될 때, 반도체 기판이나 반도체 바디의 제1 표면에 수직으로 배열된 배향을 설명하기 위한 것이다.
용어 "웨이퍼", "기판", "반도체 기판" 또는 "반도체 바디"는 이하의 설명에서 이용될 때 반도체 표면을 갖는 임의의 반도체-기반의 구조체를 포함할 수 있다. 웨이퍼 및 구조체는, 실리콘, SOI(silicon-on-insulator), SOS(silicon-on sapphire), 도핑되거나 언도핑된(undoped) 반도체, 베이스 반도체 기초(base semiconductor foundation)에 의해 지지되는 실리콘의 에피택셜 층, 및 다른 반도체 구조체를 포함하는 것으로 이해되어야 한다. 반도체는 실리콘-기반일 필요는 없다. 반도체는, 실리콘-게르마늄, 게르마늄, 또는 갈륨 비화물일 수 있다. 다른 실시예들에 따르면, 실리콘 탄화물(SiC) 또는 갈륨 질화물(GaN)이 반도체 기판 재료를 형성할 수 있다.
도 1a는 실시예에 따른 반도체 디바이스의 단면도를 도시한다. 도 1a의 단면도는, 역시 도 1c에 예시된 바와 같이, II와 II' 사이에서 취해진 것이다. 도 1a에 도시된 반도체 디바이스(1)는 제1 주 표면(110)을 갖는 반도체 기판(100)에서의 트랜지스터 셀(10)을 포함한다. 트랜지스터 셀(10)은 소스 영역(201), 소스 영역(201)에 전기적으로 접속된 소스 콘택(202), 드레인 영역(205), 바디 영역(220), 드리프트 구역(260), 및 게이트 전극(210)을 포함한다. 게이트 전극(210)은, 도면의 평면 앞뒤의 평면에서 (파선으로 표시된) 게이트 트렌치(212)에 배치된다. 게이트 전극(210)은 바디 영역(220) 내의 채널의 전도도를 제어하도록 구성된다. 게이트 트렌치(212)의 세로 축은 제1 주 표면(110)에 평행한 제1 방향, 예를 들어, x 방향으로 연장된다. 바디 영역(220)과 드리프트 구역(260)은 소스 영역(201)과 드레인 영역(205) 사이에서 제1 방향을 따라 배치된다. 소스 콘택은, 제1 콘택 부분(202) 및 제2 소스 콘택 부분(130)을 포함한다. 제2 소스 콘택 부분(130)은, 제1 주 표면(110)에 대향하는, 반도체 기판(100)의 제2 주 표면(120)에 배치된다. 예를 들어, 제2 소스 콘택 부분(130)은, 소스 또는 배면 측 금속화 층일 수 있는 소스 콘택 층을 구현할 수 있다. 제1 소스 콘택 부분(202)은 소스 영역(201)과 직접 접촉하는 소스 전도성 재료(115), 및 소스 전도성 재료(115)와 제2 소스 콘택 부분(130) 사이에 배열된 반도체 기판(100)의 부분(104)을 포함한다.
예를 들어, 소스 전도성 재료(115)는 전기적으로 접속된 수 개의 요소들을 포함할 수 있다. 용어 "~ 사이에 배열된"은, 반도체 기판의 부분이 소스 전도성 재료(115)와 제2 소스 콘택 부분 사이의 중간 위치에 놓여 있다는 것을 의미하기 위한 것이다. 추가 요소들은 제2 소스 콘택 부분과 반도체 기판의 부분 사이에 또는 반도체 기판의 부분과 제1 소스 콘택 부분 사이에 배치될 수 있다. 이 용어는, 소스 전도성 재료, 반도체 기판(100)의 부분(104), 및 제2 소스 콘택 부분(130) 중 적어도 2개가 수평으로 중첩할 수 있다는 의미를 더 포함할 수 있다. 더 상세하게는, 반도체 기판(100)의 부분(104)과 제2 소스 콘택 부분(130)이 서로 적층되어 이들이 수평으로 중첩되는 적어도 하나의 수평 영역이 존재할 수 있다. 추가로 또는 대안으로서, 반도체 기판(100)의 부분(104)과 소스 전도성 재료(115)가 서로 적층되어 이들이 수평으로 중첩되는 적어도 하나의 수평 영역이 존재할 수 있다. 소스 전도성 재료(115)는 제2 소스 콘택 부분(130)과 수평으로 중첩될 수 있다. 추가 실시예에 따르면, 소스 전도성 재료(115)는 제2 소스 콘택 부분(130)과 수평으로 중첩되지 않는다.
소스 전도성 재료(115)는 반도체 기판(100)에서 게이트 트렌치(212)의 깊이보다 큰 깊이까지 연장될 수 있다. 도 1a에 예시된 실시예에서, 반도체 기판(100)은, 기판의 제2 주 표면(120)이나 배면 측의 일 측 상에 제1 부분(104)을 포함한다. 제1 부분(104)은 제1 전도형의 고농도 도핑된 부분, 예를 들어, p+를 포함할 수 있다. 제1 부분(104)은 평면 층(planar layer)을 형성한다. 제1 부분(104)의 도핑 농도는 제2 주 표면(120)의 일 측으로부터 제2 주 표면(120)에서 먼 측까지 달라질 수 있다. 더 낮은 도핑 농도의 제1 전도형의 층(105)은 제1 부분(104) 위에서 층을 이룬다. 층(105)은 제2 부분을 형성할 수 있다.
제2 전도형일 수 있는 드리프트 구역(260)은 제1 전도형의 제2 부분(105)과 직접 접촉하여 형성될 수 있다. 예를 들어, 드리프트 구역(260)이 형성되는 제2 전도형의 재료는, 제1 전도형의 제2 부분(105) 위에 에피택셜 형성될 수 있다. 추가 예에 따르면, 제2 전도형을 갖는 드리프트 구역(260)은 이온 주입 프로세스에 의해 도핑될 수 있다. 또한, 바디 영역(220)은 제2 부분(105) 위에 형성된다. 바디 영역(220)은 제1 전도형으로 도핑될 수 있다. 소스 영역(201)은 제2 전도형일 수 있고 반도체 기판(100) 내로 연장되도록 배치된다. 예를 들어, 소스 영역(201)은 반도체 기판(100)에서 소스 콘택 홈(112)의 측벽(114)의 일부를 형성할 수 있다. 소스 영역(201)과 드레인 영역(205)은, 반도체 기판(100)의 제1 주 표면(110)에 인접하게 형성될 수 있다.
소스 콘택 홈(112)은, 기판(100)의 깊이 방향, 예를 들어, z 방향으로 연장되도록, 반도체 기판(100)에서 제1 주 표면(110)으로부터 형성될 수 있다. 소스 콘택 홈(112)의 깊이는 게이트 트렌치(212)의 깊이보다 클 수 있다. 소스 콘택 홈의 깊이는 대략 3 내지 20㎛, 예를 들어 4㎛일 수 있다. 예를 들어, 소스 콘택 홈(112)은 반도체 기판의 제1 부분(104)까지 연장될 수 있고, 제1 부분(104)은 더 높은 도핑 농도를 가진다. 제1 기판 부분(104)의 도핑 농도보다 높은 도핑 농도의 제1 전도형의 도핑된 부분(113)은 소스 콘택 홈(112) 아래에 배치될 수 있다. 고농도 도핑된 부분(113)은 콘택 부분을 구현할 수 있다. 추가 실시예에 따르면, 소스 콘택 홈은 기판의 제2 부분(105)까지 연장될 수 있고 제1 부분(104)까지는 연장되지 않을 수도 있다. 제1 부분(104)에 대한 전기적 콘택은 소스 콘택 홈(112)과 제1 부분(104) 사이에 배열된 콘택 부분(113)에 의해 구현될 수 있다. 절연 재료(253)는, 소스 콘택(202)이 반도체 디바이스의 상부 표면으로부터 접속해제되도록, 반도체 기판의 제1 주 표면(110) 위에 형성될 수 있다.
도 1a에 도시된 실시예에 따르면, 소스 영역(201)은, 반도체 기판의 제1 부분(104)과 소스 콘택 홈 내의 소스 전도성 재료(115)를 포함하는 제1 소스 콘택 부분(202)에 의해 반도체 기판(100)의 제2 주 표면(120) 상에 배치된 제2 소스 콘택 부분(130) 또는 소스 콘택 층에 전기적으로 접속된다. 그 결과, 소스 콘택은 소스 콘택 홈(112) 내에 충전되는 저저항 소스 전도성 재료(115)에 의해 반도체 디바이스(1)의 배면 측에 대한 수직 콘택을 구현한다. 소스 전도성 재료(115)는 텅스텐 등의 금속을 포함할 수 있다. 제2 소스 콘택 부분(130)은 소스 단자(271)에 전기적으로 접속될 수 있다.
소스 전도성 재료(115)가, 반도체 기판 내에, 예를 들어, 반도체 기판의 제1 부분(104)까지 깊이 연장된다는 특징으로 인해, 기생 쌍극성 트랜지스터가 열화되거나 억제될 수 있다. 더 상세하게는, 고농도 도핑된 부분(104)은, 트랜지스터, 예를 들어, 보통은 이 영역에 형성될 수 있는 npn 트랜지스터를 억제한다. 이 효과는 또한, 소스 전도성 재료(115)가 반도체 기판의 제2 부분(105) 내로 연장될 때 달성될 수 있고, 콘택 부분(113)은 소스 전도성 재료(115)와 제1 부분(104) 사이에 배치된다. 반도체 기판(100) 내로, 예를 들어, 제1 부분(104) 또는 제2 부분(105)까지 깊이 연장되는 소스 전도성 재료(115)의 존재로 인해, 인접한 트랜지스터 셀들의 배열은 절연될 수 있다.
일반적으로, 전력 트랜지스터는, 도시된 도면들을 참조하여 여기서 설명된 방식으로, 복수의 기본 트랜지스터 셀들을 포함한다. 단일 트랜지스터 셀들은 서로 병렬로 접속되어, 공통의 소스, 드레인 및 게이트 단자를 공유할 수 있다. 또한, 특정한 구현에 따라, 트랜지스터들의 단일 트랜지스터 셀들은 공통의 소스 및 드레인 영역들을 공유할 수 있다. 예를 들어, 복수의 병렬 트랜지스터 셀들은, 제2 방향, 예를 들어, y 방향을 따라 배열될 수 있고, 병렬로 접속되어 트랜지스터를 형성할 수 있다. 또한, 트랜지스터의 트랜지스터 셀들은 드레인 영역에 관하여 미러링된 방식(mirrored manner)으로 배치될 수 있다. 본 명세서의 정황에서, 용어 "반도체 디바이스"란, 트랜지스터 셀(10)을 말하거나, 복수의 트랜지스터 셀을 포함하는 트랜지스터를 말할 수 있다.
예를 들어, 도 7a를 참조하여 논의되는 바와 같이, 인접한 트랜지스터 셀들의 쌍들은 공통 드레인 콘택(706)을 공유하도록 미러링된 방식으로 배열될 수 있다. 또한, 쌍들의 제1 소스 콘택 부분(202)은 인접한 트랜지스터 셀들의 대향 측들에 배열될 수 있다. 이 경우, 인접한 트랜지스터들은, 반도체 기판 내로 연장되는 소스 전도성 재료(115)에 의해 서로 효과적으로 절연될 수 있다.
드레인 콘택(206)은 반도체 기판의 드레인 콘택 홈(430)에 배치된다. 드레인 콘택 홈의 깊이는 대략 0.2 내지 20㎛, 예를 들어 1.0㎛일 수 있다. 제2 전도형일 수 있는 드레인 영역(205)은 드레인 콘택(206)에 전기적으로 접속된다. 드레인 콘택(206)은 반도체 디바이스의 상부 측까지 연장된다. 드레인 콘택 층(140), 예를 들어, 드레인 금속화 층은 반도체 디바이스의 상부 측 상에 배치된다. 드레인 콘택 층(140)은 드레인 단자(272)에 전기적으로 접속될 수 있다.
소스 전도성 재료(115)와 드레인 콘택의 재료, 예를 들어, 드레인 전도성 재료의 예로서는, 텅스텐 및 폴리실리콘 등의 금속이 포함된다. 제2 소스 콘택 부분(130)과 드레인 콘택 층(140)의 재료의 예로서는, 텅스텐 등의 금속이 포함된다. 손쉽게 인식되는 바와 같이, 이들 재료들은 단순히 예로서 주어진 것이고 상이한 재료들이 이용될 수도 있다.
도 1a에 더 도시된 바와 같이, 실시예에 따르면, 드레인 콘택(206)에 인접하게 애벌란치 클램핑 다이오드(avalanche clamping diode)가 형성될 수 있다. 더 상세하게는, 반도체 기판의 제2 전도형의 드레인 영역(205), 및 제1 전도형의 제2 부분(105)은, 디바이스 파라미터들의 드리프트로 이어질 수 있는 드리프트 영역에서의 애벌란치 브레이크다운(avalanche breakdown)을 피하기 위하여, 반도체 디바이스의 브레이크다운의 경우 애벌란치 브레이크다운을 야기할 수 있는 pn 다이오드(107)를 형성한다. 그에 의해, 디바이스의 특성이 개선된다. 각각 도핑된 부분들의 두께를 설정하고 도핑된 부분들의 도핑 농도를 설정함으로써, 브레이크다운 전압이 조절될 수 있다.
반도체 디바이스(10)는 필드 플레이트(250)를 더 포함할 수 있다. 실시예에 따르면, 필드 플레이트(250)는 반도체 기판의 제1 주 표면(110) 위에 배치되는 평면형 필드 플레이트로서 구현될 수 있다. 추가 실시예에 따르면, 필드 플레이트는, 반도체 기판에서 연장되는 필드 플레이트 트렌치(252)에 배열될 수 있다. 필드 플레이트(250)는 필드 유전체 층(251)에 의해 드리프트 구역(260)으로부터 절연될 수 있다. 게이트 전극(210)은, 게이트 유전체 층(211)에 의해 바디 영역(220)으로부터 절연된다.
도 1b는 도 1a에 도시된 반도체 디바이스의 단면도를 도시하며, 이 단면도는 제1 방향에 수직인 제2 방향을 따라 시프트된 위치에서 취해진 것이다. 도 1b의 단면도는, 도 1c에 역시 예시된 바와 같이, I와 I' 사이에서 취해진 것이다. 도 1b의 단면도는, 소스 콘택 홈(112)의 측벽(114)의 제2 부분(114b)과 교차하도록 취해진 것이다. 도 1a에 도시된 단면도와는 상이하게, 바디 콘택 부분(225)은 소스 콘택 홈(112)의 측벽의 제2 부분(114b)에 또는 그에 인접하게 형성된다. 따라서, 바디 콘택 부분(225)은 소스 영역(201)과 수직으로 중첩한다. 용어 "~ 와 수직으로 중첩한다"는, 각각의 부분 또는 영역이 동일한 깊이로 연장될 수 있다는 것을 의미하기 위한 것이다. 더 상세하게는, 각각의 부분 또는 영역이 존재할 수 있는 반도체 바디의 수직 연장부가 있을 수 있다. 더욱 구체적으로는, 각각의 부분 또는 영역의 시작점들은 일치할 필요가 없다. 또한, 각각의 부분 또는 영역의 끝점들은 일치할 필요가 없다. 바디 콘택 부분(225)은 소스 콘택(202)에 전기적으로 접속된다.
바디 콘택 부분(225)의 존재로 인해, 및 특히 바디 콘택 부분(225)이 소스 영역(201)과 수직으로 중첩한다는 특징으로 인해, 기생 쌍극성 트랜지스터의 억제가 개선될 수 있다. 더 상세하게는, 바디 영역으로부터 홀들(holes)이 효과적으로 제거될 수 있음으로써, 스냅-백 효과(snap-back effect) 등의 해로운 효과를 방지한다. 이것은, 반도체 디바이스가 안전하게 동작할 수 있는 I-V 특성에서의 영역에 대응하는 개선된 안전-동작 영역(SOA; safe-operating area)을 초래한다.
도 1c는 도 1a 및 도 1b에 예시된 반도체 디바이스의 수평 단면도를 도시한다. 도시된 바와 같이, 반도체 디바이스(1)는, 소스 콘택 홈(112)과 드레인 콘택 홈(430)을 포함한다. 소스 콘택 홈(112)과 드레인 콘택 홈(430)은 제1 방향에 수직인 제2 방향(예를 들어, y 방향)으로 연장된다. 소스 콘택 홈(112) 및/또는 드레인 콘택 홈은 엄격하게 수직인 측벽을 가질 필요는 없다. 더 상세하게는, 측벽들은 경사지거나 둥글 수도 있다. 예를 들어, 소스 콘택 홈(112) 및/또는 드레인 콘택 홈은 테이퍼링될 수 있다. 반도체 디바이스는, 필드 플레이트 트렌치(252)와 반도체 디바이스의 제1 주 표면(110)에 형성되는 게이트 트렌치(212)를 더 포함한다. 게이트 트렌치(212)와 필드 플레이트 트렌치(252)의 세로 축은 제1 방향으로 연장될 수 있다. 용어 "세로 축"이란, 각각의 트렌치가 다른 수평 방향보다 더 큰 확장 길이를 갖는 수평 축을 말한다. 게이트 트렌치(212)는 바디 영역(220)을 복수의 세그먼트들, 예를 들어, 리지들(ridges) 또는 핀들(fins)로 패터닝한다.
소스 콘택 홈(112)의 측벽(114)은 제1 부분(114a)과 제2 부분(114b)으로 세그먼트화될 수 있다. 소스 영역(201)은 측벽의 제1 부분(114a)에 또는 그에 인접하게 배치될 수 있다. 또한, 바디 콘택 부분(225)은, 측벽(114)의 제2 부분(114b)에 또는 그에 인접하게 배치될 수 있다. 인접한 게이트 트렌치(212)들 사이의 거리는 인접한 필드 플레이트 트렌치(252)들 사이의 거리와는 상이할 수 있다. 게이트 전극(210)의 부분은, 반도체 기판의 제1 주 표면(110) 위에 배치될 수 있고 제2 방향으로 연장될 수 있다. 또한, 필드 플레이트(250)의 부분은, 반도체 기판의 제1 주 표면(110) 위에 배치될 수 있고 제2 방향으로 연장될 수 있다.
도 1d는 도 1a 내지 도 1c에 도시된 반도체 디바이스의 단면도를 도시하며, 이 단면도는 게이트 트렌치(212)와 교차하도록 하는 위치에서 취해진 것이다. 도 1d의 단면도는 도 1c에 역시 예시된 바와 같이 III와 III' 사이에서 취해진 것이다. 도 1d의 단면도는 도 1a 및 도 1b와 동일한 컴포넌트들을 도시한다. 또한, 게이트 트렌치(212)는 반도체 기판(110)에서 깊이 방향으로 연장된다. 도 1d는 도 1a 내지 도 1c에 예시된 실시예의 수정예를 더 도시한다. 도 1a 내지 도 1c에 도시된 구조체와는 상이하게, (파선으로 표시되고 도면의 도시된 평면 앞뒤에 배치되는) 필드 플레이트 트렌치(252)는 반도체 기판의 제2 부분(105)까지 연장될 수 있다. 예를 들어, 필드 플레이트 트렌치(252)는 드리프트 구역(260)의 깊이보다 깊은 깊이까지 연장될 수 있다. 그 결과, 필드 플레이트(250)는 제1 전도형을 갖는 반도체 기판의 제2 부분(105)과 수직으로 중첩할 수 있다.
필드 플레이트 트렌치(252)의 깊이와는 독립적일 수 있는 추가 수정예에 따르면, 드레인 콘택 홈(430)은 반도체 기판의 제2 부분(105)까지 연장될 수 있다. 그 결과, 드레인 콘택(206)은 제1 전도형을 갖는 반도체 기판의 제2 부분(105)과 수직으로 중첩할 수 있다. 예를 들어, 제2 전도형의 반도체 부분은 드레인 콘택(206)에 인접하게 배치될 수 있다. 도 1d에 예시된 바와 같이, 드레인 영역(205)은 드레인 콘택(206) 및 인접한 반도체 재료 사이에 배치될 수 있다. 제2 전도형의 추가의 도핑된 부분(207)은, 반도체 기판의 제2 부분(105)의 영역에서 드레인 콘택(106)에 인접하게 배치될 수 있다. 예를 들어, 추가의 도핑된 부분(207)은 드레인 영역(205)보다 낮은 도핑 농도에서 도핑될 수 있다. 실시예에 따르면, 추가의 도핑된 부분(207)은 드레인 콘택(206)의 일부와 직접 접촉할 수 있거나, 드레인 영역(205)은 추가의 도핑된 부분(207)과 드레인 콘택(206) 사이에 배치될 수 있다. 제2 전도형의 도핑된 부분과 제1 전도형의 제2 부분(105)은 위에서 설명된 애벌란치 클램핑 다이오드를 구현한다.
도 1e는 제2 방향을 따라 취해진 단면도를 도시한다. 도 1e의 단면도는, 복수의 게이트 트렌치(212)와 교차하도록 도 1c에 예시된 바와 같이 IV와 IV' 사이에서 취해진다. 단일의 리지 또는 핀을 형성하는 반도체 재료(220)의 부분들은 인접한 게이트 트렌치(212)에 의해 패터닝될 수 있다. 리지는 상부 표면(220a)과 측벽(220b)을 포함한다. 게이트 유전체 층(211)은 리지들 각각의 측벽(220b)과 상부 표면(220a)에 인접하게 배치된다. 인접한 리지들 사이의 트렌치(212)에는 전도성 재료가 충전되어 게이트 전극(210)을 형성한다. 그 결과, 바디 영역(220)은 제1 방향으로 연장되는 리지의 형상을 가진다. 상이하게 말하면, 리지 또는 핀의 세로 축은 제1 방향에 대응한다.
측벽(220b)은 제1 주 표면(110)에 관하여 수직으로 또는 75°초과의 각도로 연장될 수 있다. 게이트 전극(210)은 리지의 적어도 2개의 측에 인접하게 배치될 수 있다.
트랜지스터가, 예를 들어, 게이트 전극(210)에 적절한 전압을 인가함으로써, 스위칭 온되면, 전도성 반전 층(213)(전도성 채널)이 바디 영역(220)과 게이트 유전체 층(211) 사이의 경계에 형성된다. 따라서, 전계 효과 트랜지스터는 소스 영역(201)으로부터 드레인 영역(205)으로의 전도 상태에 있다. 스위칭 오프의 경우, 어떠한 전도성 반전 층도 형성되지 않고 트랜지스터는 비전도 상태에 있다. 실시예에 따르면, 리지의 대향 측벽(220b)들에 형성된 전도성 채널 영역(213)은, 바디 영역(220)이 완전히 공핍되지 않고 소스 영역에 및 바디 콘택 영역(225)에 접속될 수 있도록 서로 병합되지 않는다.
예를 들어, 리지의 폭 d1에 대응하는 인접한 게이트 트렌치(212) 사이의 거리는 200nm 초과, 예를 들어 200 내지 2000nm, 예를 들어 400 내지 600nm일 수 있다. 트랜지스터는 필드 플레이트를 더 포함할 수 있다. 트랜지스터가, 예를 들어, 대응하는 전압을 게이트 전극에 인가함으로써 스위칭 오프될 때, 드리프트 구역으로부터 캐리어들이 공핍될 수 있다. 그 결과, 트랜지스터의 차단 능력을 유지하면서 드리프트 구역의 도핑 농도가 증가될 수 있다. 그 결과, 고전압 차단 능력을 확보하면서 온-상태 저항이 더 감소될 수 있다.
추가 실시예에 따르면, 바디 영역(220)의 폭 d1은 이하의 관계를 만족한다: d1 ≤ 2*ld, 여기서 ld는 게이트 유전체 층(211)과 바디 영역(220) 사이의 계면에서 형성되는 공핍 구역의 길이를 나타낸다. 예를 들어, 공핍 구역의 폭은 다음과 같이 결정될 수 있다:
Figure 112016080611816-pat00001
여기서, εs는 반도체 재료의 투자율을 나타내고(실리콘의 경우 11.9×ε0, ε0 = 8.85×10-14 F/cm), k는 볼츠만 상수(1.38066×10-23 J/k)를 나타내고, T는 온도(예를 들어, 300K)를 나타내고, ln은 자연 로그를 나타내며, NA는 반도체 바디의 불순물 농도를 나타내고, ni는 고유 캐리어 농도(실리콘의 경우 27℃에서 1.45×1010 cm-3)를 나타내며, q는 기본 전하(elementary charge)(1.6 × 10-19 C)를 나타낸다.
일반적으로, 공핍 구역의 길이는 게이트 전압에 따라 달라진다. 트랜지스터에서, 임계 전압에 대응하는 게이트 전압에서의 공핍 구역의 길이는 공핍 구역의 최대 폭에 대응한다고 가정된다. 예를 들어, 제1 리지의 폭은, 반도체 기판(100)의 주 표면(110)을 따라, 대략 10 내지 200nm, 예를 들어 20 내지 60nm일 수 있다.
폭 d1 ≤ 2*ld인 실시예에 따르면, 트랜지스터는, 게이트 전극(210)이 온-전압으로 설정될 때 바디 영역(220)이 완전히 공핍되는, 소위 "완전-공핍형(fully-depleted)" 트랜지스터이다. 이러한 트랜지스터에서, 최적의 임계치 아래의 전압(sub-threshold voltage)이 달성될 수 있고 쇼트 채널 효과(short channel effect)가 효율적으로 억제될 수 있어서, 개선된 디바이스 특성을 초래한다.
도 1a 내지 도 1e에 예시된 전계 효과 트랜지스터 셀(10)에서, 게이트 전극(210)은 제1 주 표면(110)의 게이트 트렌치(212)에 배치되고, 소스 영역(201)은 반도체 기판(100) 내로 수직으로 연장되며, 드레인 영역(205)은 반도체 기판(100)에서 수직으로 연장된다. 그 결과, 트랜지스터 셀의 유효 채널 폭과 드레인 확장부의 체적이 크게 증가될 수 있음으로써, 온-상태 저항을 감소시킨다. 소스 콘택(202)은 반도체 기판(100)의 부분(104)과 소스 영역(201)과 직접 접촉하는 소스 전도성 재료(115)를 포함하고 게이트 트렌치의 깊이보다 큰 깊이까지 연장된다는 사실로 인해, 수직 반도체 디바이스가 구현될 수 있다. 바디 콘택 부분(225)의 존재로 인해, 트랜지스터의 안전-동작 영역이 더 개선될 수 있다.
추가 해석에 따르면, 도 1a 내지 도 1e에 예시된 반도체 디바이스(1)는 제1 주 표면(110)을 갖는 반도체 기판(100)에서의 트랜지스터 셀(10)을 포함한다. 트랜지스터 셀(10)은 소스 영역(201), 소스 콘택 홈(112), 드레인 영역(205), 바디 영역(220), 드리프트 구역(260), 및 바디 영역(220)에 인접한 제1 주 표면(110)의 게이트 트렌치(212) 내의 게이트 전극(210)을 포함한다. 게이트 전극(210)은 바디 영역(220) 내의 채널의 전도도를 제어하도록 구성된다. 바디 영역(220)과 드리프트 구역(260)은 소스 영역(201)과 드레인 영역(205) 사이에서 제1 방향을 따라 배치되며, 제1 방향은 제1 주 표면(110)에 평행하다. 소스 콘택 홈(112)은 제1 방향에 수직한 제2 방향으로 연장된다. 소스 콘택 홈(112) 내의 전도성 재료(115)는 소스 영역(201)에 전기적으로 접속되고, 소스 콘택 홈(112)은 게이트 트렌치(212)의 깊이보다 큰 깊이까지 반도체 기판(100) 내로 연장된다. 소스 콘택 홈(112)의 측벽의 제1 부분(114a)에서의 반도체 재료는 제2 전도형의 도펀트로 도핑되고, 소스 콘택 홈(112)의 측벽(114)의 제2 부분(114b)에서의 반도체 재료는 제1 전도형의 도펀트로 도핑된다.
도 1a 내지 도 1e에 관하여 예시된 반도체 디바이스(1)는 병렬로 접속될 수 있는 복수의 단일 트랜지스터 셀(10)을 포함한다. 단일 트랜지스터 셀(10)의 패턴은 제1 및 제2 방향을 따라 반복되고 미러링될 수 있다. 도 1a, 도 1b 및 도 1c에 구체적으로 예시된 바와 같이, 병렬 트랜지스터 셀은, 반도체 기판(100)의 제2 주 표면에 인접하게 형성된 제2 소스 콘택 부분(130)(예를 들어, 공통 배면 측 금속화 층)에 접속될 수 있다. 게다가, 각각이 복수의 트랜지스터 셀(10)을 포함하는 수 개의 트랜지스터들이, 반도체 기판(100)의 제2 주 표면에 인접하게 형성된 제2 소스 콘택 부분(130)(예를 들어, 공통 배면 측 금속화 층)에 접속될 수 있다. 또한, 인접한 트랜지스터 셀(10)의 드레인 부분(205)은, 반도체 기판(100)의 제1 주 표면(110)의 일 측 상에 배치된 공통 드레인 콘택 층(140)에 접속될 수 있다. 따라서, 단일 트랜지스터의 트랜지스터 셀들과 접촉하기 위해 금속화 층의 어떠한 특정한 패터닝도 필요하지 않다. 그 결과, 제조 프로세스가 더 단순화될 수 있고 비용이 감소될 수 있다. 게이트 전극(210)은 반도체 디바이스(10)의 일 측으로부터 전기적으로 접속될 수 있다. 필드 플레이트(250)는 예를 들어 소스 단자(271)에 접속될 수 있다.
도 2a 내지 도 2e는 소스 콘택 홈(112)의 측벽(114)의 상이한 부분들을 통해 상이한 전도형의 도펀트를 도입하도록 도핑 프로세스를 수행하는 방법을 예시한다. 이 방법은, 소스 홈(112)의 측벽에서 상이한 전도형들의 반도체 부분들을 포함할 수 있는 반도체 디바이스를 제조하는데 유용할 수 있다.
도 2a는 반도체 기판(100)에 형성된 소스 콘택 홈(112)을 도시한다. 반도체 기판(100)은, 제1 전도형의 제1 부분(104), 제1 전도형의 제2 부분(105)을 포함하고, 바디 영역(220) 및 절연 커버 층(253)이 후속된다. 반도체 기판의 제1 부분(104)은 도펀트의 농도 경사를 가질 수 있다. 제1 부분(104)의 도핑 농도는 제2 부분(105)의 도핑 농도보다 크다. 트렌치(112)는 반도체 기판의 제1 부분(104)까지 연장된다.
확산 소스로서 역할하는 재료의 확산 재료 층(310)이 소스 콘택 홈(112)의 하부 측과 측벽 위에 형성된다. 확산 재료 층(310)의 예로서는, 도핑된 유리 층, 예를 들어, 제1 전도형의 도펀트로 도핑된 유리 층, 예를 들어, BSG(borosilicate glass)가 포함된다. 예를 들어, 확산 재료 층(310)은 LPCVD("low pressure chemical vapor deposition") 방법에 의해 형성될 수 있다. 확산 재료 층(310)은 공형 층(conformal layer)으로서 형성될 수 있다. 이 층의 두께는 10-200nm의 범위에 있을 수 있다. 도 2b는 결과적인 구조체의 예를 도시한다.
그 후, 소스 콘택 홈(112)을 충전하고 기판의 표면을 커버하도록 포토레지스트 층이 형성된다. 레지스트 재료(320)의 부분들을 노출하고 현상하도록, 포토리소그래피 방법이 스트라이프 마스크(stripe mask)를 이용하여 수행된다. 레지스트 재료(320)가, 측벽의 제2 부분(114b)을 커버된 채로 두면서, 소스 콘택 홈(112)의 측벽(114)의 제1 부분(114a)을 노출(uncover)시키도록, 정의된 깊이까지 트렌치 부분으로부터 제거될 수 있다. 특히, 나머지 레지스트 재료(320)의 상부 표면은 바디 영역(220)에 인접하게 배치될 수 있다. 그 후, 실시예에 따르면, 경사 이온 주입 단계(angled ion implantation step)가 수행될 수 있다. 이온 주입의 각도는, 도펀트가 트렌치(112)의 측벽(114)의 제1 부분(114a)을 통해 기판 재료(100) 내에 도입될 수 있도록 선택된다. 이온 주입 단계는, 제2 전도형의 도펀트, 예를 들어, n형 도펀트로 수행될 수 있다.
도 2c의 우측 부분은, 포토레지스트 층(320)이 제거되지 않은 부분, 즉, 소스 영역(201)이 형성되지 않는 부분에서의 결과적인 기판의 예를 도시한다. 이 단면도는, 도 1c에서 역시 도시된 바와 같이, V와 V' 사이에서 취해진 것이다. 도 2c의 좌측 부분은, 포토레지스트 층(320)이 제거되고 소스 영역(201)이 형성될 부분의 단면도를 도시한다. 이 단면도는, 도 1c에서 역시 도시된 바와 같이, VI와 VI' 사이에서 취해진 것이다. 도 2c의 좌측 부분은 소스 콘택 홈(112)의 측벽(114)의 제1 부분(114a)에서의 단면도를 도시하는 반면, 도 2c의 우측 부분은 소스 콘택 홈(112)의 측벽(114)의 제2 부분(114b)에서의 단면도를 도시한다. 확산 재료 층(310)은 노출된 부분들로부터 제거된다. 이것은, 경사 소스 주입 프로세스를 수행하기 이전에 또는 이후에 달성될 수 있다.
그 후, 확산 재료(310)로부터의 도펀트의 소스 콘택 홈(112)의 측벽들을 통한 인접한 반도체 재료로의 확산을 야기하도록 열 처리가 수행된다. 그 결과, 소스 콘택 홈(112)의 하부 측 및 측벽(114)의 부분들에서 도핑된 층(315)이 형성된다. 선택사항으로서, 확산 재료 층(310)은 (예를 들어, 전구체 재료로서 TEOS를 이용하여 PECVD 방법에 의해 형성된) 실리콘 산화물 층에 의해 커버되어, 도펀트가 대기 내로 확산하는 것 및 대기를 통해 소스 영역(201)에 들어가는 것을 방지할 수 있다.
그 후, 확산 재료 층(310), 및 선택사항으로서, 실리콘 산화물 층이 소스 콘택 홈(112)의 하부 측 및 측벽으로부터 제거된다. 도 2d는 결과적인 구조체의 예의 단면도를 도시한다. 도 2d의 좌측 부분에 도시된 바와 같이, 제2 전도형의 소스 영역(210)은 소스 콘택 홈(112)의 측벽의 제1 부분(114a)에 형성된다. 소스 콘택 홈(112)의 하부 부분에 인접한 반도체 재료는 제1 전도형의 도펀트로 도핑된다. 도 2d의 우측 부분에 도시된 바와 같이, 제1 전도형의 도핑된 부분(315)은 소스 콘택 홈(112)의 전체 깊이를 따라 연장된다. 또한, 소스 콘택 홈(112)의 하부 부분(315)은 제1 전도형의 도펀트로 도핑된다.
도 2e는, 도 2b에 도시된 구조체에서 시작하여, 제2 전도형의 도펀트가 가스상으로부터의 도핑(doping from the gas phase)(GPD)에 의해 또는 플라즈마 도핑(PLAD, plasma assisted doping)에 의해 도입되는, 프로세스의 수정예를 도시한다. 추가 수정예(예시되지 않음)에 따르면, 제2 전도형의 도펀트를 포함하는 추가의 확산 재료 층(예를 들어, ASG, "arsenic silicate glass")이 소스 콘택 홈(112)의 측벽(114)에서 선택적으로 형성될 수 있다. 예를 들어, 도 2b에 도시된 구조체에서 시작하여 추가의 확산 재료 층을 형성하는 것은, 확산 재료 층(예를 들어, BSG 층)(310) 위에 얇은 실리콘 질화물 층을 형성한 다음, 레지스트 재료(320)를 형성하는 것을 포함한다. 레지스트 재료는 확산 재료 층(310) 위의 질화물 층의 부분들을 노출시키도록 스트라이프 마스크를 이용하여 패터닝된다. 얇은 실리콘 질화물 층과 확산 재료 층(310)이 노출된 부분들로부터 제거된다. 그 후, 소스 콘택 홈(112)의 측벽(114)의 노출된 부분들과 접촉하도록 추가의 확산 재료 층이 형성된다. 그 다음, 측벽(114)의 제1 부분(114a)을 제2 전도형의 도펀트로 도핑하고 측벽의 제2 부분(114b)을 제1 전도형의 도펀트로 동시에 도핑하도록 열 처리가 수행될 수 있다.
도 2e를 참조하여 예시된 수정예는 소스 콘택 홈(112)이 높은 종횡비를 갖는 경우에 유용할 수 있다.
그 후, 소스 콘택 홈에 전도성 재료(115)가 충전된다. 예를 들어, 전도성 재료(115)는, 소스 콘택 홈(112)의 하부 측과 측벽을 커버하는 Ti/TiN 라이너(320)를 포함할 수 있다. 그 후, 라이너(320)가 어닐링될 수 있다. 그 후, 텅스텐 등의 충전 재료(fill material)(325)가 퇴적되어 소스 콘택 홈(112)의 나머지 부분들을 충전할 수 있다. 그 후, 반도체 기판(100)의 표면으로부터 충전 재료를 제거하도록 CMP("chemical mechanical polishing") 단계가 수행된다. 도 2f는 결과적인 구조체의 예를 도시한다.
도 3a 내지 도 3f는 상이하게 도핑된 측벽 부분을 갖는 소스 콘택 홈을 형성하기 위한 추가 방법을 예시한다. BSG 층 등의 확산 소스로서 역할하는 재료의 확산 재료 층(310)이 소스 콘택 홈(112)의 하부 측과 측벽 상에 라이너 층으로서 형성된다. 그 후, 실리콘 질화물 라이너(340)가 확산 재료 층(310) 위에 형성된다. 그 다음, 폴리실리콘 층(345)이 워크피스의 표면 상에 충전되고 퇴적된다. 도 3a는 결과적인 구조체의 예를 도시한다.
그 후, 스트라이프 패턴을 갖는 마스크를 이용하여 리소그래피 프로세스가 수행된다. 그 결과, 폴리실리콘 층(345) 위에 포토레지스트 패턴이 형성된다. 폴리실리콘을 에칭하기 위한 에칭 단계가 수행된다. 예를 들어, 이 프로세스는 폴리실리콘을 이방성 에칭하는 건식 에칭 프로세스를 포함할 수 있다. 그 결과, 노출된 부분들로부터 폴리실리콘 재료(345)가 리세싱된다. 폴리실리콘 층(345)의 부분은 소스 콘택 홈(112)의 하부 부분에 남아 있다. 그 다음, 실리콘 질화물을 에칭하는 이방성 에칭 단계가 수행된다. 소스 콘택 홈(112) 내의 폴리실리콘 층(345)의 표면의 위치는 대략 바디 영역과 아래에 놓인 기판 부분(105) 사이의 경계의 높이에 배치된다.
예를 들어, 에칭이 뜨거운 인산에서 수행될 수 있다. 도 3b는 결과적인 구조체의 예를 도시한다. 도 3b의 좌측 부분은, 소스 영역(201)이 형성될 제1 측벽 부분(114a)을 갖는 소스 콘택 홈(112)의 부분을 도시한다. 제1 측벽 부분(114a)을 갖는 홈 부분으로부터 폴리실리콘 충전(345)이 제거되고 확산 재료 층(310)이 노출된다. 도 3b의 우측 부분은 소스 콘택 홈(112)의 제2 측벽 부분(114b)을 도시한다.
그 후, 제2 전도형의 도펀트를 이용하여 경사 소스 주입 단계가 수행된다. 그 결과, 도 3c의 좌측 부분에서 VI와 VI' 사이의 단면도로 도시된 바와 같이, 소스 콘택 홈(112)의 제1 측벽 부분(114)에 소스 영역(201)이 형성된다. 또한, 소스 콘택 홈의 제2 측벽 부분(114b)은 영향받지 않은 채로 남아 있다. 확산 재료 층(310)은 노출된 부분들로부터 제거된다. 이것은, 경사 소스 주입 프로세스를 수행하기 이전에 또는 이후에 달성될 수 있다.
그 후, 도 2d 및 도 2f를 참조하여 위에서 설명된 유사한 단계들이 수행될 수 있다. 나머지 폴리실리콘 재료(345)를 제거한 후에, 확산 재료 층(310)으로부터 반도체 기판(100)으로 도펀트를 확산시키도록 어닐링 단계가 수행된다. 그 후, 반도체 기판으로부터 실리콘 질화물 층(340)과 확산 재료 층(310)이 제거된다. 어닐링 단계 동안에, 실리콘 질화물 라이너는, 도펀트들이 확산 재료 층(310)으로부터 바깥으로 확산하는 것을 방지하는 확산 장벽으로서 역할할 수 있다.
도 2e를 참조하여 위에서 설명된 것과 유사한 방식으로, 경사 이온 주입 단계 대신에, 플라즈마 보조형 도펀트 프로세스, 가스상으로부터 도핑 또는 제2 전도형의 도펀트를 제공하기 위한 추가의 확산 재료 층으로부터의 확산 프로세스가 소스 영역(201)을 정의하도록 수행될 수 있다. 도 3e의 좌측 부분은, 플라즈마 도핑 또는 가스상 도핑 프로세스를 수행할 때의 소스 콘택 홈(112)을 예시한다.
그 후, 소스 전도성 재료(115)가 소스 콘택을 형성하기 위해 소스 콘택 홈(112)에 형성된다. 먼저, Ti/TiN 라이너(320)가 소스 콘택 홈의 하부 측 및 측벽 상에 형성될 수 있다. 라이너를 어닐링하는 어닐링 단계가 수행될 수 있다. 그 후, 예를 들어, 텅스텐을 포함할 수 있는 전도성 충전(325)이 소스 콘택 홈(112)에 형성될 수 있다. 워크피스의 주 표면 상의 부분들을 제거하도록 CMP("chemical mechanical polishing") 단계가 수행된다. 도 3f는 결과적인 기판 부분의 예를 도시한다. 도 3f의 좌측 부분에서, 소스 영역(201)은 소스 콘택 홈의 측벽의 제1 부분(114a)에 인접하게 형성된다. 도 3f의 우측 부분에 도시된 바와 같이, 제1 전도형의 도핑된 층이 소스 콘택 홈의 하부 측과 측벽의 제2 부분(114b)에 인접하게 형성된다.
도 4a 내지 도 4d는, 소스 콘택 홈(112)과 드레인 콘택 홈(430)을 형성할 때의 단계들을 예시한다. 예를 들어, 도 1a에 예시된 바와 같이, 소스 콘택 홈(112)은 드레인 콘택 홈(430)보다 깊은 깊이까지 연장된다. 이하의 도면들은 이들 홈들이 동시 처리 단계들에 의해 형성될 수 있는 예를 도시한다.
반도체 기판(100) 위에 하드 마스크 층(405)이 형성된다. 예를 들어, 하드 마스크 층(405)은 실리콘 산화물을 포함할 수 있다. 소스 콘택 홈을 정의하기 위한 개구가, 예를 들어, 포토리소그래피 방법에 의해 하드 마스크 층(405)에 형성된다. 그 후, 워크피스의 표면으로부터 포토레지스트 층이 제거된다.
반도체 기판이 하드 마스크 층(405)을 에칭 마스크로서 이용하여 에칭된다. 도 4a는 결과적인 구조체의 예를 도시한다.
소스 콘택 홈(112)을 에칭한 후에, 선택사항으로서, 도 3 및 도 4를 참조하여 설명된 도핑 프로세스가 수행될 수 있다. 포토레지스트 층(410)이 워크피스 위에 형성된다. 포토레지스트 층(410)은 소스 콘택 홈(112)을 충전할 수 있다. 드레인 콘택 홈을 정의하도록 프로리소그래피 프로세스가 수행된다. 먼저, 개구(420)가 포토레지스트 층과 하드 마스크 층(405)에 형성된다. 도 4b는 결과적인 구조체의 예를 도시한다.
그 후, 포토레지스트 재료가 리세싱된다. 예를 들어, 이것은 건식 에칭 프로세스 또는 애싱(ashing) 프로세스에 의해 달성될 수 있다. 이 프로세스는, 포토레지스트 재료가 소스 콘택 홈(112)에 남아 있도록 수행된다. 리세싱 단계는, 하드 마스크 층(405)의 표면으로부터 포토레지스트 재료가 완전히 제거되도록 제어될 수 있다. 예를 들어, 이것은 포토레지스트가 표면으로부터 제거되었다는 것을 나타낼 수 있는 잔류 가스를 분석하는 분광학적 방법(spectroscopic method)을 수행함으로써 달성될 수 있다. 도 4c는 결과적인 구조체의 예를 도시한다.
그 후, 드레인 콘택 홈(430)을 정의하도록 에칭 프로세스가 수행된다. 도 4d는 결과적인 구조체의 예를 도시한다. 예를 들어, 그 후, 드레인 영역을 도핑하기 위한 도핑 프로세스가 수행될 수 있다. 그 후, 포토레지스트 재료(410)의 나머지 부분이 워크피스로부터 제거된다. 선택사항으로서, 그 후, 소스 영역과 드레인 영역이 동시 도핑 프로세스에 의해 형성되는 경우에 도핑 프로세스가 수행될 수 있다.
도 5는 실시예에 따른 방법을 요약한다. 제1 주 표면을 갖는 반도체 기판에서 트랜지스터 셀을 포함하는 반도체 디바이스를 제조하는 방법은, 소스 영역을 형성하는 단계(S100), 소스 영역에 전기적으로 접속된 소스 콘택을 형성하는 단계(S110), 드레인 영역을 형성하는 단계(S120), 바디 영역을 형성하는 단계(S130), 드리프트 구역을 형성하는 단계(S140), 및 게이트 트렌치 내에 게이트 전극을 형성하는 단계(S150)를 포함한다. 게이트 전극은 바디 영역에 형성된 채널의 전도도를 제어하도록 구성된다. 바디 영역과 드리프트 구역은 소스 영역과 드레인 영역 사이에서 제1 방향을 따라 배치되며, 제1 방향은 제1 주 표면에 평행하다. 소스 콘택을 형성하는 단계(S110)는, 반도체 기판의 제1 주 표면에서 게이트 트렌치의 깊이보다 큰 깊이로 소스 콘택 홈을 형성하는 단계(S160) 및 도핑 프로세스를 수행하여(S170) 소스 콘택 홈의 측벽의 제1 부분을 통해 제2 전도형의 도펀트를 도입하고 소스 콘택 홈의 측벽의 제2 부분을 통해 제1 전도형의 도펀트를 도입하는 단계를 포함한다. 명확히 이해하는 바와 같이, 각각의 컴포넌트를 제조하기 위한 프로세스 흐름에 따라, 임의의 순서로 단일 프로세스가 수행될 수 있다. 또한, 단일 프로세스는, 복수의 컴포넌트가 하나의 프로세스에 의해 생성되는 공동 또는 공통 처리 방법에 의해 수행될 수도 있다.
도 6은 집적 회로의 실시예를 예시한다. 집적 회로(600)는, 복수의 트랜지스터(61, 62, 내지 6n)를 포함하고, 각각은 도 1a 내지 도 1e를 참조하여 위에서 설명된 반도체 디바이스(1)를 포함한다. 예를 들어, 트랜지스터들(61, 62, 내지 6n) 각각은 위에서 설명된 복수의 트랜지스터 셀(10)을 포함할 수 있다. 각각의 트랜지스터의 소스 영역은, 공통 단자, 예를 들어, 접지 단자와 접속될 수 있다. 각각의 트랜지스터의 드레인 영역은 각각의 부하(621, 622, ..., 62n)에 접속될 수 있다. 부하는 또한 공통 공급 전압 단자 VB, 예를 들어 배터리에 접속될 수 있다. 위에서 설명된 반도체 디바이스를 포함하는 도 6에 도시된 집적 회로는 멀티-로우-사이드 회로(multi-low-side circuit)를 구현할 수 있다. 소스 영역은 반도체 디바이스의 배면 측 상의 소스 금속화 층에 전기적으로 접속되고, 드레인 영역은 반도체 디바이스의 상부 측 상의 드레인 금속화 층에 전기적으로 접속된다는 특징으로 인해, 측방향 FinFET을 구현하는 반도체 디바이스는 스마트 방식으로 집적되어 멀티-로우-사이드 회로를 형성할 수 있다.
집적 회로의 추가 실시예는 여기서 설명된 반도체 디바이스의 모터 등의 다양한 부하와의 조합에 관한 것이다. 예를 들어, 이들 집적 회로들 중 임의의 것은, 소스 단자가 접지 단자에 대응하는 로우-사이드 회로를 구현할 수 있다.
도 7a는 트랜지스터 셀들(731, 732, 733 및 734)의 배열의 예를 도시한다. 예를 들어, 도 7a는 브리지 회로 등의 전기 디바이스의 컴포넌트를 구현할 수 있는 집적 회로(700)의 부분의 단면도를 도시한다. 도 7a는 4개의 트랜지스터 셀들(731, 732, 733 및 734)을 도시하고, 여기서 2개의 인접한 트랜지스터 셀들(731, 732, 및 733, 734)은 쌍으로 결합되고 2개의 상이한 트랜지스터(711, 712)의 컴포넌트를 형성한다. 2개의 인접한 트랜지스터 셀들(731, 732, 및 732, 734)은 각각 공통 드레인 콘택(706)을 공유한다. 트랜지스터(711)의 드레인 영역은, 드레인 콘택 층(140)의 부분을 통해 제1 드레인 단자(701)에 전기적으로 접속된다. 또한, 트랜지스터(712)의 드레인 영역은, 드레인 콘택 층(140)의 다른 부분을 통해 제2 드레인 단자(702)에 전기적으로 접속된다. 트랜지스터들(711, 712)의 소스 영역은 공통 소스 단자에 전기적으로 접속된다.
집적 회로(700)는 실시예에 따라 복수의 반도체 디바이스(711, 712, ..., 71n)를 포함할 수 있다. 반도체 디바이스들(711, 712, ..., 71n) 각각은 병렬 접속된 복수의 단일 트랜지스터 셀을 포함할 수 있다. 도 7a에 예시된 바와 같이, 반도체 디바이스들(711, 712, ..., 71n)은 단일의 기판에 배치될 수 있다. 반도체 디바이스들(711, 712, ..., 71n) 각각은 이전 도면들을 참조하여 위에서 설명된 컴포넌트들을 포함할 수 있다. 예를 들어, 인접한 트랜지스터 셀들(731, 732, 733 및 734)의 쌍의 단일 트랜지스터의 컴포넌트들은 미러형 방식으로 배열되어, 트랜지스터 셀들(731, 732, 733 및 734) 중 2개의 인접한 것들의 소스 콘택(202)이 트랜지스터들 중 인접한 것들의 쌍의 대향 측들 상에 배치되게 할 수 있다.
도 7a에 도시된 실시예에 따르면, 트랜지스터들(711, 712, ..., 71n)의 소스 영역은 접지 단자에 전기적으로 접속된다. 제1 소스 콘택 부분은 반도체 기판의 제2 부분(105)에서 연장되는 소스 전도성 재료(115)를 포함한다는 특징으로 인해, 및 인접한 트랜지스터 셀들의 특별한 미러형 배열로 인해, 트랜지스터 셀들의 쌍들은 트랜지스터 셀들의 인접한 쌍들로부터 절연될 수 있다.
집적 회로(700)는 복수의 추가 트랜지스터를 포함하는 회로와 결합되어 도 7b에 도시된 브리지 회로(780)를 형성할 수 있다. 예를 들어, 추가 트랜지스터들(721, 722, ..., 72n)은 임의의 기술에 의해 형성될 수 있고 상이한 반도체 칩 상에 배치될 수 있다. 실시예에 따르면, 추가 트랜지스터들은 패키징될 수 있고 집적 회로(700)의 단자들과 전기적으로 접속되어 브리지 회로(780)를 형성할 수 있다. 브리지 회로는, 예를 들어, 3상 BLDC("brushless direct current") 모터 드라이브를 구현할 수 있다. 브리지 회로의 추가 예들은, 벅 및 부스트 변환기 등의, 정류기 또는 DCDC 변환기를 포함한다.
도 8a는 추가 실시예에 따른 반도체 디바이스의 수평 단면도를 도시한다. 도 8a에 도시된 실시예는, 도 1a 내지 도 1f 중 임의의 것에 도시된 실시예와 유사하다. 이들 실시예와는 상이하게, 반도체 디바이스에서 드리프트 구역이 없다. 또한, 반도체 디바이스에서 필드 플레이트가 없다. 따라서, 드레인 영역(205)이 바디 영역(220)에 직접 인접한다. 도 8a에 도시된 배열에서, 트랜지스터 셀(10)은 드레인 콘택 홈(430)의 대향 측들 상에 배치된다. 도 8a에 도시된 반도체 디바이스(1)는, 보통의 전력 트랜지스터보다 낮은 전압에서 동작할 수 있는 소위 저전압 MOSFET을 구현한다. 예를 들어, 도 8a 및 도 8b에 예시된 반도체 디바이스들은 40V보다 낮은 전압에서 동작할 수 있다. 도 8a에 도시된 실시예에서, 드레인 영역(205)은 게이트 전극(210)에 인접하게 배치된 게이트 유전체(211)에 직접 인접하게 배치된다.
도 8b는 도 8a에 도시된 반도체 디바이스의 수직 단면도를 도시한다. 예를 들어, 도 8b의 단면도는, 도 8a에서 역시 예시된 바와 같이, I와 I' 사이에서 취해질 수 있다. 도시된 바와 같이, 소스 콘택 홈(112)과 드레인 콘택 홈(430)은 제1 전도형의 층(105)에 배열될 수 있다. 결과적으로, 드레인 영역(205)은 바디 영역(220)에 직접 인접하고, 드레인 콘택(206)은 드레인 영역(205)에 직접 인접한다. 반도체 디바이스의 추가 컴포넌트들은 도 1a 내지 도 1e를 참조하여 예시된 것들과 유사하다. 게이트 금속화 층(145)은 반도체 기판의 제1 주 표면(110)의 일 측에 배치된다. 게이트 금속화 층(145)은 게이트 전극(210)을 게이트 단자(275)에 전기적으로 접속한다. 드레인 콘택(206)은 드레인 금속화 층(140)을 통해 드레인 단자(272)에 전기적으로 접속된다. 반도체 디바이스의 추가 컴포넌트들은 상기에서 도면들을 참조하여 예시되었다. 예를 들어, 도 8a 및 도 8b에 도시된 반도체 디바이스는, 도 2a 내지 도 5를 참조하여 예시된 방법을 이용하여 형성될 수 있다. 예를 들어, 제1 전도형, 예를 들어, p형일 수 있는 반도체 기판은 시작 재료로서 이용될 수 있다. 반도체 기판은 제1 전도형의 고농도 도핑된 부분을 형성하도록 그 제2 주 표면(120)에 인접한 부분에서 도핑되어 제1 부분(104)을 형성할 수 있다.
도 8a 및 도 8b에 도시된 반도체 디바이스는, 예를 들어, 배터리의 일부로서 이용될 수 있다. 예를 들어, Li-이온 배터리에서, 배터리의 단일 셀들은, 5-10V에서 동작할 수 있는 저저항 저전압 스위치에 의해 서로 별개로 스위칭되어야 한다. 이들 저저항 스위치들은, 100-500A일 수 있는, 전체 배터리 전류를 운반한다. 스위치의 특별한 구성으로 인해, 전력 손실은 5W보다 작을 수 있다.
도 8c는 실시예에 따른 시스템(4)의 등가 회로도를 도시한다. 시스템은, 직렬로 접속된 복수의 스위치들(21, ..., 2n)을 포함하는 집적 회로(3)을 포함한다. 스위치들(21, 22, ..., 2n) 중 임의의 것은, 도 8a 및 도 8b를 참조하여 설명된 반도체 디바이스(1)에 의해 구현될 수 있다. 시스템(4)는 복수의 부하(2951, ..., 295n)를 포함한다. 예를 들어, 부하는 리튬 이온 배터리의 셀들에 의해 또는 LED에 의해 구현될 수 있다. 예를 들어, LED들 각각은 3-4V의 순방향 전압을 가질 수 있다. 부하들 각각은 스위치들(21, ..., 2n) 중 대응하는 것에 평행하게 접속된다. 이 회로는, 적절한 DC/DC 변환기(297), 예를 들어, 벅-부스트 변환기에 접속될 수 있다. 스위치들(21, ..., 2n) 중 대응하는 것들을 활성화함으로써, 부하들(2951, ..., 295n) 중 선택된 것들이 스위칭 오프될 수 있다. 스위치들(21, ..., 2n)은 전체 전류를 운반할 수 있고 낮은 저항을 가질 수 있음으로써, 낮은 전력 손실을 가능케 할 수 있다.
본 발명의 실시예들이 위에서 설명되었지만, 추가 실시예들이 구현될 수도 있다는 것이 명백하다. 예를 들어, 추가 실시예들은, 청구항들에 인용된 특징들의 임의의 서브조합 또는 위에서 주어진 예들에서 설명된 요소들의 임의의 서브조합을 포함할 수 있다. 따라서, 첨부된 청구항들의 사상과 범위는 여기에 포함된 실시예의 설명으로 제한되지 않아야 한다.

Claims (28)

  1. 반도체 디바이스로서,
    제1 주 표면을 갖는 반도체 기판; 및
    상기 반도체 기판에서의 트랜지스터 셀
    을 포함하고,
    상기 트랜지스터 셀은,
    소스 영역;
    상기 소스 영역에 전기적으로 접속된 소스 콘택 ― 상기 소스 콘택은 제1 소스 콘택 부분 및 제2 소스 콘택 부분을 포함함 ―;
    드레인 영역;
    상기 드레인 영역에 전기적으로 접속된 드레인 콘택 - 상기 드레인 콘택은 드레인 콘택 홈(groove)에 배치됨 -;
    바디 영역; 및
    상기 바디 영역에 인접한 상기 제1 주 표면에서의 게이트 트렌치 내의 게이트 전극 ― 상기 게이트 전극은 상기 바디 영역에서의 채널의 전도도(conductivity)를 제어하도록 구성되고, 상기 게이트 트렌치의 세로 축은 상기 제1 주 표면에 평행한 제1 방향으로 연장됨 ―
    을 포함하고,
    상기 소스 영역, 상기 바디 영역 및 상기 드레인 영역은 상기 제1 방향을 따라 배치되고,
    상기 제2 소스 콘택 부분은 상기 반도체 기판의 제2 주 표면에 배치되고,
    상기 제1 소스 콘택 부분은 상기 반도체 기판의 제1 도핑 부분 내로 부분적으로 연장되고 상기 소스 영역과 직접 접촉하는 소스 전도성 재료를 포함하고, 상기 제1 도핑 부분은 상기 소스 전도성 재료와 상기 제2 소스 콘택 부분 사이에 배열된 영역을 포함하고,
    상기 반도체 기판은 상기 제1 도핑 부분 및 동일한 전도형(conductivity type)을 갖는 제2 도핑 부분을 포함하고, 상기 제1 도핑 부분은 상기 제2 도핑 부분보다 상기 제1 주 표면으로 더 큰 거리를 갖고, 상기 제1 도핑 부분은 상기 제2 도핑 부분보다 큰 도핑 농도를 갖고, 상기 제1 도핑 부분은 상기 제1 소스 콘택 부분의 컴포넌트(component)이고,
    상기 드레인 콘택 홈은 상기 반도체 기판의 상기 제2 도핑 부분 내로 적어도 부분적으로 연장되는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 소스 전도성 재료는 상기 반도체 기판에서 상기 게이트 트렌치의 깊이보다 더 큰 깊이까지 연장되는, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 소스 전도성 재료는 상기 제1 주 표면에 형성된 소스 콘택 홈에 배치되는, 반도체 디바이스.
  4. 제3항에 있어서,
    상기 소스 영역은 상기 소스 콘택 홈의 측벽에 형성되는, 반도체 디바이스.
  5. 제3항에 있어서,
    상기 소스 영역에 인접하며 상기 소스 콘택 홈의 측벽에 있는 바디 콘택 부분을 더 포함하는 반도체 디바이스.
  6. 제1항에 있어서,
    상기 제1 주 표면에서의 필드 플레이트 트렌치(field plate trench) 내의 필드 플레이트를 더 포함하고, 상기 드레인 콘택 홈은 상기 필드 플레이트 트렌치보다 더 깊은 깊이까지 연장되는, 반도체 디바이스.
  7. 제1항에 있어서,
    상기 제1 도핑 부분은 상기 제1 도핑 부분의 나머지 부분보다 더 높은 도핑 농도를 갖는 콘택 부분을 포함하고, 상기 콘택 부분은 상기 소스 전도성 재료와 접촉하는, 반도체 디바이스.
  8. 삭제
  9. 제1항에 있어서,
    상기 반도체 기판의 상기 제1 도핑 부분 및 상기 제2 도핑 부분은 제1 전도형을 갖고, 상기 소스 영역 및 상기 드레인 영역은 제2 전도형을 갖는, 반도체 디바이스.
  10. 제9항에 있어서,
    상기 반도체 기판의 상기 드레인 영역과 상기 제2 도핑 부분 사이에 pn 접합이 형성되는, 반도체 디바이스.
  11. 삭제
  12. 제1항에 있어서,
    상기 반도체 기판의 상기 제1 주 표면에서의 드레인 콘택 층을 더 포함하는 반도체 디바이스.
  13. 제1항에 있어서,
    상기 바디 영역과 상기 드레인 영역 사이에 배치된 드리프트 구역을 더 포함하는, 반도체 디바이스.
  14. 집적 회로로서,
    복수의 반도체 디바이스를 포함하고, 상기 복수의 반도체 디바이스 각각은,
    제1 주 표면을 갖는 반도체 기판; 및
    상기 반도체 기판에서의 트랜지스터 셀
    을 포함하고,
    상기 트랜지스터 셀은,
    소스 영역;
    상기 소스 영역에 전기적으로 접속된 소스 콘택 ― 상기 소스 콘택은 제1 소스 콘택 부분 및 제2 소스 콘택 부분을 포함함 ―;
    드레인 영역;
    상기 드레인 영역에 전기적으로 접속된 드레인 콘택 - 상기 드레인 콘택은 드레인 콘택 홈(groove)에 배치됨 -;
    바디 영역; 및
    상기 바디 영역에 인접한 상기 제1 주 표면에서의 게이트 트렌치 내의 게이트 전극 ― 상기 게이트 전극은 상기 바디 영역에서의 채널의 전도도(conductivity)를 제어하도록 구성되고, 상기 게이트 트렌치의 세로 축은 상기 제1 주 표면에 평행한 제1 방향으로 연장됨 ―
    을 포함하고,
    상기 소스 영역, 상기 바디 영역 및 상기 드레인 영역은 상기 제1 방향을 따라 배치되고,
    상기 제2 소스 콘택 부분은 상기 반도체 기판의 제2 주 표면에 배치되고,
    상기 제1 소스 콘택 부분은 상기 반도체 기판의 제1 도핑 부분 내로 부분적으로 연장되고 상기 소스 영역과 직접 접촉하는 소스 전도성 재료를 포함하고, 상기 제1 도핑 부분은 상기 소스 전도성 재료와 상기 제2 소스 콘택 부분 사이에 배열된 영역을 포함하고,
    상기 반도체 기판은 상기 제1 도핑 부분 및 동일한 전도형(conductivity type)을 갖는 제2 도핑 부분을 포함하고, 상기 제1 도핑 부분은 상기 제2 도핑 부분보다 상기 제1 주 표면으로 더 큰 거리를 갖고, 상기 제1 도핑 부분은 상기 제2 도핑 부분보다 큰 도핑 농도를 갖고, 상기 제1 도핑 부분은 상기 제1 소스 콘택 부분의 컴포넌트(component)이고,
    상기 드레인 콘택 홈은 상기 반도체 기판의 상기 제2 도핑 부분 내로 적어도 부분적으로 연장되고,
    상기 반도체 디바이스들의 소스 영역들은 공통 단자와 전기적으로 접속되는, 집적 회로.
  15. 제14항에 있어서,
    상기 트랜지스터 셀들 중 2개의 인접한 트랜지스터 셀들은 공통 드레인 콘택을 공유하도록 배열되고, 상기 트랜지스터 셀들 중 2개의 인접한 트랜지스터 셀들의 소스 콘택들은 상기 트랜지스터 셀들 중 인접한 트랜지스터 셀들의 쌍의 대향 측들에 배치되는, 집적 회로.
  16. 제14항에 있어서,
    상기 복수의 반도체 디바이스의 상기 드레인 영역들은 각각 복수의 부하 중 하나에 전기적으로 접속되는, 집적 회로.
  17. 제16항에 있어서,
    상기 복수의 부하는 상기 복수의 반도체 디바이스 중 대응하는 반도체 디바이스들에 평행하게 접속되는, 집적 회로.
  18. 제14항에 있어서,
    상기 복수의 반도체 디바이스의 상기 드레인 영역들은 복수의 추가 트랜지스터 중 하나와 전기적으로 접속되는, 집적 회로.
  19. 제14항에 있어서,
    상기 복수의 반도체 디바이스는 직렬로 접속되는, 집적 회로.
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 제7항에 있어서,
    상기 제1 도핑 부분의 상기 나머지 부분은 상기 콘택 부분과 상기 제2 소스 콘택 부분 사이에 배열되는, 반도체 디바이스.
  26. 제7항에 있어서,
    상기 콘택 부분은 상기 소스 전도성 재료의 끝 부분(end portion)에 접촉하고 상기 소스 전도성 재료 및 상기 제1 도핑 부분의 상기 나머지 부분 사이에 배열되는, 반도체 디바이스.
  27. 제7항에 있어서,
    상기 제1 도핑 부분의 상기 나머지 부분은 상기 콘택 부분 및 상기 소스 전도성 재료의 각각의 부분을 둘러싸는, 반도체 디바이스.
  28. 제7항에 있어서,
    상기 제1 도핑 부분은 상기 제2 소스 콘택 부분 및 상기 제2 도핑 부분의 각각에 인접하게 배열되고, 상기 제2 소스 콘택 부분 및 상기 제2 도핑 부분의 각각의 사이에 배열되는, 반도체 디바이스.
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