KR101511429B1 - 반도체 장치 및 반도체 장치를 제조하는 방법 - Google Patents

반도체 장치 및 반도체 장치를 제조하는 방법 Download PDF

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Abstract

반도체 장치는 제1 드리프트 구역을 갖는 제1 트랜지스터, 및 복수의 제2 트랜지스터들을 포함하며, 각각의 제2 트랜지스터는 소스 영역, 드레인 영역 및 게이트 전극을 포함한다. 제2 트랜지스터들은 제1 트랜지스터에 전기적으로 연결되는 직렬 회로를 형성하도록 전기적으로 직렬 연결되며, 제1 트랜지스터 및 복수의 제2 트랜지스터들은 매립형 도핑 층을 포함하는 반도체 기판에 적어도 부분적으로 배치되고, 제2 트랜지스터들의 소스 또는 드레인 영역은 매립형 도핑 층에 배치된다.

Description

반도체 장치 및 반도체 장치를 제조하는 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}
본 개시물은 반도체 장치 및 그러한 반도체 장치를 제조하는 방법에 관한 것이다.
전력 MOSFET(금속 산화막 반도체 전계효과 트랜지스터; metal oxide semiconductor field effect transistor)은 전력 소스들, 인버터 장치들 등을 스위칭하는 데 사용되는 고 항복 전압 반도체 장치들의 예들이다. 예를 들어, 전력 MOSFET은 낮은 저항 부하들(ohmic loads)에서 고 전압들로 스위칭하여 매우 작은 스위칭 및 전도 손(conduction loss)을 갖는 것으로 여겨진다. 스위칭 오프될 때 작은 온-저항(Ron) 및 고 항복 전압을 갖는 전력 MOSFET이 바람직하다. 예를 들어, 전력 MOSFET는 스위칭 오프될 때 수십 내지 수백 볼트의 드레인-소스 전압(Vds)을 견뎌야 한다. 다른 예로서, 전력 MOSFET는 낮은 전압 강하(Vds) 시 약 10 내지 20V의 게이트-소스 전압에서 수백 암페어에 달할 수도 있는 매우 큰 전류를 도통시킨다.
작은 Ron 및 고 항복 전압에 대한 증가하는 요구를 충족시키기 위해서는, 새로운 개념들의 반도체 장치를 개발하는 것이 바람직하다. 또한, 간단한 공정에 의해 제조될 수 있는 새로운 반도체 장치를 개발하는 것이 바람직하다.
일 실시예에 따르면, 반도체 장치는 제1 드리프트 구역을 갖는 제1 트랜지스터와, 소스 영역, 드레인 영역 및 게이트 전극을 각각 포함하는 복수의 제2 트랜지스터들을 포함하며, 이 때 제2 트랜지스터들은 전기적으로 직렬 연결되어, 제1 트랜지스터에 전기적으로 연결되는 직렬 회로를 형성하되, 제1 트랜지스터 및 복수의 제2 트랜지스터들은 매립형 도핑 층을 포함하는 반도체 기판에 적어도 부분적으로 배치되며, 제2 트랜지스터들의 소스 또는 드레인 영역들은 매립형 도핑 층 내에 배치된다.
일 실시예에 따르면, 반도체 장치를 제조하는 방법은 드리프트 구역을 갖는 제1 트랜지스터를 형성하는 단계, 및 소스 영역, 드레인 영역 및 게이트 전극을 각각 포함하는 복수의 제2 트랜지스터들을 형성하는 단계를 포함하며, 이 때 제2 트랜지스터들은 전기적으로 직렬 연결되어, 제1 트랜지스터에 전기적으로 연결되는 직렬 회로를 형성하되, 제1 트랜지스터 및 복수의 제2 트랜지스터들은 매립형 도핑 층을 포함하는 반도체 기판에 적어도 부분적으로 형성되며, 제2 트랜지스터들의 소스 또는 드레인 영역들은 매립형 도핑 층 내에 배치되도록 형성된다.
첨부한 도면은 본 발명의 추가 이해를 제공하기 위해 포함되며, 본 명세서에 통합되어 그의 일부를 구성한다. 도면은 본 발명의 실시예들을 예시하며, 그 설명과 함께 본 발명의 원리들을 설명하는 데 기여한다. 본 발명의 다른 실시예들 및 본 발명의 의도된 이점들 중 대부분은 다음의 상세한 설명을 참조하여 더 잘 이해됨으로써 용이하게 인식될 것이다. 도면의 요소들은 서로에 대해 반드시 축척대로 된 것은 아니다. 동일한 참조 번호들은 대응하는 동일한 부품들을 지정한다.
도 1은 일 실시예에 따른 반도체 장치의 단면도를 도시한다;
도 2a 및 도 2b는 일 실시예에 따른 반도체 장치들의 등가 회로들을 예시한다;
도 3a는 반도체 장치의 요소의 평면도를 도시한다;
도 3b는 일 실시예에 따른 반도체 장치의 일부분의 단면도를 도시한다;
도 4a 내지 도 4k는 일 실시예에 따라 반도체 장치를 제조할 때 상이한 프로세싱 단계들에 따른 반도체 장치의 단면도들을 예시한다.
도 5는 추가 실시예에 따른 반도체 장치의 단면도를 도시한다;
도 6a는 일 실시예에 따른 반도체 장치의 요소의 평면도를 도시한다;
도 6b는 일 실시예에 따른 반도체 장치의 일부분의 단면도를 도시한다;
도 7은 추가 실시예에 따른 반도체 장치의 단면도를 도시한다;
도 8은 추가 실시예의 반도체 장치의 단면도를 도시한다;
도 9는 일 실시예에 따른 추가 반도체 장치의 요소들을 예시한 개념도를 도시한다; 그리고
도 10은 반도체 장치를 형성하는 방법을 개략적으로 예시한다.
다음의 상세한 설명에서는, 그의 일부를 형성하며, 본 발명이 실시될 수도 있는 특정 실시예들이 예로서 예시된 첨부 도면을 참조한다. 이와 관련하여, “상측”, “하측”, “전면”, “이면”, “앞선(leading)”, "뒤쳐진(trailing)”와 같은 방향에 관한 용어는 설명되고 있는 도면들의 배향을 참조하여 사용된다. 본 발명의 실시예들의 구성요소들이 다수의 상이한 배향으로 배치될 수 있으므로, 방향에 관한 용어는 예시의 목적으로 사용되며, 결코 제한적인 것이 아니다. 본 발명의 범주로부터 벗어나는 일 없이 다른 실시예들이 활용될 수도 있고 구조적 또는 논리적 변화들이 이루어질 수도 있음을 이해해야 한다. 따라서, 다음의 상세한 설명은 제한의 관점으로 취해져서는 안 되며, 본 발명의 범주는 첨부한 청구범위에 의해서 정의된다.
실시예들의 설명은 제한적인 것이 아니다. 구체적으로, 이하에서 설명되는 실시예들의 요소들은 상이한 실시예들의 요소들과 조합될 수도 있다.
다음의 설명에서 사용되는 용어들 "웨이퍼", "기판", 또는, "반도체 기판"은 반도체 표면을 갖는 임의의 반도체 기반 구조체를 포함할 수도 있다. 웨이퍼 및 구조체는 실리콘, 실리콘-온-인슐레이터(silicon-on-insulator: SOI), 실리콘-온-사파이어(silicon-on sapphire: SOS), 도핑 및 비도핑 반도체들, 기본 반도체 기반에 의해 지지되는 에피택셜 실리콘 층, 및 다른 반도체 구조체들을 포함하는 것으로 이해되어야 한다. 반도체는 실리콘 기반일 필요는 없다. 반도체는 마찬가지로 실리콘-게르마늄, 게르마늄, 갈륨 비화물, 실리콘 탄화물 등일 수 있다.
도면 및 설명은 도핑 타입 "n" 또는 "p" 옆에 "-" 또는 "+"을 나타냄으로써 상대적인 도핑 농도를 예시한다. 예를 들어, "n-"은 "n"-도핑 영역의 도핑 농도보다 낮은 도핑 농도를 의미하며, "n+"-도핑 영역은 "n"-도핑 영역보다 높은 도핑 농도를 갖는다. 동일한 상대적 도핑 농도의 도핑 영역들은 반드시 동일한 절대 도핑 농도를 가질 필요는 없다. 예를 들어, 2개의 상이한 "n"-도핑 영역들은 동일한 또는 상이한 절대 도핑 농도를 가질 수 있다. 도면 및 설명에서, 더 양호한 이해를 위해, 종종, 도핑 부분들이 “p” 또는 “n”-도핑된 것으로 표기된다. 명백히 이해되는 바와 같이, 이러한 표기는 결코 제한하고자 하는 것이 아니다. 도핑 타입은 설명된 기능이 달성되는 한 임의적일 수 있다. 또한, 모든 실시예들에서, 도핑 타입들이 반전될 수 있다.
본 명세서에서 채용되는 바와 같이, 용어들 “연결된” 및/또는 “전기적으로 연결된”은 요소들이 직접적으로 함께 연결되어야 한다는 것을 의미하는 것을 의도하지 않는다(“연결된” 또는 “전기적으로 연결된” 요소들 사이에 요소들이 개재될 수도 있다). 용어 “전기적으로 접속된”은 전기적으로 함께 접속된 요소들 사이의 저 저항 전기 접속을 설명하고자 하는 것이다.
본 명세서에서 사용되는 바와 같이, 용어들 “갖는”, “함유하는”, “포함하는(including)”, “포함하는(comprising)” 등은 진술된 요소들 또는 특징들의 존재를 나타내지만 추가의 요소들 또는 특징들을 배제하지 않는 제약 없는(open ended) 용어들이다. “하나의(a, an, the)”라는 관사는, 문맥상 명백히 다르게 나타내지 않는다면, 단수 개뿐 아니라 복수 개를 포함하는 것으로 의도된다.
본 명세서에서 사용되는 바와 같은 용어들 “횡방향의” 및 “수평방향의”는 반도체 기판 또는 반도체 바디의 제1 표면에 평행한 배향을 설명하고자 하는 것이다. 이것은, 예를 들어 웨이퍼 또는 다이의 표면일 수 있다.
본 명세서에서 사용되는 바와 같은 용어 “수직방향의”는 반도체 기판 또는 반도체 바디의 제1 표면에 직교하도록 배열되는 배향을 설명하고자 하는 것이다.
도 1은 반도체 장치(100)의 단면도를 도시한다. 반도체 장치(100)는 제1 트랜지스터(110) 및 복수의 제2 트랜지스터들(1201 내지 120n)을 포함하며, 이 때 각각의 제2 트랜지스터는 소스 영역(121), 드레인 영역(122) 및 게이트 전극(124)을 갖는다. 제2 트랜지스터들(1201 내지 120n)은 직렬로 연결되어 직렬 회로를 형성한다. 설명에 따르면, 직렬 연결된 제2 트랜지스터들(1201 내지 120n)은 제1 트랜지스터의 드리프트 구역(119)으로서 작용한다. 본 설명에 따르면, 드리프트 구역(119)은 반도체 기판(150)의 수평방향 표면(151)을 따라 연장된다. 제1 트랜지스터 및 복수의 제2 트랜지스터들은 매립형 도핑 층(152)을 포함하는 반도체 기판(150)에 적어도 부분적으로 배치된다. 각각의 제2 트랜지스터들(120)의 소스 영역(121) 또는 드레인 영역(122)은 매립형 층(152)에 배치된다. 직렬 연결된 제2 트랜지스터들(1201 내지 120n)이 제1 트랜지스터의 드리프트 구역(119)으로서 동작하고, 제2 트랜지스터들이 각각의 게이트 전극들(124)에 의해 제어될 수 있으므로, 반도체 장치는 또한 “활성 드리프트 구역 필드 효과 트랜지스터(active drift zone field effect transistor: ADZFET)”라고도 지칭된다.
본 출원서의 문맥에서, 용어 “매립형 도핑 층”은 기판의 표면에 인접하지 않은 도핑 층을 지칭하고자 하는 것이다. 예를 들어, 상이한 도핑 타입 및/또는 농도를 갖는 부분들이 매립형 층(152)과 기판 표면(151) 사이에 배치될 수도 있다. 다시 말해, 기판 표면(151)과 도핑 층(152) 중 기판 표면(151)에 더 가까운 제1 표면 사이에는 거리가 존재한다. 또한, 매립형 도핑 층(152)은 연속 층인 것으로 의도되는 것이 아니라, 예를 들어 절연 트렌치들에 의해 또는 상이한 도전 타입으로 도핑된 부분들에 의해 세그먼트화될 수도 있다.
제1 트랜지스터 및 복수의 제2 트랜지스터들은 기판 표면(151)에 인접하게 배치된다. 제1 트랜지스터의 채널(113) 및 제2 트랜지스터들의 채널들(123)은 반도체 기판(150)의 수평방향 표면(151)과 교차하는 제1 방향으로 연장된다. 예를 들어, 채널들(113, 123)은 반도체 기판(150)의 수평방향 표면(151)에 직교할 수도 있다. 게이트 전극(124)은 반도체 기판(150)에 대해 수직으로 연장될 수 있는 게이트 홈에 배치된다. 제1 트랜지스터(110) 및 복수의 제2 트랜지스터들(1201 내지 120n)은 제1 절연 트렌치(117) 및 복수의 제2 절연 트렌치들(127)에 의해 서로 절연된다. 제1 절연 트렌치(117) 및 복수의 제2 절연 트렌치들(127)은 절연 물질로 충진된다. 제1 및 제2 절연 트렌치들은 매립형 층(152) 아래의 깊이로 연장된다. 예를 들어, 제1 및 제2 절연 트렌치들은 기판(150)을 향하는 깊이 방향으로 연장될 수도 있다.
일 실시예에 따르면, 매립형 층(152)은 역 도펀트로 도핑된 도핑 부분들에 의해 세그먼트화될 수도 있다. 예를 들어, 이들 도핑 부분들은 매립형 층이 n 도핑되는 경우에 p 도핑될 수 있다.
또한, 제1 드레인 부분(112)은 제1 콘택 트렌치(116) 및 트랜지스터 배선(128)에 의해 제2 트랜지스터 배열체의 좌측 상에 배치된 제2 트랜지스터(1201)의 소스 부분(121)과 접속된다. 또한, 제2 트랜지스터들의 좌측 상에 배치된 트랜지스터(1201)의 드레인 영역(122)은 제2 콘택 트렌치(126) 및 트랜지스터 배선(128)에 의해 다음 트랜지스터의 소스 부분(121)과 접속된다. 다시 말해, 제2 트랜지스터들은 직렬로 접속되며, 인접 트랜지스터들 사이의 접촉이 제2 콘택 트렌치(126) 및 트랜지스터 배선들(128)에 의해 달성된다. 트랜지스터 배선들(128)은 반도체 기판(150)의 수평방향 표면(151) 위에 배치된 도전 층의 세그먼트들에 의해 구현될 수도 있다.
제2 콘택 트렌치(126)는 제1 및 제2 드레인 영역들(112, 122)이 배치되어 있는 매립형 층(152)과 접촉한다. 예를 들어, 제1 콘택 트렌치(116)는 제1 트랜지스터의 제1 드리프트 영역(141)에 인접하게 배치될 수 있다. 제2 콘택 트렌치(126)는 제2 트랜지스터의 제2 드리프트 영역(140)에 인접하게 배치될 수 있다. 또한, 제1 콘택 트렌치(116)는 제1 절연 트렌치(117)에 인접하게 배치될 수 있다. 제2 콘택 트렌치(126)는 제2 절연 트렌치(127)에 인접하게 배치될 수 있다. 이 배열체에 따르면, 콘택 트렌치들(116, 126)은 인접 드리프트 영역들로부터 절연되고, 콘택 트렌치들 및 절연 트렌치들의 프로세싱이 더욱 간략해질 수 있다.
제1 트랜지스터(110)의 소스 영역(111)은 트랜지스터 배선(128) 및 기판 콘택(118)에 의해 기판과 접속된다.
예를 들어, 제1 트랜지스터(110)는 제1 및 제2 드레인 부분들(111, 112)의 도핑 타입과는 상이한 도핑 타입을 갖는 제1 채널(113)을 갖는 소위 증가형 FET로서 구현될 수 있다. 증가형 필드 효과 트랜지스터는 n-채널 FET의 경우에 정(positive) 임계 전압을 갖거나 p-채널 FET의 경우에 부(negative) 임계 전압을 갖는다. 증가형 필드 효과 트랜지스터는 0 게이트 전압에서 오프-상태로 설정된다. 또한, 제2 트랜지스터들은 n-채널 FET의 경우에 0 V 아래의 임계 전압을 갖거나 또는 p-채널 FET의 경우에 0 V보다 큰 임계 전압을 갖는다는 것을 의미하는 공핍 필드 효과 트랜지스터로서 구현될 수 있다. 공핍 필드 효과 트랜지스터는 0 게이트 전압에서 온-상태로 설정된다. 채널(123)은 제2 소스 및 드레인 부분들(121, 122)과 동일한 도핑 타입으로 도핑된다.
도 1에 예시된 예에서, 기판은 p-도핑되고, 소스 및 드레인 영역들은 n-도핑된다. 예를 들어, 드레인 영역들(112, 122)은 n+-도핑된 매립형 층에 의해 구현될 수 있다. 이 예에 따르면, 제1 트랜지스터(110)의 채널(113)은 p-도핑되고, 제2 트랜지스터들(120)의 채널(123)은 저농도로 n-도핑된다.
도 1에 도시된 배열체에서, 제1 및 제2 트랜지스터들 각각은 소위 수직형 반도체 장치로서 구현된다. 소스 부분들(121)은 반도체 기판(150)의 제1 표면(151)에 인접하게 배치될 수 있다. 게이트 트렌치들은 반도체 기판의 제1 표면(151)에 배치된다. 게이트 전극(124)은 게이트 트렌치들 내에 배치되며, 게이트 전극은 게이트 유전체 물질(125)에 의해 인접 바디 영역(154)으로부터 절연된다. 채널 영역(123)은 게이트 전극(124)에 인접하게 배치된다. 제2 트랜지스터들(120)의 바디 영역(154)은 제2 채널들(123)을 포함하며, 그에 따라 소스 및 드레인 영역들과 동일한 도전 타입을 갖는다. 예를 들어, 바디 영역(154)의 부분들은 제2 드리프트 영역(140)에 인접하게 배치된다.
예를 들어 정 게이트 전압을 인가함으로써 온 상태로 스위칭될 때, 제1 채널 영역(113)과 게이트 유전체 물질(115) 사이의 경계부에 반전 층이 형성된다. 따라서, 트랜지스터는 제1 소스 영역(111)으로부터 제1 드리프트 영역(141)을 거쳐 제1 드레인 영역(112)으로 도통 상태에 있게 된다. 오프 상태로 스위칭하는 경우, 어떠한 반전 층도 형성되지 않으며, 트랜지스터는 도통 상태에 있지 않게 된다.
또한, 정 또는 0의 전압이 제2 게이트 전극(124)에 인가될 때, 축적 층이 제2 채널 영역(123)과 제2 게이트 유전체 물질(125) 사이의 경계부에 형성될 수 있다. 따라서, 정 또는 0의 게이트 전압이 인가되면, 제2 트랜지스터는 제2 소스 영역(121)으로부터 제2 드레인 영역(122)으로 도통 상태가 된다. 오프 상태로 스위칭하는 경우, 제2 트랜지스터들이 비도통 상태로 설정된다. 이러한 이유로, 도 2를 참조하여 본 명세서에서 후술되는 적절한 회로 설계에 의해, 제1 트랜지스터가 온-상태에 있을 때, 제2 트랜지스터들은 온-상태로 설정될 것이고, 이에 의해 온 저항(on resistance)을 감소시킬 것이다. 제1 트랜지스터가 오프-상태에 있을 때, 제2 트랜지스터들은 오프-상태로 설정될 것이고, 이에 의해 항복 전압을 증가시킬 것이다.
도 1에 도시된 바와 같이, 제1 트랜지스터 및 복수의 제2 트랜지스터들의 열은 반도체 기판의 제1 표면(151)에 인접하게 형성된다. 또한, 제1 및 제2 드레인 영역들 각각은 반도체 기판(150) 내에 매립형 층으로서 형성된다. 따라서, 제1 및 제2 트랜지스터들 각각은 수직방향 장치들로서 구현된다. 그 결과, Ron X 반도체 장치의 면적 결과가 더 개선될 수 있다. 또한, 도 1에 도시된 배열체로 인해, 트랜지스터들의 시퀀스 아래의 전체 면적이 드리프트 구역(119)으로서 사용될 수도 있으며, 이에 의해 항복 전압이 더 증가한다. 다시 말해, 반도체 장치는, 제1 트랜지스터 및 복수의 제2 트랜지스터들의 직렬 접속을 포함하고, 그에 따라 제1 트랜지스터가 온-상태일 때 제2 트랜지스터들이 온-상태에 있고, 제1 트랜지스터가 오프-상태일 때 제2 트랜지스터들이 오프-상태에 있다. 또한, 제1 및 제2 트랜지스터들은 수직방향 전력 장치들로서 구현된다. 그 결과, 생성된 반도체 장치는 개선된 특징들을 갖는다.
도 1의 실시예는 제1 및 제2 트랜지스터들 각각이 병렬로 접속된 3개의 트랜지스터 셀들에 의해 구현된 배열체를 도시한다. 각 트랜지스터 셀의 트랜지스터들은 공통 게이트 전극을 가질 수 있다. 또한, 소스 부분들(121)은 트랜지스터 배선들(128)에 의해 전기적으로 연결된다. 명백히 이해되는 바와 같이, 제1 및 제2 트랜지스터들 각각은 임의의 수의 트랜지스터 셀들을 포함할 수 있으며, 그 수는 제1 및 제2 트랜지스터에 대해 상이할 수 있다.
도 2a는 일 실시예에 따른 반도체 장치의 등가 회로도를 도시한다. 도 2a에 예시된 바와 같이, 반도체 장치(200)는 제1 트랜지스터(201) 및 복수의 제2 트랜지스터들(2031 내지 203n)을 포함한다. 제1 트랜지스터(201)는 소스 영역(S), 드레인 영역(D), 및 게이트 전극(G)을 포함한다. 적합한 전압이 게이트 전극에 인가될 때, 제2 트랜지스터(201)는 온-상태에 있다. 또한, 복수의 제2 트랜지스터들(2031 내지 203n)은 서로서로 그리고 제1 트랜지스터(201)와 직렬로 접속된다. 설명에 따르면, 제2 트랜지스터들(2031 내지 203n)의 열은 제1 트랜지스터의 드리프트 구역(202)으로서 동작한다. 이 설명에 따르면, 단자(31)는 생성된 전력 반도체 장치의 드레인 단자로서 동작한다.
도시된 바와 같이, 단자(32)에서 제1 트랜지스터(201)의 출력이 트랜지스터(2032)에 게이트 전압(Vgs1)으로서 인가된다. 또한, 소스 전압이 역시 트랜지스터(2031)에 게이트 전압으로서 인가된다. 제2 트랜지스터들(2031 ... 203n) 각각은 제2 트랜지스터들(2031 ... 203n) 중 다른 하나의 트랜지스터의 드레인 단자에 접속되거나 또는 제1 트랜지스터(201)의 소스 또는 드레인 단자에 접속되는 게이트 전극을 갖는다. 따라서, 도 2a에 예시된 바와 같이, 트랜지스터 열들에서 임의의 트랜지스터의 출력은 그 열 내에서 더 뒤쪽 위치에 있는 트랜지스터에 인가되는 게이트 전압을 결정한다. 이러한 이유로, 드레인 영역(D)에서의 출력에 따라, 제2 트랜지스터(2031 내지 203n)의 열들의 전체 저항이 결정될 수 있다. 반도체 장치는 이에 따라 소위 ADZFET (“active drift zone field effect transistor”)를 형성한다.
도 2b는 추가의 실시예에 따른 반도체 장치의 등가 회로도를 도시한다. 도 2b의 반도체 장치(210)는 복수의 클램핑 요소들(2150 내지 2154)을 추가로 포함한다. 클램핑 요소들 각각은 각각의 제2 트랜지스터들(213) 및 제1 트랜지스터(211)에 각각 병렬로 접속된다. 예를 들어, 클램핑 요소는 제너 다이오드들 또는 터널 다이오드들, PIN 다이오드들, 애벌란시 다이오드(avalanche diode)들 등과 같은 다른 적합한 요소들을 포함할 수 있다. 클램핑 요소들(2150 내지 2154)은 단일 트랜지스터들에 대해 과전압 보호를 제공한다. 클램핑 요소(2150 내지 2154)의 상세한 설명은 다음 설명에서 생략될 것이다. 그럼에도 불구하고, 그들이 예시된 단면도의 외주부(peripheries)들에서 대응하게 주입된 반도체 영역들에 의해 용이하게 달성될 수도 있다는 것은 명백히 이해된다.
도 2a 및 도 2b는 단지 반도체 장치의 상호접속 요소들에 대한 등가 회로도들을 나타낸다. 명백히 이해되는 바와 같이, 추가 실시예들에 따르면, 상이한 상호접속 방식들이 채용될 수도 있다.
도 3은 제1 및 제2 트랜지스터들의 일부분의 상세도를 도시한다. 도 3a는 도핑 부분들(355)을 포함하는 기판(350)의 평면도를 도시한다. 도 3b는 도 3a에 예시된 II와 II' 사이의 단면도를 도시한다. 이와 관련하여, I와 I' 사이의 단면도는 예를 들어 도 1에 도시된다는 것에 유의한다. 도 3a에 도시된 평면도에서, 게이트 트렌치들은 제1 방향으로 연장되며, 절연 캡 층(329)이 표면에 인접한 게이트 트렌치들에 배치된다. 주입된 부분(355)은 게이트 트렌치들과 교차하도록 제공된다. 도 3a의 실시예에서, 주입된 부분들(355)은 게이트 트렌치들에 대해 수직으로 연장된다. 주입된 부분(355)은 도 3a에 도시된 바와 같이 전체 게이트 트렌치 어레이를 따라서 연장될 수도 있거나, 또는 도 3b에 도시된 바와 같이 게이트 트렌치 어레이의 일부를 따라서 연장될 수도 있다. 도 3b에 도시된 단면도에서, 도핑 부분(355)은 제1 또는 제2 트랜지스터가 형성되어 있는 반도체 바디(354)에 인접하게 배치된다. 도핑 부분(355)은 바디 콘택 주입부를 형성한다. 도 3b는 매립형 도핑 부분(352), 바디 부분(354), 게이트 전극(324) 및 게이트 유전체 층(325)뿐 아니라 제2 콘택 트렌치들(326) 및 제2 절연 트렌치들(327)을 추가로 도시한다. 바디 콘택 주입부(355)는 매립형 도핑 층(352)의 도전 타입 및 소스 도핑과는 상이한 도전 타입이다. 바디 콘택 주입부(355)의 존재로 인해, 바디 영역(354)은 트랜지스터가 오프 상태로 설정될 때의 충격 이온화(impact ionization)로 인해 야기될 수도 있는 기생 효과들을 억제하도록 소스 전위와 접속될 수 있다. 구체적으로, 트랜지스터가 오프-상태에 있을 때, 홀들이 트랜지스터로부터 제외된다. 바디 접속들을 구현하는 이들 바디 콘택 주입부들(355)은 제1 및 제2 트랜지스터들에 적용된다.
도 4a 내지 도 4k는 반도체 장치 제조 중의 상이한 단계들을 예시한다. 도핑 부분(452)은 반도체 기판의 중간 표면(459)에 인접하게 형성된다. 반도체 기판(450)은 제1 도전 타입, 예를 들어 p-타입을 가질 수 있다. 도핑 층(452)은 제1 도전 타입과는 상이한 제2 도전 타입을 가질 수 있다. 예를 들어, 도핑 층(452)은 n-도핑될 수 있다. 중간 표면(459)은 기판의 이면(453)에 대해 대향할 수 있다. 도 4a는 생성된 기판의 일 예를 도시한다. 그 후, 에피택셜 단계가 제2 도전 타입의 도핑 부분(455)을 형성하도록 수행될 수 있다. 추후의 프로세싱 단계에서 이 도핑 부분(455)에 제1 및 제2 트랜지스터들의 드리프트 부분 및 채널 부분이 형성될 수 있다. 따라서, 이 도핑 층(455)의 도핑 프로파일은 적절히 조절될 수 있다. 예를 들어, 도핑 층(455)은 에피택시에 의해 형성될 수 있다. 그럼에도 불구하고, 명백히 이해되는 바와 같이, 매립형 도핑 층(452)은 반도체 기판 내에서 임의의 방법에 의해 형성될 수 있다. 생성된 기판의 제3 표면(451) 위로, 패드 산화물 층으로서 기능하는 얇은 실리콘 산화물 층(미도시)이 형성될 수 있고, 그 후에 실리콘 질화물 층(461)이 형성될 수 있다. 도 4b는 생성된 구조체의 일 예를 도시한다.
그 후, 게이트 트렌치들(471)이 도핑 층(455)에 형성된다. 인접 트렌치들 사이의 깊이 및 거리는 생성된 트랜지스터들의 바람직한 항복 전압에 의존한다. 예를 들어, 트렌치들은 300㎚ 내지 2㎛의 깊이를 가질 수 있다. 트렌치들(471)은 포토리소그래피 방식에 의해 정의며, 그 다음에 적합한 에칭 단계가 수행된다. 예를 들어, 추가의 하드마스크 층들이 패터닝 공정 동안 실리콘 질화물 층(461) 위에 배치될 수도 있다. 도 4c는 생성된 구조체의 일 예를 도시한다.
그 후, 게이트 산화물 층(425)이 게이트 트렌치들(471)에 형성될 수 있다. 그 후, 도핑된 폴리실리콘이 트렌치들(471)을 충진하도록 증착될 수 있다. 그 후, 리소프래픽 단계가 폴리실리콘의 부분들을 정의하도록 수행될 수 있고, 그 부분들에서 콘택 영역들이, 예를 들어 장치의 에지에 형성된다. 그 후, 에칭 단계가 수행되어, 폴리실리콘 물질을 리세싱함으로써 게이트 트렌치들(471) 내에 게이트 전극들(424)을 형성할 수 있다. 그 결과, 게이트 전극들(424)의 상측 표면(428)은 도핑 부분(455)의 표면(451) 아래에 배치된다. 그 후, 산화물 층이 증착될 수 있고, 평면형 표면을 형성하도록 에칭 단계 또는 리세싱 단계 또는 CMP(chemical mechanical polishing) 단계가 이어질 수 있다. 그 결과, 캡 절연 층(429)이 게이트 트렌치들(471) 내의 게이트 전극들(424) 위에 형성된다. 도 4d는 생성된 구조체의 일 예를 도시한다.
그 후, 매립형 도핑 층(452)에 대한 콘택들이 형성된다. 예를 들어, 콘택 트렌치(426)는 기판 표면에 포토리소그래피 방식에 의해 정의될 수 있다. 그 후, 실리콘 산화물과 같은 절연 물질(463)이 증착될 수 있고, 그에 이어서 주로 증착된 산화물 층의 수평방향 부분들을 에칭하는 반면, 층들의 수직방향 부분들은 유지되는 소위 스페이서 에칭 공정이 이어진다. 그 후, 고농도로 n+-도핑된 폴리실리콘과 같은 도전성 물질이 콘택 트렌치(426)에 충진되어 매립형 층(452)에 대한 콘택을 달성한다. 그 후, 매립형 층 콘택 물질(462)의 표면이 도핑 부분(455)의 제1 표면(451)과 거의 동일한 높이가 되도록 리세스 에칭 단계가 수행된다. 다음으로, 절연 트렌치(427)를 정의하도록 추가 리소그래피 단계가 수행될 수 있다. 이 절연 트렌치(427)는 실리콘 산화물과 같은 분리 물질(464)로 충진될 것이다. 그 후, 분리 물질(464)의 상측 표면이 매립형 층 콘택 물질(462)과 거의 동일한 높이가 되도록 리세스 에칭 단계 또는 CMP 단계가 수행될 수도 있다. 절연 물질(463)은 바디 영역(454)으로부터 매립형 층 콘택 물질(462)을 절연시킨다. 절연 트렌치(427)는 인접 제2 트랜지스터들(420)을 절연시킨다.
생성된 구조체의 일 예가 도 4f에 도시된다. 그 후, 불화 수소산(hydrofluoric acid)을 이용한 디글레이징(deglazing) 단계가 수행되고, 이어서 실리콘 질화물 층(461)을 제거하는 패드 질화물 스트리핑 단계가 이어진다. 예를 들어, 이것은 습식 에칭 단계에 의해 달성될 수 있다. 그 후, 소스 영역들(421)이 형성되는 부분들이 포토리소그래피 방식에 의해 정의된다. 그 후, 소스 영역들(421)을 정의하는 주입 단계가 수행된다. 예를 들어, 이것은 n-타입 불순물들로 도핑함으로써 달성될 수 있다. 예를 들어, 도핑 부분(456)을 제공하도록 n-주입 단계가 수행될 수 있다. 도 4h는 생성된 구조체의 일 예를 도시한다.
바디 콘택들이 형성되는 부분들을 정의하도록 추가 리소그래피 단계가 수행될 수 있다. 도시된 바와 같이, 바디 접속을 위한 도핑 부분(457)은 게이트 트렌치들(471)에 대해 수직방향으로 연장되도록 정의된다. 그 후, 제1 도전 타입을 이용한 주입 단계가 수행된다. 예를 들어, 이 도핑 단계는 p-타입 불순물들을 이용하여 수행될 수 있다. 도 4i는 대응하는 구조체의 일부분의 평면도를 도시한다. 또한, 도 4j는 생성된 구조체의 단면도를 도시한다.
그 후, 콘택 부분들(458)을 정의하도록 금속화 단계들 및 절연 부분들을 정의하는 단계들이 수행된다. 예를 들어, 도 4k에 도시된 바와 같이, 콘택 부분들(458)은 매립형 층 콘택 물질(462)을 소스 전극(456)에 접속시킨다. 또한, 인접 콘택 부분들(458)을 서로 절연시키도록 절연 물질(459)이 제공될 수 있다.
도 5는 추가 실시예를 도시한다. 도 5의 실시예에 도시된 바와 같이, 소스 부분들(521)은 반도체 기판(550) 내에 배치된 매립형 도핑 층(552)에 형성된다. 따라서, 제1 트랜지스터(510)의 드레인 영역(512)은 수직방향 콘택으로서 구현된 제2 콘택(526)에 의해 제2 트랜지스터(5201)의 제2 소스 영역과 접속된다. 또한, 제2 트랜지스터(5201)의 제2 드레인 영역(522)은 수직방향으로 연장된 추가 제2 콘택(526)에 의해 제2 트랜지스터(5202)의 제2 소스 영역(521)과 접속된다. 제1 트랜지스터(510)의 제1 소스 영역(511)은 제1 소스 콘택 영역(516)을 통해 금속화 층과 접속된다. 도 5에 도시된 추가 구성요소들은 도 1에 도시된 것들에 대응하며, 이 때 세자리 수의 참조 번호들의 첫 번째 수 “1”은 “5”로 대체되었다.
도 6a 및 도 6b는 매립형 층(552) 내에 소스 전극(511, 521)이 형성되어 있고 바디 콘택 주입부(655)가 존재하는 실시예를 예시한다. 도 6b의 단면도는 도 6a에서 III와 III' 사이에서 취해진다.
도 6a의 평면도에 도시된 개략적인 레이아웃은 기본적으로 도 3a의 평면도에 대응한다. 그럼에도 불구하고, 도 6b로부터 알 수 있는 바와 같이, 바디 콘택 주입부(655)는 소스 영역들이 배치되어 있는 매립형 도핑 층(652)과 접촉하는 매립형 층으로서 구현된다. 게이트 트렌치들(671)은 바디 콘택 주입 층(655)과 접촉하도록 형성된다. 또한, 바디 콘택 주입부(655)는 Ti 실리사이드 층과 같은 추가 콘택 부분(656)에 의해 제2 콘택 트렌치(626)와 접속될 수 있다.
도 6b의 추가 요소들은 도 3b에 대응하며, 이 때 세자리 수의 참조 번호들의 첫 번째 수 “3”은 “6”으로 대체되었다.
설명된 개념은 다양한 방식들로 구현될 수 있다. 예를 들어, 도 7은, 게이트 전극(724)에 대해 추가로, 필드 플레이트(731)가 게이트 트렌치들(771) 내에 배치된 실시예를 도시한다. 도 7에 도시된 실시예에서, 게이트 트렌치들(771)은 소스 또는 드레인 영역들이 배치되어 있는 매립형 도핑 층(752)의 상측 표면의 깊이로 연장되도록 형성된다. 필드 플레이트(731)는 게이트 전극(724)과 접속될 수 있거나 또는 게이트 전극으로부터 전기적으로 절연될 수 있다. 도 7의 추가 요소들은 도 1에 예시된 것들과 유사하거나 또는 동일하며, 이 때 세자리 수의 참조 번호들의 첫 번째 수 “1”은 “7”로 대체되었다.
도 7에 도시된 수직방향 필드 플레이트는 전력 장치에서 전하 보상을 가능하게 한다. 예를 들어, 필드 플레이트(731)는 소스 전위와 접속될 수 있다. 또한, 필드 플레이트는 드리프트 영역을 여전히 공핍시킬 수 있으면서 드리프트 영역의 더 높은 도핑 농도를 가능하게 할 수 있다.
도 8은 게이트 트렌치들(871) 각각의 아래에 제2 보상 부분(832)이 배치될 수도 있는 추가 실시예를 도시한다. 이에 의해, 전하 보상 구역을 포함하는 소위 초접합(superjunction) 반도체 장치가 형성될 수 있다. 트랜지스터가 오프 상태로 스위칭될 때, 제2 보상 부분(832)과 제2 드리프트 구역(831) 사이에서 캐리어들이 보상된다. 그 결과, 제1 구역의 도핑 농도가 증가할 때 항복 전압이 유지될 수 있다. 도 8의 실시예의 추가 구성요소들은 도 1의 실시예의 각자의 구성요소들과 유사하거나 또는 동일하며, 이 때 세 자리의 참조 번호들의 첫 번째 수 “1”은 “8”로 대체되었다. 제2 보상 부분(832)은 게이트 트렌치들(871)의 하측 에지와 도핑 부분(852)의 상측 표면 사이에서 연장되도록 배치된다.
도 9는 제1 트랜지스터들(910) 및 제2 트랜지스터들(9201 내지 920n)의 개략적인 배열체를 도시한다. 제1 콘택(916)은 제1 트랜지스터(910)와 제2 트랜지스터들(920)의 열 사이에 배치된다. 제1 트랜지스터는 기판 콘택(918)을 통해 기판과 접속된다. 또한, 제2 트랜지스터들의 열의 마지막 드레인 부분은 제2 드레인 콘택(928)과 접속된다. 소스/드레인 전압이 반도체 장치(900)에 인가될 때, 제1 트랜지스터(910)의 제1 소스 영역은 접지 전압에 있고, 제2 트랜지스터(920n)의 드레인 영역은 비교적 높은 전압에 있다. 단일 기판에 복수의 반도체 장치들을 배열할 때, 다음 반도체 기판은 2개의 인접 반도체 장치들 사이에 높은 전압차가 존재하지 않도록 제1 반도체 장치(900)에 대해 미러-반전되게 배치될 수 있다. 그 결과, 인접 반도체 장치들(900) 사이의 절연 트렌치의 폭이 감소할 수 있다. 도 9에 도시된 바와 같이, 우측 반도체 장치(900)는 좌측의 반도체 장치(900)에 대해 미러-반전되게 배치된다.
도 10은 반도체 장치를 제조하는 방법의 단계들을 개략적으로 예시한다. 반도체 장치를 제조하는 방법은 제1 드리프트 구역을 갖는 제1 트랜지스터를 형성하는 단계(S101), 및 복수의 제2 트랜지스터들을 형성하는 단계(S102)를 포함하며, 제2 트랜지스터들 각각은 소스 영역, 드레인 영역, 및 게이트 전극을 포함하고, 이 때, 제2 트랜지스터들은 직렬로 연결되어 제1 트랜지스터에 연결되도록 형성되는 직렬 회로를 형성하고, 제1 트랜지스터 및 복수의 제2 트랜지스터들은 매립형 도핑 층을 포함하는 반도체 기판에 적어도 부분적으로 형성되며, 제2 트랜지스터들을 형성하는 단계는 반도체에 매립형 도핑 층을 형성하는 단계(S103) 및 매립형 도핑 층에 제2 트랜지스터들의 소스 또는 드레인 영역들을 형성하는 단계(S104)를 포함한다. 단일 단계들의 시간적 시퀀스는 프로세싱 요건들에 따라서 선택될 수 있다. 제1 및 제2 트랜지스터들의 구성요소들은 동시적 공정들에 의해 형성될 수 있다.
본 발명의 실시예들이 전술되어 있지만, 추가 실시예들이 구현될 수 있다는 것은 명백하다. 예를 들어, 추가 실시예들은 청구범위에서 인용되는 특징들의 임의의 서브조합 또는 위에서 제공된 예들에서 설명되는 요소들의 서브조합을 포함할 수도 있다. 따라서, 첨부한 청구범위의 이 사상 및 범주는 본 명세서에 포함된 실시예들의 설명으로 제한되어서는 안 된다.

Claims (20)

  1. 제1 드리프트 구역을 갖는 제1 트랜지스터, 및
    각각이 소스 영역, 드레인 영역 및 게이트 전극을 포함하는 복수의 제2 트랜지스터들을 포함하되,
    상기 제2 트랜지스터들은 전기적으로 직렬 연결되어 상기 제1 트랜지스터에 전기적으로 연결된 직렬 회로를 형성하고,
    상기 제1 트랜지스터 및 상기 복수의 제2 트랜지스터들은 매립형 도핑 층을 포함하는 반도체 기판에 적어도 부분적으로 배치되며,
    상기 제2 트랜지스터들의 상기 소스 또는 드레인 영역들은 상기 매립형 도핑 층에 배치되는
    반도체 장치.
  2. 제1항에 있어서,
    상기 제2 트랜지스터들의 상기 드레인 영역들은 상기 매립형 도핑 층에 배치되는
    반도체 장치.
  3. 제1항에 있어서,
    상기 제1 트랜지스터의 소스 영역 및 각각의 복수의 상기 제2 트랜지스터들의 각자의 소스 영역들은 상기 반도체 기판의 표면에 인접하게 배치되는
    반도체 장치.
  4. 제1항에 있어서,
    상기 제2 트랜지스터들의 상기 소스 영역들은 상기 매립형 도핑 층에 배치되는
    반도체 장치.
  5. 제1항에 있어서,
    상기 제1 트랜지스터의 드레인 영역 및 각각의 복수의 상기 제2 트랜지스터들의 각자의 드레인 영역들은 상기 반도체 기판의 표면에 인접하게 배치되는
    반도체 장치.
  6. 제1항에 있어서,
    상기 제2 트랜지스터들의 상기 소스 영역 및 상기 드레인 영역은 상기 반도체 기판의 표면과 교차하는 제1 방향으로 서로에게 멀리 배열되는
    반도체 장치.
  7. 제1항에 있어서,
    상기 제1 및 제2 트랜지스터들의 바디 부분과 접촉하는 바디 콘택 영역을 더 포함하는
    반도체 장치.
  8. 제1항에 있어서,
    각각의 상기 제2 트랜지스터들의 상기 게이트 전극은 상기 반도체 기판의 표면 내에 배치된 게이트 트렌치에 배치되는
    반도체 장치.
  9. 제7항에 있어서,
    상기 게이트 트렌치 내의 상기 게이트 전극 아래에 필드 플레이트가 배치되는
    반도체 장치.
  10. 제1항에 있어서,
    각각의 상기 제2 트랜지스터들은 초접합(superjunction) 반도체 장치인
    반도체 장치.
  11. 제1항에 있어서,
    상기 제1 트랜지스터의 상기 소스 또는 상기 드레인 영역은 상기 매립형 도핑 층에 배치되는
    반도체 장치.
  12. 제1항에 있어서,
    상기 제2 트랜지스터들 사이에 배치되는 절연 트렌치들을 더 포함하는
    반도체 장치.
  13. 제1항에 있어서,
    각각의 상기 제2 트랜지스터들은 병렬로 접속되는 적어도 2개의 트랜지스터 셀들을 포함하는
    반도체 장치.
  14. 제1항에 있어서,
    상기 반도체 기판은 제1 도전 타입으로 도핑되고,
    상기 매립형 층은 상기 제1 도전 타입과는 상이한 제2 도전 타입으로 도핑되는
    반도체 장치.
  15. 제1항에 있어서,
    상기 제2 트랜지스터들 중 하나의 상기 드레인 영역을 인접한 제2 트랜지스터의 상기 소스 영역에 전기적으로 연결하되, 상기 기판의 깊이 방향으로 연장되는 콘택 트렌치들을 더 포함하는
    반도체 장치.
  16. 제15항에 있어서,
    상기 콘택 트렌치들은 각각의 상기 제2 트랜지스터들의 제2 드리프트 영역을 따라서 연장되는
    반도체 장치.
  17. 제15항에 있어서,
    상기 콘택 트렌치들은 인접한 제2 트랜지스터들을 서로 절연시키는 절연 트렌치들에 인접하게 배열되는
    반도체 장치.
  18. 제6항에 있어서,
    각각의 상기 제2 트랜지스터들은 상기 제1 방향으로 연장되는 제2 드리프트 영역을 포함하는
    반도체 장치.
  19. 제1항에 있어서,
    상기 제1 트랜지스터는 증가형(enhancement type) 필드 효과 트랜지스터이고,
    각각의 상기 제2 트랜지스터들은 공핍형 필드 효과 트랜지스터인
    반도체 장치.
  20. 반도체 장치를 제조하는 방법으로서,
    드리프트 구역을 갖는 제1 트랜지스터를 형성하는 단계, 및
    각각이 소스 영역, 드레인 영역 및 게이트 전극을 포함하는 복수의 제2 트랜지스터를 형성하는 단계를 포함하되,
    상기 제2 트랜지스터들은 상기 제1 트랜지스터에 전기적으로 연결되도록 형성된 직렬 회로를 형성하도록, 전기적으로 직렬 연결되도록 형성되고,
    상기 제1 트랜지스터 및 상기 복수의 제2 트랜지스터들은 매립형 도핑 층을 포함하는 반도체 기판에 적어도 부분적으로 형성되며,
    상기 제2 트랜지스터들의 상기 소스 또는 상기 드레인 영역들은 상기 매립형 도핑 층에 배치되도록 형성되는
    반도체 장치 제조 방법.
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