DE102013108167A1 - Halbleiterbauelement und verfahren zur herstellung eines halbleiterbauelements - Google Patents

Halbleiterbauelement und verfahren zur herstellung eines halbleiterbauelements Download PDF

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Abstract

Ein Halbleiterbauelement (100) enthält einen ersten Transistor (110) mit einer Driftzone (119) und eine Vielzahl von zweiten Transistoren (1201, ... 120N), wobei jeder zweite Transistor (1201, ... 120N) einen Source-Bereich (121), einen Drain-Bereich (122) und eine Gate-Elektrode (124) umfasst. Die zweiten Transistoren (1201, ... 120N) sind in elektrisch unter Bildung einer Reihenschaltung, die elektrisch mit dem ersten Transistor (110) verbunden ist, in Reihe verbunden, wobei der erste (110) und die Vielzahl von zweiten Transistoren (1201, ... 120N) mindestens teilweise in einem Halbleitersubstrat (150) mit einer vergrabenen dotierten Schicht (152) angeordnet sind, wobei der Source-(121) oder der Drain-Bereich (122) der zweiten Transistoren (1201, ... 120N) in der vergrabenen dotierten Schicht (152) angeordnet sind.

Description

  • Die vorliegende Beschreibung bezieht sich auf ein Halbleiterbauelement und auf ein Verfahren zur Herstellung solch eines Halbleiterbauelements.
  • Leistungs-MOSFETS ("Metal Oxide Semiconductor Field Effect Transistor") sind Beispiele für Halbleiterbauelemente mit hoher Durchbruchsfestigkeit, die zum Schalten von Spannungsquellen, Wechselrichtern oder dergleichen verwendet werden. Man geht beispielsweise davon aus, dass Leistungs-MOSFETs hohe Spannungen bei niederohmigen Lasten schalten, wobei sie sehr geringe Schalt- und Leitungsverluste aufweisen. Leistungs-MOSFETs mit einem niedrigen On-Widerstand (Ron) und einer hohen Durchbruchsfestigkeit im ausgeschalteten Zustand sind wünschenswert. Beispielsweise sollten Leistungs-MOSFET einer Drain-Source-Spannung Vds von einigen zehn bis zu mehreren hundert Volt widerstehen, wenn sie ausgeschaltet werden. Als weiteres Beispiel leiten Leistungs-MOSFETs einen sehr hohen Strom, bei einem niedrigen Spannungsabfall Vds bei einer Gate-Source-Spannung von ungefähr 10 bis 20 V, der bis zu einige hundert Ampere betragen kann.
  • Um die ansteigenden Anforderungen hinsichtlich eines geringen Ron und einer hohen Durchbruchsfestigkeit zu erfüllen, ist es wünschenswert, neue Konzepte für ein Halbleiterbauelement zu entwickeln. Weiterhin ist es wünschenswert, ein neuartiges Halbleiterbauelement, das durch ein einfaches Verfahren herstellbar ist, zu entwickeln.
  • Der vorliegenden Erfindung liegt somit die Aufgabe zugrunde, ein verbessertes Halbleiterbauelement bereitzustellen. Weiterhin ist es Aufgabe der vorliegenden Erfindung, ein neues Verfahren zur Herstellung eines derartigen Halbleiterbauelements bereitzustellen.
  • Gemäß der vorliegenden Erfindung wird die Aufgabe durch die Lehre der unabhängigen Patentansprüche gelöst. Bevorzugte Weiterentwicklungen finden sich in den abhängigen Ansprüchen.
  • Gemäß einer Ausführungsform umfasst ein Halbleiterbauelement einen ersten Transistor mit einer ersten Driftzone, und eine Vielzahl von zweiten Transistoren, wobei jeder zweite Transistor einen Source-Bereich, einen Drain-Bereich und eine Gate-Elektrode enthält, wobei die zweiten Transistoren elektrisch unter Bildung einer Reihenschaltung, die elektrisch an den ersten Transistor angeschlossen ist, in Reihe geschaltet sind wobei der erste und die Vielzahl von zweiten Transistoren mindestens teilweise ein einem Halbleitersubstrat mit einer vergrabenen dotierten Schicht angeordnet sind, und die Sourceoder die Drain-Bereiche der zweiten Transistoren jeweils in der vergrabenen dotierten Schicht angeordnet sind.
  • Gemäß einer Ausführungsform umfasst ein Verfahren zur Herstellung eines Halbleiterbauelements das Ausbilden eines ersten Transistors mit einer Driftzone und das Ausbilden einer Vielzahl von zweiten Transistoren, wobei jeder zweite Transistor einen Source-Bereich, einen Drain-Bereich und eine Gate-Elektrode enthält, wobei die zweiten Transistoren derart ausgebildet werden, dass sie elektrisch unter Ausbildung einer Reihenschaltung, die elektrisch an den ersten Transistor angeschlossen ist, in Reihe geschaltet sind, wobei der erste und die Vielzahl von zweiten Transistoren mindestens teilweise in einem Halbleitersubstrat mit einer vergrabenen dotierten Schicht ausgebildet werden, und die Source- oder die Drain-Bereiche der zweiten Transistoren so gebildet werden, dass sie jeweils in der vergrabenen dotierten Schicht angeordnet sind.
  • Die begleitenden Zeichnungen sind zum besseren Verständnis der vorliegenden Erfindung vorgesehen und bilden einen Teil dieser Beschreibung. Die Zeichnungen veranschaulichen die Ausführungsformen der vorliegenden Erfindung und dienen gemeinsam mit der Beschreibung zur Erklärung der Prinzipien der Erfindung. Weitere Ausführungsformen der vorliegenden Erfindung und viele der beabsichtigten Vorteile der vorliegenden Erfindung sind unter Bezugnahme auf die folgende detaillierte Beschreibung leicht erkennbar. Die Elemente der Zeichnungen skalieren nicht notwendigerweise in Bezug aufeinander. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile.
  • 1 zeigt eine Querschnittsansicht eines Halbleiterbauelements gemäß einer Ausführungsform;
  • 2A und 2B veranschaulichen Ersatzschaltbilder von Halbleiterbauelementen gemäß einer Ausführungsform;
  • 3A zeigt eine Draufsicht auf ein Element eines Halbleiterbauelements;
  • 3B zeigt eine Querschnittsansicht eines Bereichs eines Halbleiterbauelements gemäß einer Ausführungsform;
  • 4A bis 4K veranschaulichen Querschnittsansichten des Halbleiterbauelements bei verschiedenen Bearbeitungsschritten, wenn das Halbleiterbauelement gemäß einer Ausführungsform hergestellt wird;
  • 5 zeigt eine Querschnittansicht des Halbleiterbauelements gemäß einer weiteren Ausführungsform;
  • 6A zeigt eine Draufsicht auf ein Element eines Halbleiterbauelements gemäß einer Ausführungsform;
  • 6B zeigt eine Querschnittsansicht eines Bereichs eines Halbleiterbauelements gemäß einer Ausführungsform;
  • 7 zeigt eine Querschnittsansicht eines Halbleiterbauelements gemäß einer weiteren Ausführungsform;
  • 8 zeigt eine Querschnittsansicht eines Halbleiterbauelements gemäß einer weiteren Ausführungsform;
  • 9 zeigt ein schematisches Diagramm, welches Elemente eines weiteren Halbleiterbauelements gemäß einer Ausführungsform veranschaulicht; und
  • 10 veranschaulicht schematisch ein Verfahren zur Herstellung eines Halbleiterbauelements.
  • In der folgenden detaillierten Beschreibung wird Bezug auf die begleitenden Zeichnungen genommen, die einen Teil der Beschreibung bilden und in denen zur Veranschaulichung spezifische Ausführungsformen veranschaulicht werden, in denen die Erfindung ausgeführt werden kann. In diesem Zusammenhang werden Richtungsangaben oder Lagebezeichnungen wie "oberhalb", "unterhalb", "vor", "hinter", "rechts", "links" und so weiter in Bezug auf die Orientierung der beschriebenen Figuren verwendet. Da Bestandteile der Ausführungsformen der vorliegenden Erfindung in einer Vielzahl von verschiedenen Orientierungen positioniert werden können, wird die richtungsbeschreibende Terminologie lediglich für Zwecke der Veranschaulichung verwendet und ist in keiner Weise einschränkend zu verstehen. Es ist selbstverständlich, dass weitere Ausführungsformen verwendet werden können und dass strukturelle oder logische Veränderungen gemacht werden können, ohne vom Umfang der vorliegenden Erfindung abzuweichen. Die folgende detaillierte Beschreibung ist daher nicht in einem einschränkenden Sinn aufzufassen, und der Umfang der vorliegenden Erfindung ist durch die beigefügten Ansprüche definiert.
  • Die Beschreibung der Ausführungsformen ist nicht einschränkend. Insbesondere können Elemente der nachstehend beschriebenen Ausführungsformen mit Elementen anderer Ausführungsformen kombiniert werden.
  • Die in der folgenden Beschreibung verwendeten Begriffe "Wafer", "Substrat" oder "Halbleitersubstrat" können jegliche Halbleiter-basierte Struktur umfassen, die eine Halbleiteroberfläche aufweist. Wafer und Struktur sind dahingehend zu verstehen, dass sie Silizium, Silicon-on-Insulator, (SOI, "Silizium-auf-Isolator"), Silicon-on-Sapphire (SOS, "Silizium-auf-Saphir"), dotierte und undotierte Hableitermaterialien, epitaktische Schichten aus Silizium auf einem Basismaterial aus einer Halbleiter-Zusammensetzung und weitere Halbleiterstrukturen umfassen. Das Halbleitermaterial muss nicht Silizium-basiert sein. Ebenso kann das Halbeitermaterial Silizium-Germanium, Germanium, Galliumarsenid, Siliziumcarbid und andere enthalten.
  • Die Figuren und die Beschreibung veranschaulichen relative Dotierkonzentration durch Angabe von "–" oder "+" neben dem Dotierungstyp "n" oder "p". Beispielsweise bedeutet "n–" eine Dotierkonzentration, die niedriger ist als die Dotierkonzentration eines "n"-dotierten Bereiches, während ein "n+"-dotierter Bereich eine höhere Dotierkonzentration als ein "n"-dotierter Bereich hat. Dotierbereiche mit derselben relativen Dotierkonzentration haben nicht notwendigerweise dieselbe absolute Dotierkonzentration. Beispielsweise können zwei verschiedene n+-dotierte Bereiche dieselbe oder unterschiedliche absolute Dotierkonzentrationen haben. In den Figuren und in der Beschreibung werden für ein besseres Verständnis die dotierten Bereiche als "p" oder "n"-dotiert bezeichnet. Wie selbstverständlich ist, ist diese Bezeichnung in keinster Weise als einschränkend zu verstehen. Der Dotiertyp kann beliebig sein, solange die beschriebene Funktionalität erreicht wird. Weiterhin können in allen Ausführungsformen die Dotiertypen umgekehrt werden.
  • Die Begriffe "verbunden" und/oder "elektrisch verbunden" oder "angeschlossen" oder "elektrisch angeschlossen" sollen nicht notwendigerweise bedeuten, dass die Elemente direkt miteinander verbunden oder aneinander angeschlossen sind – dazwischenliegende Elemente können zwischen den "verbunden" oder "elektrisch verbunden" Elementen vorliegen. Der Begriff "elektrisch verbunden" soll eine niederohmige elektrische Verbindung zwischen den miteinander elektrisch verbundenen Elementen beschreiben.
  • Die hier verwendeten Begriffe "mit", "enthaltend", "umfassend", "einschließend" und dergleichen sind offene Begriffe, die die Anwesenheit der aufgeführten Elemente oder Merkmale angeben, nicht aber weitere Elemente oder Merkmale ausschließen. Die Artikel "ein" und "der" sollen sowohl Plural als auch Singular bezeichnen, wenn nicht anders angegeben.
  • Die Begriffe "lateral" und "horizontal", wie in dieser Beschreibung verwendet, beschreiben eine Orientierung parallel zu einer ersten Oberfläche eines Halbleitersubstrates oder eines Halbleiterkörpers. Dies kann beispielsweise die Oberfläche eines Wafers oder eines Werkstücks sein.
  • Der Begriff "vertikal", wie in der Beschreibung verwendet, soll eine Orientierung senkrecht zur ersten Oberfläche des Halbleitersubstrates oder Halbleiterkörpers beschreiben.
  • 1 zeigt eine Querschnittsansicht eines Halbleiterbauelements 100. Das Halbleiterbauelement 100 umfasst einen ersten Transistor 110 und eine Vielzahl von zweiten Transistoren 120 1 bis 120 n, wobei jeder zweite Transistor einen Source-Bereich 121, einen Drain-Bereich 122 und eine Gate-Elektrode 124 aufweist. Die zweiten Transistoren 120 1 bis 120 n sind elektrisch in Reihe unter Bildung einer Reihenschaltung verbunden. Gemäß einer Interpretation wirkt die Reihenschaltung der zweiten Transistoren 120 1 bis 120 n als eine Driftzone 119 des ersten Transistors. Gemäß dieser Interpretation erstreckt sich die Driftzone 119 entlang einer horizontalen Oberfläche 151 des Halbleitersubstrats 150. Der erste und die Vielzahl von zweiten Transistoren sind jeweils mindestens teilweise in dem Halbleitersubstrat 150 mit einer vergrabenen dotierten Schicht 152 angeordnet. Der Source-Bereich 121 oder der Drain-Bereich 122 von jedem zweiten Transistoren 120 sind in der dotierten Schicht 152 angeordnet. Da die Reihenschaltung von zweiten Transistoren 120 1 bis 120 n als Driftzone 119 des ersten Transistors wirkt und die zweiten Transistoren durch jede der Gate-Elektroden 124 gesteuert werden können, wird dieses Halbleiterbauelement auch als ein "Active Drift Zone Field Effect Transistor" (ADZFET) (Feldeffekttransistor mit aktiver Driftzone") bezeichnet.
  • Im Kontext der vorliegenden Anmeldung bezieht sich der Begriff "vergrabene dotierte Schicht" auf eine dotierte Schicht, die nicht an eine Oberfläche des Substrats angrenzt. Beispielsweise können Bereiche mit unterschiedlichem Dotiertyp und/oder -konzentration zwischen der vergrabenen Schicht 152 und der Substratoberfläche 151 angeordnet sein. Mit anderen Worten gibt es einen Abstand zwischen der Substratoberfläche 151 und einer ersten Oberfläche der dotierten Schicht 152, wobei die erste Oberfläche dichter an der Substratoberfläche 151 angeordnet ist. Ferner muss die vergrabene dotierte Schicht 151 keine durchgängige Schicht sein, sondern sie kann segmentiert sein, beispielsweise durch Isolationsgräben oder durch Bereiche, die mit einem unterschiedlichen Leitfähigkeitstyp dotiert sind.
  • Der erste und die Vielzahl von zweiten Transistoren sind angrenzend an die Substratoberfläche 151 angeordnet. Der Kanal 113 des ersten Transistors und die Kanäle 123 der zweiten Transistoren erstrecken sich in eine erste Richtung, die die horizontale Oberfläche 151 des Halbleitersubstrats 150 schneidet. Beispielsweise können die Kanäle 113 und 123 senkrecht zur horizontalen Oberfläche 151 des Halbleitersubstrats 150 verlaufen. Die Gate-Elektrode 124 ist in einem Gate-Graben angeordnet, welcher sich senkrecht zur Oberfläche 151 des Halbleitersubstrats 150 erstreckt. Der erste Transistor 110 und die Vielzahl von zweiten Transistoren 120 1 bis 120 n sind voneinander jeweils durch einen ersten Isolationsgraben 117 und eine Vielzahl von zweiten Isolationsgräben 127 isoliert. Der erste Isolationsgraben 117 und die Vielzahl von zweiten Isolationsgräben 127 sind mit einem isolierenden Material gefüllt. Der erste und die zweiten Isolationsgräben erstrecken sich zu einer Tiefe unterhalb der vergrabenen Schicht 152. Beispielsweise können sich der erste und die zweiten Isolationsgräben in einer Tiefenrichtung in das Substrat 150 hinein erstrecken.
  • Gemäß einer Ausführungsform kann die vergrabene Schicht 152 durch dotierte Bereiche, die mit einem Dotierstoff des entgegengesetzten Leitfähigkeitstyp dotiert sind, segmentiert sein. Beispielsweise können diese dotierten Bereiche p-dotiert sein, wenn die vergrabene Schicht n-dotiert ist.
  • Darüber hinaus ist der Drain-Bereich 112 über einen ersten Kontaktgraben 116 und das Transistor-Verbindungselement 128 mit dem Source-Bereich 121 des zweiten Transistors 120 1, der auf der linken Seite der Anordnung der zweiten Transistoren angeordnet ist, verbunden. Ferner ist der Drain-Bereich 122 des Transistors 120 1, der auf der linken Seite der zweiten Transistoren angeordnet ist, über den zweiten Kontaktgraben 126 und das Transistor-Verbindungselement 128 mit dem Source-Bereich 121 des nächsten Transistors verbunden. Mit anderen Worten sind die zweiten Transistoren in Reihe geschaltet, wobei der Kontakt zwischen angrenzenden Transistoren über einen zweiten Kontaktgraben 126 und das Transistor-Verbindungselement 128 realisiert ist. Die Transistor-Verbindungselemente 128 können durch Abschnitte einer leitenden Schicht, die über der horizontalen Oberfläche 151 des Halbleitersubstrats 150 angeordnet ist, verwirklicht sein.
  • Der zweite Kontaktgraben 126 kontaktiert die vergrabene Schicht 152, in der der erste und die zweiten Drain-Bereiche 112, 122 angeordnet sind. Beispielsweise kann der erste Kontaktgraben 116 angrenzend an die erste Driftzone 141 des ersten Transistors angeordnet sein. Der zweite Kontaktgraben 126 kann angrenzend an eine zweite Driftzone 140 des zweiten Transistors angeordnet sein. Ferner kann der erste Kontaktgraben 116 angrenzend an den ersten Isolationsgraben 117 angeordnet sein. Der zweite Kontaktgraben 126 kann angrenzend an den zweiten Isolationsgraben 127 angeordnet sein. Gemäß dieser Anordnung sind die Kontaktgräben 116, 126 von angrenzenden Driftzonen isoliert, und die Prozessierung der Kontaktgräben und der Isolationsgräben kann weiter vereinfacht werden.
  • Der Source-Bereich 111 des ersten Transistors 110 ist mit dem Substrat über das Transistor-Verbindungselement 128 und den Substratkontakt 118 verbunden.
  • Beispielsweise kann der erste Transistor 110 als ein sogenannter Anreicherungs-FET ("enhancement FET") verwirklicht sein, der einen ersten Kanal 113 mit einem Dotiertyp, der vom Dotiertyp des ersten und zweiten Drain-Bereichs 111, 112 verschieden ist, aufweist. Der Anreicherungs-Feldeffekttransistor hat eine positive Schwellwertspannung im Falle eines n-Kanal Feldeffekttransistors, oder eine negative Schwellwertspannung im Fall eines p-Kanal Feldeffekttransistors. Der Anreicherungs-Feldeffekttransistor wird bei einer Gate-Spannung Null in einen sperrenden Zustand versetzt. Darüber hinaus können die zweiten Transistoren als Verarmungs-Feldeffekttransistoren verwirklicht sein, was bedeutet, dass sie eine Schwellwertspannung unterhalb von 0 V im Falle eines n-Kanal Feldeffekttransistors oder oberhalb von 0 V im Falle eines p-Kanal Feldeffekttransistors haben. Der Verarmungs-Feldeffekttransistor wird bei einer Gate-Spannung Null in einen leitenden Zustand versetzt. Der Kanal 123 ist mit demselben Dotiertyp wie der zweite Source- und Drain-Bereich 121, 122 dotiert.
  • In dem in 1 veranschaulichten Beispiel ist das Substrat p-dotiert, und die Source- und die Drain-Bereiche sind n-dotiert. Beispielsweise können die Drain-Bereiche 112, 122 als eine n+-dotierte vergrabene Schicht verwirklicht sein. Gemäß diesem Beispiel ist der Kanal 113 des ersten Transistors 110 p-dotiert, und der Kanal 123 der zweiten Transistoren 120 ist leicht n-dotiert.
  • In der in 1 gezeigten Anordnung ist sowohl der erste als auch jeder zweite Transistor als ein sogenanntes vertikales Halbleiterbauelement verwirklicht. Source-Bereiche 121 können angrenzend an die erste Oberfläche 151 des Halbleitersubstrats 150 angeordnet sein. Gate-Gräben sind in der ersten Oberfläche 151 des Halbleitersubstrats angeordnet. Die Gate-Elektrode 124 ist in den Gate-Gräben angeordnet, wobei die Gate-Elektrode vom angrenzenden Body-Bereich 154 durch ein Gate-Dielektrikum 125 isoliert ist. Der Kanalbereich 123 ist angrenzend an die Gate-Elektrode 124 angeordnet. Der Body-Bereich 154 der zweiten Transistoren 120 umfasst die zweiten Kanäle 123 und hat somit denselben Leitfähigkeitstyp wie der Source- und der Drain-Bereich. Beispielsweise sind Bereiche des Body-Bereichs 154 angrenzend an die zweite Driftzone 140 angeordnet.
  • Beim Einschalten, beispielsweise durch Anlegen einer positiven Gate-Spannung, wird eine Inversionsschicht an der Grenze zwischen dem ersten Kanalbereich 113 und dem Gate-Dielektrikum 115 gebildet. Entsprechend ist der Transistor in einem leitenden Zustand von dem ersten Source-Bereich 111 zu dem ersten Drain-Bereich 112 über den Driftbereich 141. Wenn der Transistor abgeschaltet wird, wird keine Inversionsschicht gebildet, und der Transistor ist in einem nicht-leitenden Zustand.
  • Ferner wird, wenn eine positive oder eine Spannung von Null Volt an die zweite Gate-Elektrode 124 angelegt wird, eine Akkumulationsschicht an der Grenze zwischen dem zweiten Kanalbereich 123 und dem zweiten Gate-Dielektrikum 125 gebildet. Entsprechend ist bei positiver Gate-Spannung oder einer Gate-Spannung von Null Volt der zweite Transistor in einem leitenden Zustand von dem ersten Source-Bereich 121 zu dem zweiten Drain-Bereich 122. Beim Abschalten werden die zweiten Transistoren in einen nicht-leitenden Zustand versetzt. Durch ein entsprechendes Schaltungsdesign, welches nachstehend unter Bezugnahme auf 2 diskutiert werden wird, wird daher, wenn der erste Transistor in einen An-Zustand ist, die zweiten Transistoren in einen An-Zustand versetzt, wodurch der On-Widerstand verringert wird. Wenn der erste Transistor in einem Aus-Zustand vorliegt, werden die zweiten Transistoren in einen Aus-Zustand gesetzt, wodurch die Durchbruchsfestigkeit erhöht wird.
  • Wie in 1 gezeigt ist, ist die Reihenschaltung aus dem ersten Transistor und der Vielzahl von zweiten Transistoren angrenzend an die erste Oberfläche 151 des Halbleitersubstrats ausgebildet. Ferner sind sowohl der erste Drain-Bereich als auch jeder zweite Drain-Bereich als eine vergrabene Schicht innerhalb des Halbleitersubstrats 150 ausgebildet. Entsprechend sind der erste und jeder der zweite Transistoren als ein vertikales Bauelement implementiert. Folglich kann das Produkt aus Ron x Fläche des Halbleiterbauelements weiter verbessert werden. Darüber hinaus kann aufgrund der in 1 gezeigten Anordnung die gesamte Fläche unterhalb der Folge von Transistoren als eine Driftzone 119 verwendet werden, wodurch die Durchbruchsspannung weiter erhöht wird. Mit anderen Worten umfasst das Halbleiterbauelement eine Reihenschaltung aus einem ersten Transistor und einer Vielzahl von zweiten Transistoren bei denen, wenn der erste Transistor in einem An-Zustand ist, die zweiten Transistoren in einem An-Zustand sind und wenn der erste Transistor in einem Aus-Zustand ist, die zweiten Transistoren in einem Aus-Zustand sind. Zusätzlich sind der erste und die zweiten Transistoren als vertikale Leistungsbauelemente implementiert. Folglich hat das sich ergebende Halbleiterbauelement verbesserte Eigenschaften.
  • Die Ausführungsform von 1 zeigt eine Anordnung, bei der der erste und die zweiten Transistoren durch drei Transistorzellen, die jeweils miteinander parallel verbunden sind, verwirklicht sind. Die Transistoren von jeder Transistorzelle können eine gemeinsame Gate-Elektrode haben. Ferner sind die Source-Bereiche 121 elektrisch durch die Transistor-Verbindungselemente 128 verbunden. Es ist selbstverständlich, dass der erste und jeder der zweiten Transistoren eine beliebige Anzahl von Transistorzellen enthalten kann und dass die Anzahl für den ersten und die zweiten Transistoren verschieden sein kann.
  • 2A zeigt ein Ersatzschaltbild eines Halbleiterbauelements gemäß einer Ausführungsform. Wie in 2A gezeigt ist, umfasst das Halbleiterbauelement 200 einen ersten Transistor 201 und eine Vielzahl von zweiten Transistoren 203 1 bis 203 n. Der erste Transistor 201 umfasst einen Source-Bereich S, einen Drain-Bereich D und eine Gate-Elektrode G. Wenn eine geeignete Spannung an die Gate-Elektrode angelegt wird, ist der Transistor 201 in einem An-Zustand. Ferner sind eine Vielzahl von zweiten Transistoren 203 1 bis 203 n miteinander in Reihe geschaltet und mit dem ersten Transistor 201 in Reihe geschaltet. Gemäß einer Interpretation wirkt die Reihenschaltung von zweiten Transistoren 203 1 bis 230 n als eine Driftzone 202 des ersten Transistors. Gemäß dieser Interpretation wirkt der Anschluss 31 als ein Drain-Anschluss des sich ergebenden Leistungs-Halbleiterbauelements.
  • Wie gezeigt ist, wird das Ausgangssignal des ersten Transistors 201 am Anschluss 32 an den Transistor 203 2 als Gate-Spannung Vgs1 angelegt. Darüber hinaus wird die Source-Spannung auch als Gate-Spannung an den Transistor 203 1 angelegt. Bei jedem der Transistoren 203 1 bis 203 n ist die Gate-Elektrode mit dem Drain-Anschluss eines anderen der zweiten Transistoren 203 1, ... 203 n oder mit dem Source- oder dem Drain-Anschluss des ersten Transistors 201 verbunden. Entsprechend bestimmt, wie in 2A gezeigt ist, das Ausgangssignal eines jeden Transistors in der Transistorreihe die Gate-Spannung, die an einen Transistor an einer späteren Position innerhalb der Reihe angelegt wird. Daher kann in Abhängigkeit vom Ausgangssignal am Drain-Bereich D der Gesamtwiderstand der Reihenschaltung der zweiten Transistoren 203 1 bis 203 n bestimmt werden. Das Halbleiterbauelement bildet daher einen sogenannten ADZFET ("Feldeffekttransistor mit aktiver Driftzone", "Active Drift Zone Field Effect Transistor").
  • 2B zeigt ein Ersatzschaltbild eines Halbleiterbauelements gemäß einer weiteren Ausführungsform. Das Halbleiterbauelement 210 aus 2B umfasst zusätzlich eine Vielzahl von Klemmelementen 215 0 bis 215 4. Jedes der Klemmelemente ist jeweils parallel zu jedem der zweiten Transistoren 203 beziehungsweise dem Transistor 211 geschaltet. Beispielsweise kann das Klemmelement Zener-Dioden oder andere geeignete Elemente wie beispielsweise Tunneldioden, PIN-Dioden, Dioden mit Lawinendurchbruch oder dergleichen umfassen. Die Klemmelemente 215 0 bis 215 4 stellen einen Überspannungsschutz für die einzelnen Transistoren bereit. Eine detaillierte Beschreibung der Klemmelemente 215 0 bis 215 4 wird in der folgenden Beschreibung weggelassen werden. Es ist jedoch selbstverständlich, dass sie durch entsprechende implantierte Halbleiterbereiche im Peripherie-Bereich der gezeigten Querschnittsansichten verwirklicht werden können.
  • Die 2A und 2B stellen Ersatzschaltbilder für die Verbindung von Elementen des Halbleiterbauelements dar. Es ist jedoch selbstverständlich, dass gemäß weiteren Ausführungsformen unterschiedliche Verbindungsschemata verwendet werden können.
  • 3 zeigt eine detaillierte Ansicht eines Bereichs des ersten und der zweiten Transistoren. 3A zeigt eine Draufsicht auf ein Substrat 350 mit dotierten Bereichen 351, 355, 356. 3B zeigt eine Querschnittsansicht zwischen II und II' wie in 3A veranschaulicht ist. Eine entsprechende Querschnittsansicht zwischen I und I' ist beispielsweise in 1 gezeigt. In der in 3A gezeigten Draufsicht erstrecken sich Gate-Gräben in einer ersten Richtung, wobei eine isolierende Deckschicht 329 in den Gate-Gräben angrenzend an die Oberfläche angeordnet ist. Ein implantierter Bereich 355 ist so vorgesehen, dass er die Gate-Gräben schneidet. In der Ausführungsform von 3A erstrecken sich die implantierten Bereiche 355 senkrecht zu den Gate-Gräben. Der implantierte Bereich 355 kann sich entlang der gesamten Gate-Grabenanordnung erstrecken, wie in 3A gezeigt ist oder kann sich entlang eines Teils der Gate-Grabenanordnung erstrecken, wie in 3B gezeigt ist. In der in 3B gezeigten Querschnittsansicht ist der dotierte Bereich 355 angrenzend an den Halbleiterkörper 354 angeordnet, in dem der erste oder der zweite Transistor gebildet ist. Der dotierte Bereich 355 bildet den Body-Kontaktimplantationsbereich. 3B zeigt einen weiteren vergrabenen dotierten Bereich 352, einen Body-Bereich 354, eine Gate-Elektrode 324 und eine Gate-Dielektrikumsschicht 325, ebenso wie zweite Gate-Kontaktgräben 326 und die zweiten Isolationsgräben 327. Der Body-Kontaktimplantationsbereich 355 ist von einem Leitfähigkeitstyp, der von dem Leitfähigkeitstyp der vergrabenen dotierten Schicht 352 und der Source-Dotierung verschieben ist. Aufgrund der Anwesenheit des Body-Kontaktimplantationsbereichs 355 kann der Body-Bereich 354 mit einem Source-Potential verbunden werden, wodurch parasitäre Effekte unterdrückt werden können, die aufgrund von Impakt- bzw. Stoß-Ionisierung verursacht werden können, wenn der Transistor in einem Aus-Zustand versetzt wird. Insbesondere werden, wenn der Transistor in einen Aus-Zustand vorliegt, Löcher von dem Transistor entfernt. Diese Body-Kontaktimplantationsbereiche 355, die jeweils eine Body-Verbindung verwirklichen, liegen in den ersten und den zweiten Transistoren vor. Der weiterhin in 3A gezeigte Bereich 356 bezeichnet einen dotierten Bereich, der den Source- oder Drain-Bereich der Transistoren bilden kann
  • Die 4A bis 4K veranschaulichen unterschiedliche Stadien während der Herstellung eines Halbleiterbauelements. Ein dotierter Bereich 452 wird angrenzend an eine "vorübergehende" Oberfläche 459 eines Halbleitersubstrats gebildet. Das Halbleitersubstrat 450 kann einen ersten Leitfähigkeitstyp haben, beispielsweise p-Typ. Die dotierte Schicht 452 kann einen zweiten Leitfähigkeitstyp haben, der vom ersten Leitfähigkeitstyp verschieden ist. Beispielsweise kann die dotierte Schicht 452 n-dotiert sein. Die "vorübergehende" Oberfläche 459 kann einer Rückseite des Substrats 453 gegenüberliegen. 4A zeigt ein Beispiel eines sich ergebenden Substrats.
  • Danach kann ein epitaktischer Herstellungsschritt unter Bildung eines dotierten Bereichs des zweiten Leitfähigkeitstyps 455 durchgeführt werden. In diesem dotierten Bereich 455 können in einem späteren Verarbeitungsschritt die Driftzone und der Kanalbereich des ersten und der zweiten Transistoren können gebildet werden. Entsprechend kann ein Dotierprofil dieser dotierten Schicht 455 in angemessener Weise eingestellt werden. Beispielsweise kann die dotierte Schicht 455 durch Epitaxie gebildet werden. Es ist jedoch selbstverständlich, dass die vergrabene dotierte Schicht 452 auch durch jedes beliebige Verfahren innerhalb eines Halbleitersubstrats gebildet werden kann. Über der dritten Oberfläche 451 des sich ergebenden Substrats kann eine dünne Siliziumoxidschicht (nicht gezeigt), die als eine Pad-Oxidschicht dient, gebildet werden, gefolgt von einer Siliziumnitridschicht 461. 4B zeigt ein Beispiel einer sich ergebenden Struktur.
  • Danach werden Gate-Gräben 471 in der dotierten Schicht 455 gebildet. Die Tiefe und der Abstand zwischen benachbarten Gräben hängt von der gewünschten Durchbruchsspannung der sich ergebenden Transistoren ab. Beispielsweise können die Gräben eine Tiefe von 300 nm bis 2 µm haben. Die Gräben 471 werden photolithographisch definiert, gefolgt von einem geeigneten Ätzschritt. Beispielsweise können während dem Strukturierungsverfahren weitere Hartmaskenschichten über der Silziumnitridschicht 461 angeordnet sein. 4C zeigt ein Beispiel einer sich ergebenden Struktur.
  • Danach kann eine Gate-Oxidschicht 425 in den Gate-Gräben 471 gebildet werden. Anschließend kann dotiertes Polysilizium abgeschieden werden, um die Gräben 471 zu füllen. Danach wird ein lithographischer Schritt durchgeführt zum Definieren der Bereiche des Polysiliziums, an denen Kontaktbereiche auszubilden sind, beispielsweise an einem Rand des Bauelements. Danach kann ein Ätzschritt durchgeführt werden, um das Polysiliziummaterial innerhalb der Gate-Gräben 471 unter Bildung von Gate-Elektroden 424 zurückzuziehen. Als ein Ergebnis ist die obere Oberfläche 428 der Gate-Elektroden 424 unterhalb der Oberfläche 451 des dotierten Bereichs 455 angeordnet. Anschließend kann eine Oxidschicht abgeschieden werden, gefolgt von einem Ätzschritt oder einem Rückziehschritt oder einem CMP-(chemisch-mechanischer Polier-)Schritt, so dass eine planare Oberfläche gebildet wird. Als Ergebnis ist die isolierende Deckschicht 429 oberhalb der Gate-Elektroden 424 innerhalb der Gate-Gräben 471 gebildet. 4D zeigt ein Beispiel einer sich ergebenden Struktur.
  • Danach werden Kontakte zu der vergrabenen dotierten Schicht 452 gebildet. Beispielsweise kann ein Kontaktgraben 426 photolithographisch in der Substratoberfläche definiert werden. Dann kann ein isolierendes Material 463 wie beispielsweise Siliziumoxid abgeschieden werden, gefolgt von einem sogenannten Spacer-Ätzverfahren, welches hauptsächlich die horizontalen Bereiche der abgeschiedenen Oxidschicht ätzt, während die vertikalen Bereiche der Schichten beibehalten werden. Danach wird ein leitendes Material wie beispielsweise stark n+-dotiertes Polysilizium in die Kontaktgraben 426 eingefüllt, um einen Kontakt zur vergrabenen Schicht 452 bereitzustellen. Danach kann ein Rückzieh-Ätzschritt durchgeführt werden, so dass die Oberfläche des Kontaktmaterials 462 zur vergrabenen Schicht ungefähr auf derselben Höhe wie die erste Oberfläche 451 des dotierten Bereichs 455 liegt. Als Nächstes kann ein weiterer lithographischer Schritt durchgeführt werden, wobei ein Isolationsgraben 427 definiert wird. Dieser Isolationsgraben 427 wird mit einem Trennmaterial 464 wie beispielsweise Siliziumoxid gefüllt werden. Danach kann ein Rückzieh-Ätzschritt oder CMP-Schritt durchgeführt werden, so dass die obere Oberfläche des Trennmaterials 464 ungefähr auf derselben Höhe wie das Kontaktmaterial 462 zur vergrabenen Schicht vorliegt. Das isolierende Material 463 isoliert das Kontaktmaterial 462 zur vergrabenen Schicht von dem Body-Bereich 454. Der Isolationsgraben 427 isoliert benachbarte zweite Transistoren 420.
  • Ein Beispiel für eine sich ergebende Struktur ist in 4F gezeigt. Danach wird ein Deglazing-Ätzschritt mit Flusssäure durchgeführt, gefolgt von einem Ablöseschritt des Pad-Nitrids zum Entfernen der Siliziumnitridschicht 461. Dies kann beispielsweise durch ein Nassätzverfahren erreicht werden. Danach werden die Bereiche, in denen die Source-Bereiche 421 auszubilden sind, photolithographisch definiert. Dann wird ein Implantationsschritt zum Definieren der Source-Bereiche 421 durchgeführt. Dies kann beispielsweise durch Dotieren mit Verunreinigungen vom n-Typ erzielt werden. Beispielsweise kann ein Implantationsschritt mit Dotierstoffen vom n-Typ durchgeführt werden, wodurch der dotierte Bereich 456 bereitgestellt wird. 4H zeigt ein Beispiel einer sich ergebenden Struktur.
  • Ein weiterer lithographischer Schritt kann durchgeführt werden, um die Bereiche, in denen die Body-Kontakte zu bilden sind, zu definieren. Wie in 4I gezeigt ist, wird der dotierte Bereich 457 für den Body-Verbindungsbereich so definiert, dass er sich senkrecht zu den Gate-Gräben 471 erstreckt. Danach wird ein Implantationsschritt mit Dotierstoffen vom ersten Leitfähigkeitstyp durchgeführt. Beispielsweise kann dieser Dotierschritt unter Verwendung von Verunreinigungen vom p-Typ durchgeführt werden. 4I zeigt eine Draufsicht eines Teils einer sich ergebenden Struktur. Ferner zeigt 4J eine Querschnittsansicht der sich ergebenden Struktur.
  • Danach werden Metallisierungsschritte und Schritte zum Definieren von isolierenden Bereichen durchgeführt, wobei die Kontaktbereiche 458 definiert werden. Beispielsweise verbinden, wie in 4K gezeigt, die Kontaktbereiche 458 das Kontaktmaterial 462 zur vergrabenen Schicht mit der Source-Elektrode 456. Ferner kann das isolierende Material 459 zum Isolieren angrenzender Kontaktbereiche 458 voneinander vorgesehen werden.
  • 5 zeigt eine weitere Ausführungsform. Wie in der Ausführungsform von 5 gezeigt ist, sind die Source-Bereiche 521 in der dotierten vergrabenen Schicht 552, die innerhalb des Halbleitersubstrats 550 angeordnet ist, ausgebildet. Entsprechend ist der Drain-Bereich 512 des ersten Transistors 510 mit dem Source-Bereich des zweiten Transistors 520 1 durch einen zweiten Kontakt 526 verbunden, der als ein vertikaler Kontakt implementiert ist. Weiterhin ist der zweite Drain-Bereich 522 des zweiten Transistors 520 1 mit dem Source-Bereich 521 des zweiten Transistors 520 2 über einen weiteren zweiten Kontakt 526, der sich vertikal erstreckt, verbunden. Der erste Source-Bereich 511 des ersten Transistors 510 ist mit der Metallisierungsschicht über den ersten Source-Kontaktbereich 516 verbunden. Die weiteren in 5 gezeigten Komponenten entsprechen denen von 1, wobei an der ersten Stelle der dreistelligen Bezugszeichen die "1" durch "5" ersetzt worden ist.
  • Die 6A und 6B veranschaulichen eine Ausführungsform, in der die Source-Bereiche 511, 521 innerhalb der vergrabenen Schicht 552 gebildet sind, und bei der es einen Body-Kontaktimplantationsbereich 655 gibt. Die Querschnittansicht von 6B ist zwischen III und III' in 6A aufgenommen.
  • Die schematische Gestaltung, die in der Draufsicht von 6A gezeigt ist, entspricht im Wesentlichen der der Draufsicht von 3A. Wie jedoch aus 6B ersichtlich ist, ist der Body-Kontaktimplantationsbereich 655 als eine vergrabene Schicht, die die vergrabene dotierte Schicht 652, in der die Source-Bereiche angeordnet sind, kontaktiert, verwirklicht. Die Gate-Gräben 671 sind unter Kontaktierung der Body-Kontaktimplantationsschicht 655 ausgebildet. Weiterhin kann der Body-Kontaktimplantationsbereich 655 mit dem zweiten Kontaktgraben 626 über einen weiteren Kontaktbereich 656 wie beispielsweise eine Titansilizid-(TiSi-)Schicht verbunden sein.
  • Weitere Elemente von 6B entsprechen denen der 3B, wobei an der ersten Stelle der dreistelligen Bezugszeichen die "3" durch eine "6" ersetzt worden ist.
  • Das beschriebene Konzept kann auf verschiedene Arten verwirklicht werden. Beispielsweise zeigt 7 eine Ausführungsform, bei der in den Gate-Gräben 771 zusätzlich zur Gate-Elektrode 724 eine Feldplatte 731 angeordnet ist. In der in 7 gezeigten Ausführungsform sind die Gate-Gräben 771 so gebildet, dass sie sich bis zu einer Tiefe der oberen Oberfläche der vergrabenen dotierten Schicht 752, in der die Source- oder Drain-Bereiche angeordnet sind, erstrecken. Die Feldplatte 731 kann mit der Gate-Elektrode 724 verbunden sein oder kann von der Gate-Elektrode elektrisch isoliert sein. Die weiteren Elemente von 7 sind ähnlich oder identisch zu denen, die in 1 veranschaulicht sind, wobei an der ersten Stelle der dreistelligen Bezugszeichen die "1" durch eine "7" ersetzt worden ist.
  • Die vertikale Feldplatte, die in 7 gezeigt ist, ermöglicht eine Ladungsträgerkompensation in dem Leistungs-Bauelement. Beispielsweise kann die Feldplatte 731 mit einem Source-Potential verbunden sein. Die Feldplatte kann eine höhere Dotierkonzentration der Driftzone ermöglichen, bei der es noch möglich ist, die Driftzone zu verarmen.
  • 8 zeigt eine weitere Ausführungsform, bei der unterhalb jedes der Gate-Gräben 871 ein zweiter Kompensationsbereich 832 angeordnet sein kann. Dadurch kann ein sogenanntes Superjunction-Halbleiterbauelement, welches eine Ladungsträger-Kompensationszone enthält, gebildet werden. Wenn der Transistor in einen Aus-Zustand geschaltet wird, werden Ladungsträger zwischen dem zweiten Kompensationsbereich 832 und der zweiten Driftzone 831 kompensiert. Als Folge kann die Durchbruchfestigkeit beibehalten werden, wenn die Dotierkonzentration der ersten Zone erhöht wird. Die weiteren Komponenten der Ausführungsform von 8 sind ähnlich oder identisch zu den jeweiligen Komponenten der Ausführungsform von 1, wobei an der ersten Stelle der dreistelligen Bezugszeichen die "1" durch eine "8" ersetzt worden ist. Der zweite Kompensationsbereich 832 ist so angeordnet, dass er sich zwischen der unteren Kante der Gate-Gräben 871 und der oberen Oberfläche des dotierten Bereichs 852 erstreckt.
  • 9 zeigt eine schematische Anordnung aus ersten Transistoren 910 und zweiten Transistoren 920 1 bis 920 n. Ein erster Kontakt 916 ist zwischen dem ersten Transistor 910 und der Reihe von zweiten Transistoren 920 angeordnet. Der erste Transistor ist mit dem Substrat über einen Substratkontakt 918 verbunden. Darüber hinaus ist der letzte Drain-Bereich der Reihe von zweiten Transistoren mit einem zweiten Drain-Kontakt 928 verbunden. Wenn eine Source/Drain-Spannung an das Halbleiterbauelement 900 angelegt wird, befindet sich der erste Source-Bereich des ersten Transistors 910 auf Erdpotenzial und der Drain-Bereich des zweiten Transistors 920 n liegt auf einer vergleichsweise hohen Spannung. Wenn eine Vielzahl von Halbleiterbauelementen in einem einzelnen Substrat angeordnet werden, kann das nächste Halbleiterbauelement in gespiegelter Weise zu dem ersten Halbleiterbauelement 900 angeordnet werden, wodurch vermieden wird, dass eine hohe Spannungsdifferenz zwischen zwei angrenzenden Halbleiterbauelementen vorliegt. Als Folge kann die Breite des Isolationsgrabens zwischen benachbarten Halbleiterbauelementen 900 verringert werden. Wie in 9 gezeigt ist, ist das Halbleiterbauelement 900 auf der rechten Seite spiegelbildlich zu dem Halbleiterbauelement 900 auf der linken Seite angeordnet.
  • 10 veranschaulicht schematisch Schritte des Verfahrens zur Herstellung eines Halbleiterbauelements. Ein Verfahren zur Herstellung eines Halbleiterbauelements umfasst Ausbilden eines ersten Transistors mit einer ersten Driftzone (S101), und Ausbilden einer Vielzahl von zweiten Transistoren (S102), wobei jeder zweite Transistor einen Source-Bereich, einen Drain-Bereich und eine Gate-Elektrode umfasst, wobei die zweiten Transistoren so ausgebildet werden, dass sie unter Bildung einer Reihenschaltung, die mit dem ersten Transistor verbunden ausgebildet ist, in Reihe verbunden sind, wobei der erste und die Vielzahl von zweiten Transistoren wenigstens teilweise in einem Halbleitersubstrat mit einem vergrabenen dotierten Schicht gebildet werden, wobei das Ausbilden der zweiten Transistoren das Ausbilden einer vergrabenen dotierten Schicht (S103) in dem Halbleitersubstrat und das Ausbilden des Sourceoder der Drain-Bereiche der zweiten Transistoren in der vergrabenen dotierten Schicht (S104) umfasst. Die zeitliche Abfolge der einzelnen Schritte kann entsprechend der Prozessierungsanforderung ausgewählt werden. Bestandteile des ersten und der zweiten Transistoren können durch parallele Verfahren gebildet werden.
  • Während Ausführungsformen der Erfindung vorstehend beschrieben worden sind, ist offensichtlich, dass weitere Ausführungsformen implementiert werden können. Beispielsweise können weitere Ausführungsformen jegliche Unterkombination von Merkmalen, die in den Ansprüchen aufgeführt sind oder jegliche Unterkombinationen von Elementen, die in den vorstehend beschriebenen Beispielen beschrieben sind, umfassen.

Claims (20)

  1. Halbleiterbauelement (100, 500), umfassend: einen ersten Transistor (110, 510) mit einer ersten Driftzone (119, 519), und eine Vielzahl zweiter Transistoren (120 1, ... 120 N, 520 1, ... 520 N, 720, 820), wobei jeder zweite Transistor (120, 520, 720, 820) einen Source-Bereich (121, 521, 721, 821), einen Drain-Bereich (122, 522, 722, 822) und eine Gate-Elektrode (124, 524, 724, 824) umfasst, wobei die zweiten Transistoren (120 1, ... 120 N, 520 1, ... 520 N, 720, 820) elektrisch unter Bildung einer Reihenschaltung, die elektrisch an den ersten Transistor (110, 510) angeschlossen ist, in Reihe geschaltet sind, wobei der erste (110, 510) und die Vielzahl von zweiten Transistoren (120 1, ... 120 N, 520 1, ... 520 N, 720, 820) mindestens teilweise in einem Halbleitersubstrat (150, 550, 750, 850) mit einer vergrabenen dotierten Schicht (152, 552, 752, 852) angeordnet sind, und die Source-(121, 521, 721, 821) oder die Drain-Bereiche (122, 522, 722, 822) der zweiten Transistoren in der vergrabenen dotierten Schicht (152, 552, 752, 852) angeordnet sind.
  2. Halbleiterbauelement (100) nach Anspruch 1, bei dem die Drain-Bereiche (122, 722, 822) der zweiten Transistoren (120 1, ... 120 N, 720, 820) in der vergrabenen dotierten Schicht (152, 752, 852) angeordnet sind.
  3. Halbleiterbauelement (100) nach Anspruch 1 oder 2, bei dem ein Source-Bereich (111) des ersten Transistors (110) und die Source-Bereiche (121, 721, 821) von jedem der Vielzahl von zweiten Transistoren (120 1, ... 120 N, 720) jeweils angrenzend an eine Oberfläche (151, 751, 851) des Halbleitersubstrats (150, 750, 850) angeordnet sind.
  4. Halbleiterbauelement (500) nach Anspruch 1, bei dem die Source-Bereiche (521) der zweiten Transistoren (520 1, 520 N) in der vergrabenen dotierten Schicht (550) angeordnet sind.
  5. Halbleiterbauelement (500) nach Anspruch 1 oder 4, bei dem der Drain-Bereich (512) des ersten Transistors (510) und die Drain-Bereiche (522) von jedem der Vielzahl von zweiten Transistoren (520 1, 520 N) jeweils angrenzend an eine Oberfläche (551) des Halbleitersubstrats (550) angeordnet sind.
  6. Halbleiterbauelement (100, 500) nach einem der vorhergehenden Ansprüche, bei dem der Source-Bereich (121, 521, 721, 821) und der Drain-Bereich (122, 522, 722, 822) der zweiten Transistoren (120 1, ... 120 N, 520 1, ...520N, 720, 820) jeweils in einer ersten Richtung, die eine Oberfläche (151, 551, 751, 851) des Halbleitersubstrats (150, 550, 750, 850) schneidet, voneinander beabstandet angeordnet sind.
  7. Halbleiterbauelement (100, 500) nach einem der vorhergehenden Ansprüche, weiterhin umfassend einen Body-Kontaktbereich (355, 655), der mit einem Body-Bereich (154, 354, 454, 554, 654) des ersten und der zweiten Transistoren (110, 510, 120, 520, 720, 820) in Kontakt steht.
  8. Halbleiterbauelement (100, 500) nach einem der vorhergehenden Ansprüche, bei dem die Gate-Elektrode (124, 424, 524, 624, 724, 824) von jedem der zweiten Transistoren (120, 520, 720, 820) in einem Gate-Graben (471, 771) angeordnet ist, welcher in einer Oberfläche (151, 451, 551, 751, 851) des Halbleitersubstrats (150, 450, 550, 750, 850) angeordnet ist.
  9. Halbleiterbauelement (100, 500) nach Anspruch 8, bei dem in dem Gate-Graben (771) eine Feldplatte (731) unterhalb der Gate-Elektrode angeordnet ist.
  10. Halbleiterbauelement (100, 500) nach einem der vorhergehenden Ansprüche, bei dem jeder der zweiten Transistoren (810) ein Superjunction-Halbleiterbauelement (820) ist.
  11. Halbleiterbauelement (100, 500) nach einem der vorhergehenden Ansprüche, bei dem der Source-(111, 511) oder der Drain-Bereich (112, 511) des ersten Transistors (110, 510) in der vergrabenen dotierten Schicht (152, 452, 552, 652, 752, 852) angeordnet ist.
  12. Halbleiterbauelement (100, 500) nach einem der vorhergehenden Ansprüche, weiterhin mit Isolationsgräben (127, 527, 727, 827), die zwischen den zweiten Transistoren (120, 520, 720, 820) angeordnet sind.
  13. Halbleiterbauelement (100, 500) nach einem der vorhergehenden Ansprüche, bei dem jeder der zweiten Transistoren (120, 520, 720, 820) mindestens zwei Transistorzellen, die parallel zueinander geschaltet sind, umfasst.
  14. Halbleiterbauelement (100, 500) nach einem der vorhergehenden Ansprüche, bei dem das Halbleitersubstrat (150, 450, 750, 850) mit einem ersten Leitfähigkeitstyp dotiert ist und die vergrabene dotierte Schicht (152, 452, 752, 852) mit einem zweiten Leitfähigkeitstyp dotiert ist, wobei der zweite Leitfähigkeitstyp von dem ersten Leitfähigkeitstyp verschieden ist.
  15. Halbleiterbauelement (100, 500) nach einem der vorhergehenden Ansprüche, ferner umfassend Kontaktgräben, die den Drain-Bereich (122, 522, 722, 822) von einem der zweiten Transistoren (120, 520, 720, 820) mit dem Source-Bereich (121, 521, 721, 821) eines angrenzenden zweiten Transistors elektrisch verbinden, wobei sich die Kontaktgräben in einer Tiefenrichtung des Substrats (150, 550, 750, 850) erstrecken.
  16. Halbleiterbauelement (100, 500) nach Anspruch 15, bei dem sich die Kontaktgräben entlang einer zweiten Driftzone (140, 540, 740, 840) von jedem der zweiten Transistoren (120, 520, 720, 820) erstrecken.
  17. Halbleiterbauelement (100, 500) nach Anspruch 15 oder 16, bei dem die Kontaktgräben angrenzend an Isolationsgräben (127, 527, 727, 827), die benachbarte zweite Transistoren (120, 520, 720, 820) voneinander isolieren, angeordnet sind.
  18. Halbleiterbauelement (100, 500) nach einem der Ansprüche 6 bis 17, bei dem jeder der zweiten Transistoren (120, 520, 720, 820) eine zweite Driftzone (140, 540, 740, 840) umfasst, wobei sich die zweite Driftzone (140, 540, 740, 840) in die erste Richtung erstreckt.
  19. Halbleiterbauelement (100, 500) nach einem der vorhergehenden Ansprüche, bei dem der erste Transistor (110, 510) ein Feldeffekttransistor vom Anreicherungstyp ist und jeder der zweiten Transistoren (120 1, ... 120 N, 520 1, ... 520 N, 720, 820) ein Feldeffekttransistor vom Verarmungstyp ist.
  20. Verfahren zur Herstellung eines Halbleiterbauelements (1000, 500), umfassend: Ausbilden eines ersten Transistors (110, 510) mit einer Driftzone (119, 519), und Ausbilden einer Vielzahl von zweiten Transistoren (120 1, ... 120 N, 520 1, ... 520 N, 720, 820), wobei jeder zweite Transistor (120, 520, 720, 820) einen Source-Bereich (121, 521, 721, 821), einen Drain-Bereich (122, 522, 722, 822) und eine Gate-Elektrode (124, 524, 724, 824) umfasst, wobei die zweiten Transistoren so ausgebildet werden, so dass sie elektrisch unter Ausbildung einer Reihenschaltung, die elektrisch an den ersten Transistor angeschlossen ist, in Reihe geschaltet sind wobei der erste (110, 510) und die Vielzahl von zweiten Transistoren (120 1, ... 120 N, 520 1, ... 520 N, 720, 820) mindestens teilweise in einem Halbleitersubstrat (150, 550, 750, 850) mit einer vergrabenen dotierten Schicht (152, 752, 552, 852) ausgebildet werden, und der Source-(121, 521, 721, 821) oder der Drain-Bereich (122, 522, 722, 822) der zweiten Transistoren so ausgebildet wird, dass er in der vergrabenen dotierten Schicht (152, 752, 552, 852) angeordnet ist.
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