DE102013112012B4 - Halbleitervorrichtungen und Verfahren zum Herstellen einer Halbleitervorrichtung - Google Patents

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    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region

Abstract

Halbleitervorrichtung, die wenigstens teilweise in einem Halbleitersubstrat gebildet ist, das eine erste Hauptoberfläche (12) und eine zweite Hauptoberfläche (11) aufweist, wobei die erste und die zweite Hauptoberfläche (12 bzw. 11) zueinander entgegengesetzt sind und die Halbleitervorrichtung einen Zellfeldteil (110) und ein Kontaktgebiet (120) aufweist, das elektrisch mit dem Zellfeldteil (110) gekoppelt ist, wobei der Zellfeldteil (110) wenigstens einen Transistor (14) umfasst und wobei das Kontaktgebiet (120) umfasst:einen Verbindungssubstratteil (13), der von anderen Substratteilen isoliert ist und einen Teil des Halbleitersubstrats (10) umfasst, wobei der Verbindungssubstratteil (13) nicht elektrisch mit einer Komponente des Zellfeldteiles (110) mittels eines leitenden Materials, das zwischen der ersten und der zweiten Hauptoberfläche (12 bzw. 11) gelegen ist, verbunden ist,eine Elektrode (186) benachbart zu der zweiten Hauptoberfläche (11) und in Kontakt mit dem Verbindungssubstratteil (13), undeine Metallschicht (160), die über der ersten Hauptoberfläche (12) angeordnet ist, wobei der Verbindungssubstratteil (13) elektrisch mit der Metallschicht (160) verbunden ist, und ein Kontakt zwischen der Elektrode (186) und der Metallschicht (160) gebildet wird.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und auf ein Verfahren zum Herstellen einer derartigen Halbleitervorrichtung.
  • HINTERGRUND
  • Leistungs-MOSFETs (Metall-Oxid-Halbleiter-Feldeffekttransistoren) sind Beispiele von Halbleitervorrichtungen mit hoher Durchbruchspannung, die zum Schalten von Leistungs- bzw. Energiequellen, Invertervorrichtungen oder dergleichen verwendet werden. Beispielsweise werden Leistungs-MOSFETs in Erwägung gezogen, um Hochspannungen bei einer niederohmigen Last zu schalten, um einen sehr kleinen Schalt- und Leitungsverlust zu haben. Vertikal-Feldeffekttransistoren (FET) in Source-Down-(Unten-)Struktur sind Vertikal-FETs, in welchen Drain- und Gate-Anschlüsse auf einer Seite (Oberseite) eines Halbleitersubstrats gelegen sind, während der Source-Anschluss auf der anderen Seite (Rückseite) des Halbleitersubstrats angeordnet ist. Diese FETs sind nützlich in Anwendungen, in welchen der Sourceanschluss einer Halbleitervorrichtung auf einem Bezugs- oder Referenzpotential ist, und in Anwendungen, die eine gute Kühlung erfordern. Ein mögliches Anwendungsgebiet für diese Halbleitervorrichtungen ist die Automobilindustrie. Aufgrund der Source-Down-Struktur kann Energie wirksam abgeführt werden, was in einem weiteren Schrumpfen von Ron resultiert. In diesen Vorrichtungen ist es wünschenswert, Potentiale, die von dem Sourcepotential verschieden sind, zu der Oberseite des Substrats zu führen.
  • Ähnliche Halbleitervorrichtungen sind beispielsweise aus den Druckschriften US 2009 / 0 127 624 A1 , DE 196 06 105 A1 bzw. US 2012 / 0 225 540 A1 , US 2010 / 0 044 788 A1 und US 2007 / 0 228 496 A1 bekannt.
  • Demgemäß ist es wünschenswert, neue Konzepte einer Halbleitervorrichtung zu entwickeln. Weiterhin ist es wünschenswert, ein neues Verfahren zum Herstellen einer derartigen Halbleitervorrichtung zu entwickeln.
  • Es ist daher Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung und ein Verfahren zum Herstellen einer derartigen Halbleitervorrichtung anzugeben, die jeweils den obigen Forderungen genügen.
  • ZUSAMMENFASSUNG
  • Gemäß einem Ausführungsbeispiel ist eine Halbleitervorrichtung wenigstens teilweise in einem Halbleitersubstrat gebildet, das eine erste und eine zweite Hauptoberfläche hat, wobei die erste und die zweite Hauptoberfläche zueinander entgegengesetzt sind. Die Halbleitervorrichtung umfasst einen Zellfeldteil und ein Kontaktgebiet, wobei das Kontaktgebiet elektrisch mit dem Zellfeldteil gekoppelt ist und der Zellfeldteil wenigstens einen Transistor aufweist. Das Kontaktgebiet umfasst einen Verbindungssubstratteil, der von anderen Substratteilen isoliert ist und einen Teil des Halbleitersubstrats aufweist, wobei der Verbindungssubstratteil elektrisch nicht mit einer Komponenten des Zellfeldteiles durch ein leitendes Material gekoppelt ist, das zwischen der ersten und der zweiten Hauptoberfläche vorgesehen ist, eine Elektrode benachbart zu oder angrenzend an die zweite Hauptoberfläche und in Kontakt mit dem Verbindungsubstratteil, eine Metallschicht, die über der ersten Hauptoberfläche angeordnet ist, wobei der Verbindungssubstratteil elektrisch mit der Metallschicht gekoppelt ist, um einen Kontakt zwischen der Elektrode und der Metallschicht zu bilden.
  • Gemäß einem weiteren Ausführungsbeispiel ist die Halbleitervorrichtung wenigstens teilweise in einem Halbleitersubstrat gebildet, das eine erste und eine zweite Hauptoberfläche aufweist, wobei die erste und die zweite Hauptoberfläche zueinander entgegengesetzt sind. Die Halbleitervorrichtung umfasst einen Zellfeldteil und ein Kontaktgebiet, das elektrisch mit dem Zellfeldteil gekoppelt ist, wobei der Zellfeldteil wenigstens einen Transistor aufweist, das Kontaktgebiet einen Verbindungssubstratteil umfasst, der von anderen Substratteilen isoliert ist und einen Teil des Halbleitersubstrats umfasst. Das Kontaktgebiet umfasst weiterhin eine Elektrode angrenzend an bzw. benachbart zu der zweiten Hauptoberfläche und in Kontakt mit dem Verbindungssubstratteil, eine Metallschicht, die über der ersten Hauptoberfläche angeordnet ist, wobei der Verbindungssubstratteil elektrisch mit der Metallschicht gekoppelt ist, um einen Kontakt zwischen der Elektrode und der Metallschicht zu bilden, eine isolierende Schicht, die zwischen der ersten Hauptoberfläche und der Metallschicht angeordnet ist, und einen Trench bzw. Graben, der in der ersten Hauptoberfläche gebildet ist, wobei der Trench mit einem leitenden Material gefüllt ist und der Verbindungssubstratteil elektrisch mit der Metallschicht über den Trench gekoppelt ist.
  • Gemäß einem Ausführungsbeispiel umfasst ein Verfahren zum Herstellen einer Halbleitervorrichtung wenigstens teilweise in einem Halbleitersubstrat, das eine erste und eine zweite Hauptoberfläche aufweist, wobei die erste und die zweite Hauptoberfläche zueinander entgegengesetzt sind, ein Bilden eines Zellfeldteiles und eines Kontaktgebietes, wobei das Kontaktgebiet elektrisch mit dem Zellfeldteil gekoppelt ist. Ein Bilden des Zellfeldteiles umfasst wenigstens ein Bilden eines Transistors. Das Verfahren umfasst weiterhin ein Isolieren eines Teiles des Halbleitersubstrats von anderen Substratteilen, um einen Verbindungssubstratteil zu bilden, ein Bilden einer Elektrode benachbart zu der zweiten Hauptoberfläche, um in Kontakt mit dem Verbindungssubstratteil zu sein, ein Bilden einer isolierenden Schicht bzw. Isolierschicht über der ersten Hauptoberfläche, ein Bilden einer Metallschicht über der Isolierschicht, ein Bilden eines Trenches in der ersten Hauptoberfläche und ein Füllen des Trenches mit einem leitenden Material sowie ein elektrisches Koppeln des Verbindungsubstratteils mit der Metallschicht über den Trench.
  • Figurenliste
  • Die begleitenden Zeichnungen sind beigeschlossen, um ein weiteres Verständnis von Ausführungsbeispielen der Erfindung zu liefern, und sie sind in die vorliegende Anmeldung eingebaut und bilden einen Teil von dieser. Die Elemente der Zeichnungen sind nicht notwendigerweise maßstabsgetreu relativ zueinander. Gleiche Bezugszeichen geben entsprechend ähnliche Teile an.
    • 1 zeigt schematisch ein allgemeines Beispiel für den Aufbau bzw. das Layout einer Halbleitervorrichtung.
    • 2A zeigt eine Draufsicht eines Teils einer Halbleitervorrichtung.
    • 2B zeigt eine Schnittdarstellung eines Teils einer Halbleitervorrichtung.
    • 3A bis 3D veranschaulichen Schritte zum Herstellen eines Teils einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel.
    • 4 veranschaulicht weitere Schritte, wenn eine Halbleitervorrichtung gemäß einem weiteren Ausführungsbeispiel hergestellt wird.
    • 5A zeigt eine Draufsicht eines Teils einer Halbleitervorrichtung gemäß einem weiteren Ausführungsbeispiel.
    • 5B zeigt eine Schnittdarstellung der in 5A dargestellten Halbleitervorrichtung.
    • 5C zeigt eine Schnittdarstellung der in 5A dargestellten Halbleitervorrichtung.
    • 6 veranschaulicht schematisch ein Verfahren zum Herstellen einer Halbleitervorrichtung.
  • DETAILBESCHREIBUNG
  • In der folgenden Detailbeschreibung wird Bezug genommen auf die begleitenden Zeichnungen, die einen Teil der Offenbarung bilden und in denen für Veranschaulichungszwecke spezifische Ausführungsbeispiele dargestellt sind, in denen die Erfindung ausgeführt werden kann. In diesem Zusammenhang wird eine Richtungsterminologie, wie „Oberseite“, „Unterseite“, „Vorderseite“, „Rückseite“, „Vorne“, „Hinten“ usw. im Hinblick auf die Orientierung der gerade beschriebenen Figuren verwendet. Da Komponenten von Ausführungsbeispielen der Erfindung in einer Anzahl von verschiedenen Orientierungen positioniert werden können, wird die Richtungsterminologie für Veranschaulichungszwecke verwendet und ist in keiner Weise begrenzend. Es ist zu verstehen, dass andere Ausführungsbeispiele verwendet und strukturelle oder logische Änderungen gemacht werden können, ohne von dem Bereich abzuweichen, der durch die Patentansprüche festgelegt ist.
  • Die Beschreibung der Ausführungsbeispiele ist nicht begrenzend. Insbesondere können Elemente der im Folgenden beschriebenen Ausführungsbeispiele mit Elementen von verschiedenen Ausführungsbeispielen kombiniert werden.
  • Die Ausdrücke „Wafer“, „Substrat“ oder „Halbleitersubstrat“, die in der folgenden Beschreibung verwendet sind, können jegliche auf Halbleiter beruhende Struktur einschließen, die eine Halbleiteroberfläche hat. Wafer und Struktur sind so zu verstehen, dass sie Silizium, Silizium-auf-Isolator (SOI), Silizium-auf-Saphir (SOS), dotierte und undotierte Halbleiter, epitaktische Schichten aus Silizium, die durch eine Basis-Halbleiterunterlage gelagert sind, und andere Halbleiterstrukturen einschließen. Der Halbleiter muss nicht auf Silizium beruhen. Der Halbleiter kann ebenso Silizium-Germanium, Germanium oder Galliumarsenid sein. Gemäß Ausführungsbeispielen der vorliegenden Anmeldung ist Siliziumcarbid (SiC) oder Galliumnitrid (GaN) ein weiteres Beispiel des Halbleitersubstratmaterials.
  • Die in der vorliegenden Anmeldung verwendeten Ausdrücke „gekoppelt“ und/oder „elektrisch gekoppelt“ sollen nicht bedeuten, dass die Elemente direkt miteinander gekoppelt sein müssen, vielmehr können dazwischenliegende Elemente zwischen den „gekoppelten“ oder „elektrisch gekoppelten“ Elementen vorgesehen sein. Der Ausdruck „elektrisch verbunden“ soll eine niederohmige elektrische Verbindung zwischen den elektrisch miteinander verbundenen Elementen beschreiben.
  • Die Figuren und die Beschreibung veranschaulichen relative Dotierungskonzentrationen durch Angabe von „-“ oder „+“ nächst zu dem Dotierungstyp „n“ oder „p“. Beispielsweise bedeutet „n-“ eine Dotierungskonzentration, die niedriger ist als die Dotierungskonzentration eines „n“-Dotierungsbereiches, während ein „n+“-Dotierungsbereich eine höhere Dotierungskonzentration als ein „n“-Dotierungsbereich hat. Dotierungsbereiche der gleichen relativen Dotierungskonzentration haben nicht notwendigerweise die gleiche absolute Dotierungskonzentration. Beispielsweise können zwei verschiedene „n“-Dotierungsbereiche die gleiche oder verschiedene absolute Dotierungskonzentrationen haben. In den Figuren und der Beschreibung sind zum besseren Verständnis oft dotierte Teile als „p“- oder „n“-dotiert bezeichnet. Wie klar zu verstehen ist, soll diese Bezeichnung keinesfalls begrenzend sein. Der Dotierungstyp kann beliebig sein, solange die beschriebene Funktionalität erzielt ist. Weiterhin können in allen Ausführungsbeispielen die Dotierungstypen umgekehrt werden.
  • Die Ausdrücke „lateral“ und „horizontal“, wie diese in dieser Anmeldung verwendet sind, sollen eine Orientierung parallel zu einer ersten Oberfläche eines Halbleitersubstrats oder eines Halbleiterkörpers beschreiben. Dies kann beispielsweise die Oberfläche eines Wafers oder einer Scheibe sein.
  • Der Ausdruck „vertikal“, wie dieser in der vorliegenden Anmeldung verwendet ist, soll eine Orientierung beschreiben, die senkrecht zu der ersten Oberfläche des Halbleitersubstrats oder Halbleiterkörpers angeordnet ist.
  • 1 zeigt eine Draufsicht eines Teils einer Halbleitervorrichtung 100 mit einem Zellfeldteil 110 einschließlich einer Vielzahl von Vertikal-Feldeffekttransistoren und einem Kontaktgebiet 120, das den Zellfeldteil 110 einschließt. Wie klar zu verstehen ist, ist die dargestellte Gestalt des Kontaktgebiets 120 und des Zellfeldteils 110 lediglich beispielhaft.
  • Beispielsweise kann das Kontaktgebiet 120 segmentiert sein und kann jede beliebige Gestalt haben. Wie durch das dargestellte Rechteck „A“ angegeben ist, gibt es Kontakte 162 zwischen dem Zellfeldteil 110 und dem Kontaktgebiet 120. Beispielsweise können die Kontakte 162 als Trenches bzw. Gräben ausgeführt sein, oder sie können oberhalb des Halbleitersubstrats angeordnet sein.
  • 2A zeigt eine Draufsicht des in 1 dargestellten Rechtecks „A“. Die in 2A veranschaulichte Halbleitervorrichtung 100 umfasst einen Teil des Zellfeldteils 110 und einen Teil des Kontaktgebiets 120. Eine Sourcemetallschicht 170 ist über dem Zellfeldteil 110 gelegen, und eine sogenannte Gate-Läufer- bzw. Runner-Metallplatte 160 ist über dem Kontaktgebiet 120 angeordnet. Der Gate-Läufer 160 ist gewöhnlich eine Metallplatte, die in Kontakt mit Kontaktstrukturen vorgesehen ist, welche mit Gateelektroden in dem Zellfeldteil 110 verbunden sind. Der Gate-Läufer 160 wird verwendet, um rasch eine Gatespannung an alle Gateelektroden des Zellfeldteils 110 anzulegen. Isolationstrenches bzw. -gräben 121 sind in dem Kontaktgebiet 120 angeordnet und erstrecken sich in einer ersten Richtung. Weiterhin sind Substratkontakttrenches 122 in dem Kontaktgebiet 120 angeordnet und erstrecken sich auch in der ersten Richtung. Ein einzelner Substratkontakttrench 122 ist zwischen zwei Isolationstrenches 121 vorgesehen. Gatekontakttrenches 151 erstrecken sich auch in der ersten Richtung. Die Gatekontakttrenches 151 sind mit Zellfeldtrenches 173, die in dem Zellfeldgebiet 110 angeordnet sind, mittels Kontakttrenches 162 verbunden. Die Kontakttrenches 162 erstrecken sich in einer zweiten Richtung, die senkrecht bezüglich der ersten Richtung ist. Darüber hinaus erstrecken sich auch die Zellfeldtrenches 173 in der zweiten Richtung.
  • 2B zeigt eine Schnittdarstellung der in 2A veranschaulichten Halbleitervorrichtung. Die Schnittdarstellung von 2B ist genommen zwischen I und I' und zwischen II und III, wie dies in 2A veranschaulicht ist. Wie gezeigt ist, ist die in 2B dargestellte Halbleitervorrichtung wenigstens teilweise in einem Halbleitersubstrat 10 gebildet, das eine erste und eine zweite Hauptoberfläche 12, 11 aufweist, wobei die erste und die zweite Hauptoberfläche 12, 11 zueinander entgegengesetzt sind bzw. zueinander gegenüberliegen. Das Kontaktgebiet 120 umfasst einen Verbindungssubstratteil 13, der von anderen Substratteilen isoliert ist. Der Verbindungssubstratteil 13 umfasst einen Teil des Halbleitersubstrats 10. Der Verbindungssubstratteil 13 ist nicht elektrisch mit einer Komponenten, die in dem Zellfeldteil 110 angeordnet ist, mittels eines leitenden Materials oder Halbleitermaterials gekoppelt, das zwischen den ersten und zweiten Oberflächen 12, 11 angeordnet ist. Wie weiter unten näher erläutert wird, wird jeglicher Kontakt oder jegliche Komponente, der bzw. die in dem Zellfeldteil 110 angeordnet ist, durch eine Verbindung außerhalb des Halbleitersubstrats 10 verwirklicht, beispielsweise durch eine leitende Schicht, die über der ersten oder zweiten Oberfläche 12, 11 des Halbleitersubstrats 10 gebildet ist. Eine Elektrode 186 ist benachbart zu der zweiten Hauptoberfläche 11 des Verbindungssubstratteils 13 angeordnet. Der Ausdruck „Elektrode“ bezieht sich auf jegliches leitendes Element, das einen elektrischen Kontakt zu Komponenten erlaubt, die nicht Teil der Halbleitervorrichtung bilden. Beispielsweise kann die „Elektrode“ ein Teil einer leitenden Schicht sein, oder sie kann ein Kontaktkissen bzw. -pad sein. Die Elektrode 186 ist in Kontakt mit dem Verbindungssubstratteil 13. Eine Metallschicht (Gateläufer) 160 ist über der ersten Hauptoberfläche 12 angeordnet. Der Verbindungssubstratteil 13 ist elektrisch mit der Metallschicht 160 gekoppelt. Der Verbindungssubstratteil 13 kann einen ohmschen Kontakt zwischen der Elektrode 186 und der Metallschicht 160 bilden.
  • Die Metallschicht 160 kann jegliches Metall, jegliche Metallverbindung oder jegliche Metalllegierung aufweisen. Die Metallschicht 160 umfasst ein metallisches Element. Gemäß einem Ausführungsbeispiel umfasst die Metallschicht 160 nicht Polysilizium oder andere auf Silizium beruhende Materialien. Gemäß einem weiteren Ausführungsbeispiel umfasst die Metallschicht 160 Polysilizium oder andere auf Silizium beruhende Materialien. Im Zusammenhang mit der vorliegenden Erfindung bezieht sich der Ausdruck „ohmscher Kontakt“ zwischen der Elektrode 186 und der Metallschicht 160 auf einen Kontakt mit einem ungefähr konstanten Verhältnis von Spannung/Strom, das nicht von der Polarität der angelegten Spannung abhängt. Beispielsweise hängt der Widerstand des Verbindungssubstratteils nicht von der angelegten Spannung ab. Weiterhin wird der Widerstand des Verbindungsubstratteils 13 nicht beispielsweise durch Anlegen einer Steuerspannung gesteuert. Gemäß einem Ausführungsbeispiel ist jegliche Art eines Steuerelements zum Steuern des Widerstands des Verbindungssubstratteils 13 innerhalb des Verbindungssubstratteils 13 abwesend. Der Ausdruck „ohmscher Kontakt“ umfasst auch Kontakte mit einer Spannung/Strom-Kennlinie, die nicht streng linear ist, sondern kleinere Nicht-Linearitäten umfasst. Beispielsweise bildet der Verbindungssubstratteil 13 eine niederohmige Zwischenverbindung mit einem Widerstandswert von weniger als 1 Ohm. Der Verbindungssubstratteil 13 umfasst einen Teil des Halbleitersubstrats 10. Demgemäß hat der Verbindungssubstratteil 13 eine ähnliche Zusammensetzung wie das Halbleitersubstrat 10 und kann die gleiche kristalline Struktur wie dieses aufweisen. Beispielsweise kann der Verbindungssubstratteil 13 monokristallines Silizium umfassen. Beispielsweise kann der Verbindungssubstratteil 13 weiter dotiert sein und folglich eine höhere Dotierungskonzentration aufweisen oder mit Materialien dotiert sein, die von den Dotierungsmaterialien von weiteren Substratteilen verschieden sind.
  • Eine Isolierschicht 165 kann zwischen der ersten Hauptoberfläche 12 und der Metallschicht 160 gelegen sein. Die Halbleitervorrichtung 100 kann weiterhin ein leitendes Element 141, 142 aufweisen, das elektrisch den Verbindungssubstratteil 13 mit der Metallschicht 160 koppelt.
  • Wie in dem rechten Teil von 2B zwischen II und II' veranschaulicht ist, umfasst die Halbleitervorrichtung außerdem einen Transistor 14, der in dem Zellfeldteil 110 angeordnet ist. Der Transistor 14 umfasst einen Sourcebereich 181, einen Drainbereich 182, eine Gateelektrode 183 und einen Driftbereich 15. Der Sourcebereich 181 ist mit einer Sourceelektrode 170 mittels eines Sourcekontakts 171 verbunden. Der Drainbereich 182 ist mit einer Drainelektrode 185 verbunden. Der Sourcebereich 181 kann neben der oder angrenzend an die erste Hauptoberfläche 12 gelegen sein, und der Drainteil 182 kann neben der oder angrenzend an die zweite Hauptoberfläche 11 gelegen sein. Die Gateelektrode 183 ist in einem Trench vorgesehen, der in der ersten Hauptoberfläche 12 des Substrats 10 ausgebildet ist. Die Gateelektrode 183 ist von dem benachbarten Halbleitermaterial mittels einer Gatedielektrikumschicht 172 isoliert. Eine Feldelektrode 184 kann innerhalb des Gatetrenches angeordnet sein. Die Feldelektrode 184 kann elektrisch mit der Gateelektrode 173 gekoppelt oder von dieser isoliert sein. Wenn eine geeignete Spannung an die Gateelektrode 183 angelegt ist, wird ein leitender Kanal in dem Bodybereich 16 neben der Gateelektrode 183 gebildet, was zu einem Stromfluss von dem Sourceteil 181 zu dem Drainbereich 182 über den leitenden Kanal und den Driftbereich 15 führt.
  • Wie in den 2A und 2B veranschaulicht ist, bildet die Gateelektrode 183 einen Teil eines leitenden Materials, das in einem Zellfeldtrench 173 angeordnet ist, der sich in der zweiten Richtung erstreckt. Das leitende Material ist über Kontakte 161 mit dem leitenden Material 152 verbunden, das in den Gatekontakttrenches 151 in einem Querschnittabschnitt gelegen ist, der hinter dem gezeichneten Querschnittabschnitt liegt. Das leitende Material in den Gatekontakttrenches 151 ist mit dem Gateläufer 160 über Kontakte 161 verbunden. Der Gateläufer 160 ist über die Kontakte 141 mit dem leitenden Material 142 in den Substratkontakttrenches 122 mit dem Verbindungssubstratteil 13 verbunden.
  • Der Verbindungssubstratteil 13 ist gewöhnlich stark dotiert und hat so eine hohe Leitfähigkeit. Da der Verbindungssubtratteil 13 von den verbleibenden Substratteilen isoliert ist, ist lediglich der Verbindungssubstratteil 13 mit dem Gatepotential verbunden.
  • In dem in 2B gezeigten Ausführungsbeispiel ist der Verbindungssubstratteil 13 von den verbleibenden Substratteilen 10 mittels der Isolationstrenches 121 isoliert. Die Isolationstrenches 121 erstrecken sich von der ersten Hauptoberfläche 12 zur zweiten Hauptoberfläche 11 und können mit einem leitenden Material 132 gefüllt sein, das von dem benachbarten Substratteil mittels einer Isolierschicht 133 isoliert ist. In dem in 2B veranschaulichten Ausführungsbeispiel ist das leitende Material 132 über Kontakte 131 mit dem Gateläufer 160 verbunden. Weiterhin ist an der zweiten Hauptoberfläche 11 des Substrats 10 das leitende Material 132 mit der Elektrode 186 verbunden. In dem in 2B gezeigten Ausführungsbeispiel sind der Verbindungssubstratteil 13 und das leitende Material 132 der Isolationstrenches 121 elektrisch mit der Elektrode 186 gekoppelt, die auf einem Gatepotential gehalten ist. Demgemäß ist auch das leitende Material 132 in den Isolationstrenches auf Gatepotential gehalten.
  • Dennoch kann gemäß weiteren Ausführungsbeispielen das leitende Material 132 in den Isolationstrenches 121 auch auf einem verschiedenen Potential, beispielsweise Sourcepotential, gehalten sein.
  • In 2B sind die Sourcemetallisierung 170 und die Gatemetallisierung (Gateläufer) 160 angrenzend an die bzw. neben der ersten Hauptoberfläche 12 des Substrats 10 angeordnet. Weiterhin sind die Drainmetallisierung 185 und eine weitere Gatemetallisierung 186 auf der zweiten Hauptoberfläche 11 des Halbleitersubstrats 10 angeordnet. Die Gateelektrode 183 in dem Zellfeldteil 110 ist über die Zellfeldkontakttrenches 161 mit dem Gateläufer 160 verbunden und weiter über den Substratkontakttrench 122 und den Verbindungssubstratteil 13 an die Gatemetallisierung 186 angeschlossen.
  • Wie gezeigt ist, stellt die in 2B veranschaulichte Halbleitervorrichtung einen elektrischen Kontakt von der ersten Hauptoberfläche 12 zu der zweiten Hauptoberfläche 11 mittels eines Verbindungssubstratteils 13 her, der von den anderen Substratteilen isoliert ist. Der Kontakt über dem Halbleitersubstrat 10 ist auf beiden Seiten mit einer Metallschicht verbunden, wodurch ein elektrischer Widerstand reduziert wird. Beispielsweise können die Isolationstrenches 121 mit einem leitenden Material 132 gefüllt sein, wodurch eine gesteigerte mechanische Stabilität erzielt wird. Wie im Folgenden erläutert werden wird, werden zum Bilden der verschiedenen Trenches der Halbleitervorrichtung Standardprozesse verwendet, so dass das Herstellungsverfahren mittels normaler Prozessschritte ausgeführt werden kann, die zum Bilden einer Halbleitervorrichtung herangezogen werden.
  • Gemäß einem anderen Ausführungsbeispiel ist die Halbleitervorrichtung wenigstens teilweise in einem Halbleitersubstrat gebildet. Das Halbleitersubstrat umfasst eine erste und eine zweite Hauptfläche. Die erste Hauptoberfläche und die zweite Hauptoberfläche sind zueinander entgegengesetzt bzw. liegen einander gegenüber. Die Halbleitervorrichtung umfasst einen Zellfeldteil und ein Kontaktgebiet. Das Kontaktgebiet ist elektrisch mit dem Zellfeldteil gekoppelt, und der Zellfeldteil umfasst wenigstens einen Transistor. Das Kontaktgebiet umfasst einen Verbindungssubstratteil, der von anderen Substratteilen isoliert ist, wobei der Verbindungssubstratteil einen Teil des Halbleitersubstrats aufweist, eine Elektrode angrenzend an die bzw. benachbart zu der zweiten Hauptoberfläche und in Kontakt mit dem Verbindungssubstratteil, und eine Metallschicht, die über der ersten Hauptoberfläche gelegen ist, wobei weiterhin der Verbindungssubstratteil elektrisch mit der Metallschicht gekoppelt ist, um einen Kontakt zwischen der Elektrode und der Metallschicht zu bilden, eine Isolierschicht, die zwischen der ersten Hauptoberfläche und der Metallschicht gelegen ist und einen Trench, der in der ersten Hauptoberfläche ausgebildet ist, wobei schließlich der Trench mit einem leitenden Material gefüllt und der Verbindungsubstratteil elektrisch mit der Metallschicht über den Trench gekoppelt ist.
  • Die 3A bis 3D veranschaulichen ein Verfahren zum Herstellen von Komponenten der Halbleitervorrichtung. Die Schnittdarstellung von 2B ist genommen zwischen I und I' sowie zwischen II und III, wie dies in 2A gezeigt ist. Trenches 300 werden in die erste Hauptoberfläche 12 des Halbleitersubstrats 10 geätzt. Die Trenches 300 werden als Isolationstrenches der vervollständigten Halbleitervorrichtung wirken. Die Trenches 300 können bis zu einer Tiefe t von 50 µm geätzt werden und können eine Breite w von 3 µm haben. Wie klar zu verstehen ist, können verschiedene Abmessungen der Trenches 300 abhängig von den Prozessierungs- und Vorrichtungsanforderungen verwendet werden. Danach wird eine Isolierschicht 133 über der Oberfläche des Substrats 10 gebildet. Beispielsweise kann die Isolierschicht 133 eine Siliziumoxidschicht sein, die durch thermische Oxidation, aufgetragen durch ein LPCVD-Verfahren, gebildet ist, beispielsweise mittels TEOS (Tetraethylorthosilikat) als ein Startmaterial. Zum Beispiel kann die Siliziumoxidschicht 133 eine Dicke von etwa 500 nm haben. Danach wird ein leitendes Material 132 in die Trenches 300 gefüllt. Beispielsweise kann das leitende Material 132 Polysilizium sein. Sodann wird ein CMP-(chemisch-mechanischer Polier-)Schritt durchgeführt, um das zurückbleibende leitende Material 132 von der Hauptoberfläche des Substrats 10 zu entfernen. 3A zeigt ein Beispiel der sich ergebenden Struktur.
  • Sodann wird ein Ätzschritt durchgeführt, um die Polysiliziumfüllung 132 in den Trenches 300 einzusenken bzw. zu vertiefen. Beispielsweise können etwa 500 nm des leitenden Materials 132 entfernt werden, so dass die Dicke des geätzten Siliziums der Dicke der horizontalen Isolierschicht 133 über der Substratoberfläche 12 entspricht. Danach wird ein Ätzschritt vorgenommen, um die Siliziumoxidschicht 133 zu ätzen.
  • 3B zeigt ein Beispiel einer sich ergebenden Struktur. Wie dargestellt ist, sind die Trenches 300 in der ersten Hauptoberfläche 12 des Halbleitersubstrats 10 gelegen. Die Seitenwände der Trenches 300 sind mit einer Isolierschicht 133 bedeckt, und das Innere der Trenches 300 ist mit einem leitenden Material 132 gefüllt.
  • Danach werden weitere Trenches in der ersten Hauptoberfläche 12 des Halbleitersubstrates gebildet. Beispielsweise werden Substratkontakttrenches 122 in die erste Hauptoberfläche 12 des Halbleitersubstrats 10 geätzt. Weiterhin werden Gatekontakttrenches 151 geätzt, und Gatetrenches 173 werden in dem Zellfeldteil 110 geätzt. Gemäß einem Ausführungsbeispiel werden die Substratkontakttrenches 122 bis zu einer tieferen Tiefe als die Gatetrenches 173 geätzt. Zum Beispiel können die Substratkontakttrenches 122 geätzt werden, um einen hochdotierten Substratteil zu erreichen. Aufgrund des Kontaktes zu dem hochdotierten Substratteil kann der Kontaktwiderstand weiter reduziert werden.
  • Dann wird eine Isolierschicht 153, 172, 143, wie beispielsweise Siliziumoxid, über der sich ergebenden Oberfläche des Halbleitersubstrats 10 aufgetragen bzw. abgeschieden. Mittels einer lithographischen Maske wird ein anisotropes Abstandshalter- bzw. Spacer-Ätzen ausgeführt, um horizontale Teile der Siliziumoxidschicht 143 in dem Substratkontakttrench 122 zu entfernen. Als ein Ergebnis bleibt die Siliziumoxidschicht 143 an den Seitenwänden des Trenches 310 zurück, wohingegen keine Siliziumoxidschicht an der Bodenseite des Trenches 122 vorhanden ist.
  • Alternativ kann ein isotropes Ätzverfahren benutzt werden, so dass das Isoliermaterial auch von den Seitenwänden des Substrats 10 entfernt wird. Aufgrund der Verwendung der lithographischen Maske bleibt die Siliziumoxidschicht 143 in den Trenches 320, 330 und auf der zweiten Oberfläche 12 des Halbleitersubstrats 10 zurück. Optional kann ein Implantationsschritt vorgenommen werden, in dem Arsen oder Phosphorionen als Implantationsmaterial verwendet wird, und ein Glühschritt kann durchgeführt werden, um einen niederohmigen Kontakt zu dem Verbindungssubstratteil 13 zu erzielen. Danach wird ein leitendes Material, wie beispielsweise Polysilizium, in den Trenches 122, 320, 330 aufgetragen bzw. abgeschieden.
  • 3C zeigt eine Schnittdarstellung der sich ergebenden Struktur. Wie in 3C dargestellt ist, ist leitendes Material 142 in dem Substratkontakttrench 122 vorhanden, leitendes Material 154 ist in dem Gateverbindungstrench 320 gelegen, und leitendes Material 184 ist in dem Zellfeldtrench 330 gebildet.
  • Danach wird ein weiterer CMP-Schritt durchgeführt, um das sich ergebende Polysiliziummaterial von der Substratoberfläche zu entfernen. Dann werden Kontakte zu dem leitenden Material in den Trenches definiert. Beispielsweise werden Kontakte 131 zu dem leitenden Material 132 in den Isolationstrenches 121 gebildet. Weiterhin wird ein Kontakt 141 zu dem leitenden Material 142 in dem Substratkontakttrench 122 gebildet. Darüber hinaus wird ein Kontakt 161 zu dem leitenden Material in dem Gatekontakttrench 151 gebildet, wie dies üblich ist. Außerdem werden Gateelektroden in dem Gatetrench 330 gebildet, wie dies üblich ist. Dies kann beispielsweise durch Rückätzen des leitenden Materials und des in diesen Trenches vorhandenen isolierenden Materials, Auftragen einer weiteren Oxidschicht, um die Feldplatte 184 von der Gateelektrode 183 zu isolieren, und Auftragen eines weiteren leitenden Materials geschehen. Wie in 3D gezeigt ist, wird ein leitendes Material, wie beispielsweise Polysilizium 152, in dem Gatekontakttrench 151 gebildet. Außerdem wird eine Gateelektrode 183 in dem Zellfeldtrench 173 gebildet.
  • Sodann werden Metallisierungsschichten gebildet und gemustert, so dass ein Gateläufer 160 so angeordnet ist, dass er in Kontakt mit dem Substratverbindungsmaterial 142 und dem leitenden Material 132 in den Isolationstrenches 121 ist. Weiterhin wird der Gateläufer 160 mit dem Gatekontakttrench 151 verbunden.
  • Darüber hinaus wird eine Sourceelektrode 170 gebildet, um in Kontakt mit dem Sourcebereich 181 der Transistoren mittels des Sourcekontakts 171 zu sein. Außerdem können isolierende Schichten, wie beispielsweise eine Imidschicht 187 gebildet werden, um die Sourcemetallschicht 170 und den Gateläufer 160 voneinander zu isolieren. Weiterhin kann eine Leistungs-Cu-Schicht 188 gebildet werden, um in Kontakt mit dem Sourcemetall 170 zu sein, so dass eine Verbindung mit geringem Widerstand erzielt wird.
  • 3D zeigt ein Beispiel einer Schnittdarstellung der sich ergebenden Struktur.
  • Sodann werden Prozessschritte auf der Rückseite 11 des Halbleitersubstrats 10 durchgeführt. Beispielsweise kann die Oberseite 12 des Halbleitersubstrats 10 durch einen geeigneten Träger gelagert sein, und ein Schleifschritt kann durchgeführt werden, um den unteren Teil des Substratmaterials angrenzend an die zweite Hauptoberfläche 11 zu entfernen und die Isolationstrenches 300 zu öffnen. In einem nächsten Schritt wird ein CMP-Polierschritt vorgenommen, um Schäden, die durch Schleifen verursacht sein können, auszuheilen oder zu kompensieren. Der CMP-Polierschritt kann auch die Siliziumoxidschicht an dem Bodenteil der Trenches 300 entfernen. Sodann können Metallschichten auf der zweiten Hauptoberfläche 11 des Halbleitersubstrats 10 gebildet werden. Beispielsweise können Metallschichten, die AlTiCu, AuSn oder CuSn aufweisen, aufgetragen bzw. abgeschieden werden, und sie können photolithographisch gemustert werden. Sodann können Passivierungsschichten gebildet werden, um benachbarte Metalleile voneinander zu isolieren. 2B zeigt ein Beispiel einer sich ergebenden Struktur. Gemäß einem weiteren Ausführungsbeispiel kann eine Isolierschicht, wie beispielsweise eine Siliziumoxidschicht, auf der zweiten Hauptoberfläche 11 des Halbleitersubstrats 10 gebildet werden, was durch Bilden von Kontaktlöchern in der Isolierschicht und einer oder mehrerer Metallschichten gefolgt ist, um einen elektrischen Rückseitenkontakt zu erreichen bzw. zu vervollständigen.
  • 4 zeigt ein weiteres Ausführungsbeispiel, gemäß welchem alle Trenches 300, 310, 320, 330 geätzt sind, bevor die Isolierschicht 172 und die leitende Schicht 132, 154, 142 und 184 in den jeweiligen Trenches aufgetragen wird. Gemäß diesem Ausführungsbeispiel wird zuerst eine Oxidschicht aufgetragen, wobei die Oxidschicht eine Dicke von ungefähr 75 bis 120 nm hat. Dann wird ein lithographischer Schritt durchgeführt, um das isolierende Material von dem Substratkontakttrench 310 zu entfernen. Gemäß dem in 4 gezeigten Ausführungsbeispiel kann die isolierende Schicht von den Seitenwänden und dem Boden des Trenches 310 entfernt werden. Alternativ kann die isolierende bzw. Isolierschicht lediglich von dem Boden des Trenches 310 entfernt werden. Danach wird ein leitendes Material in alle Trenches 300, 310, 320, 330 gefüllt. Beispielsweise kann die Siliziumschicht eine Dicke von ungefähr 1,5 µm haben. Im Folgenden wird ein CMP-Schritt durchgeführt, um die horizontalen Teile der Polysiliziumschicht zu entfernen. Danach werden weitere Schritte, wie diese anhand der 3D beschrieben sind, vorgenommen. Keine Siliziumschicht ist auf den Seitenwänden des Substratkontakttrenches 310 vorhanden. Als ein Ergebnis ist der Widerstand von dem leitenden Material 142 zu dem Verbindungssubstratteil 13 weiter reduziert.
  • Die 5A bis 5C zeigen ein weiteres Ausführungsbeispiel der vorliegenden Anmeldung, gemäß welchem das leitende Material in den Isolationstrenches mit der Sourceelektrode verbunden ist, und damit sind die Isolationstrenches auf einem Sourcepotential gehalten. In 5A ist der rechte Teil der Zeichnung, der das Zellgebiet 510 zeigt, sehr ähnlich zu den Komponenten des rechten Teiles von 2A. Dennoch sind auf dem linken Teil von 5A Metallplatten 560, 575 in einer Weise gemustert, die von der Metallplatte verschieden ist, welche den Gateläufer 160 in 2A in dem linken Teil bildet. Das heißt, die Metallplatte über dem Kontaktgebiet 520 ist so gemustert, dass das leitende Material 542 (in den 5B und 5C gezeigt) in dem Substratkontakttrench 554 mittels Kontakten 555 mit dem Gateläufer 560 verbunden ist. Darüber hinaus besteht kein elektrischer Kontakt zwischen dem leitenden Material 532 in den Isolationstrenches und dem Gateläufer. Das leitende Material 532 in den Isolationstrenches ist in Kontakt mit der Sourcekontaktplatte 575, die sich in der zweiten Richtung erstreckt. Die Sourcekontaktplatte 575 ist mit dem Sourcemetall 570 gekoppelt, das in dem Zellfeldteil 510 vorhanden ist. Das leitende Material 565, das in Kontakt mit dem Gateläufer 560 ist, kontaktiert die Substratkontakttrenches 554 mittels Kontakten 555 und die Gatekontakttrenches 552 mittels der Kontakte 551.
  • Die 5B und 5C veranschaulichen Schnittdarstellungen des in 5A gezeigten Ausführungsbeispiels. Die Schnittdarstellung von 5B ist zwischen III und III' und zwischen IV und IV' genommen, wie dies in 5A gezeigt ist. Die Schnittdarstellung von 5C ist zwischen V und V' und zwischen IV und IV' genommen, wie dies in 5A gezeigt ist. In den 5B und 5C veranschaulichen die Komponenten bzw. Bauteile mit den gleichen Bezugszeichen, wie diese in den 2 bis 4 gezeigt sind, die gleichen Komponenten bzw. Bauteile.
  • 5B zeigt einen Schnitt, in welchem das leitende Material 565 in Kontakt mit dem Verbindungssubstratteil 13 über den Substratkontakttrench 554 ist. Außerdem ist das leitende Material 565 mit dem Gatekontakttrench 552 gekoppelt.
  • 5C zeigt einen Schnitt, in welchem das leitende Material 532 in dem Isolationstrench 521 mit der Sourcekontaktplatte 575 gekoppelt ist. Die Sourcekontaktplatte 575 ist mit dem Sourcemetall 570 gekoppelt, das in dem Zellfeldteil 510 vorhanden ist. Wie in 5A gezeigt ist, haben die Isolationstrenches 521 eine „U“-Gestalt, so dass der Isolationstrench 121, der auf der rechten Seite des Verbindungssubstratteils 13 gelegen ist, und der Isolationstrench 121, der auf der linken Seite des Verbindungssubstratteils 13 gelegen ist, elektrisch gekoppelt sind.
  • 6 veranschaulicht ein Verfahren zum Herstellen einer Halbleitervorrichtung wenigstens teilweise in einem Halbleitersubstrat. Das Halbleitersubstrat umfasst eine erste und eine zweite Hauptoberfläche, wobei die erste und die zweite Hauptoberfläche zueinander entgegengesetzt sind bzw. einander gegenüberliegen. Wie veranschaulicht ist, umfasst das Verfahren ein Isolieren eines Teiles des Halbleitersubstrats von anderen Substratteilen, um einen Verbindungssubstratteil zu bilden (S101), ein Bilden einer Elektrode angrenzend an die zweite Hauptoberfläche, um in Kontakt mit dem Verbindungssubstratteil zu sein (S102), ein Bilden einer Metallschicht über der ersten Hauptoberfläche (S103) und ein elektrisches Koppeln des Verbindungssubstratteils mit der Metallschicht (S104), um dadurch einen ohmschen Kontakt zwischen der Elektrode und der Metallschicht zu bilden.
  • In den Ausführungsbeispielen der 3 und 4 wurde eine Zwischenverbindung zu einem Transistor beschrieben. Dennoch kann diese Zwischenverbindung auch auf weitere Anwendungen, wie beispielsweise Sensoranwendungen, die in einem derartigen Zwischenverbindungsschema kontaktiert sind, angewandt werden. Demgemäß kann die Halbleitervorrichtung außerdem einen Sensor aufweisen, der neben der oder angrenzend an die erste Hauptoberfläche 12 angeordnet ist. In diesem Fall kann das Sensorsignal zu der zweiten Hauptoberfläche 11 über Elemente des oben beschriebenen Substrats gespeist sein.
  • Weitere Ausführungsbeispiele können jegliche Unterkombination von Merkmalen, die in den Patentansprüchen angegeben sind, oder jegliche Unterkombination von Elementen, die in den oben gegebenen Beispielen erläutert sind, umfassen.

Claims (25)

  1. Halbleitervorrichtung, die wenigstens teilweise in einem Halbleitersubstrat gebildet ist, das eine erste Hauptoberfläche (12) und eine zweite Hauptoberfläche (11) aufweist, wobei die erste und die zweite Hauptoberfläche (12 bzw. 11) zueinander entgegengesetzt sind und die Halbleitervorrichtung einen Zellfeldteil (110) und ein Kontaktgebiet (120) aufweist, das elektrisch mit dem Zellfeldteil (110) gekoppelt ist, wobei der Zellfeldteil (110) wenigstens einen Transistor (14) umfasst und wobei das Kontaktgebiet (120) umfasst: einen Verbindungssubstratteil (13), der von anderen Substratteilen isoliert ist und einen Teil des Halbleitersubstrats (10) umfasst, wobei der Verbindungssubstratteil (13) nicht elektrisch mit einer Komponente des Zellfeldteiles (110) mittels eines leitenden Materials, das zwischen der ersten und der zweiten Hauptoberfläche (12 bzw. 11) gelegen ist, verbunden ist, eine Elektrode (186) benachbart zu der zweiten Hauptoberfläche (11) und in Kontakt mit dem Verbindungssubstratteil (13), und eine Metallschicht (160), die über der ersten Hauptoberfläche (12) angeordnet ist, wobei der Verbindungssubstratteil (13) elektrisch mit der Metallschicht (160) verbunden ist, und ein Kontakt zwischen der Elektrode (186) und der Metallschicht (160) gebildet wird.
  2. Halbleitervorrichtung nach Anspruch 1, weiterhin umfassend eine Isolierschicht (165), die zwischen der ersten Hauptoberfläche (12) und der Metallschicht (160) gelegen ist, und ein leitendes Element (141, 142), wobei der Verbindungssubstratteil (13) mit der Metallschicht (160) über das leitende Element (141, 142) verbunden ist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, bei der der Transistor (14) des Zellfeldteiles (110) einen Sourcebereich (181), einen Drainbereich (182) und eine Gateelektrode (183) aufweist.
  4. Halbleitervorrichtung nach Anspruch 3, bei der die Gateelektrode (183) in einem Trench (173) angeordnet ist, der in der ersten Hauptoberfläche (12) des Halbleitersubstrats (10) ausgebildet ist, wobei die Gateelektrode (183) mit der Metallschicht (160) über die erste Hauptoberfläche (12) elektrisch gekoppelt ist.
  5. Halbleitervorrichtung nach Anspruch 3 oder 4, bei der der Sourcebereich (181) benachbart zu der ersten Hauptoberfläche (12) und der Drainbereich (182) benachbart zu der zweiten Hauptoberfläche (11) gelegen ist, wobei die Halbleitervorrichtung außerdem eine Sourceelektrode (171) umfasst, die durch eine Metallschicht gebildet ist, welche über der ersten Hauptoberfläche (12) angeordnet ist, wobei die Sourceelektrode (171) elektrisch mit dem Sourcebereich (181) gekoppelt ist.
  6. Halbleitervorrichtung nach einem der Ansprüche 3 bis 5, weiterhin umfassend eine Drainelektrode (185), die durch eine Metallschicht gebildet ist, welche über der zweiten Hauptoberfläche (11) angeordnet ist, wobei die Drainelektrode (185) elektrisch mit dem Drainbereich (182) gekoppelt ist.
  7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, weiterhin umfassend Isolationstrenches (121), die sich von der ersten Hauptoberfläche (12) zu der zweiten Hauptoberfläche (11) erstrecken, wobei der Verbindungssubstratteil (13) von anderen Substratteilen durch die Isolationstrenches (121) isoliert ist.
  8. Halbleitervorrichtung nach Anspruch 7, bei der die Isolationstrenches (121) mit einem leitenden Material (132) gefüllt sind, das von dem Halbleitersubstrat (10) isoliert ist.
  9. Halbleitervorrichtung nach Anspruch 7 oder 8, bei der der Transistor (14) des Zellfeldteiles (110) einen Sourcebereich (181), einen Drainbereich (182) und eine Gateelektrode (183) aufweist, und bei der das leitende Material (132) innerhalb der Isolationstrenches (121) elektrisch mit der Gateelektrode (183) gekoppelt ist.
  10. Halbleitervorrichtung nach einem der Ansprüche 7 oder 8, bei der der Transistor (14) in dem Zellfeldteil (110) einen Sourcebereich (181), einen Drainbereich (182) und eine Gateelektrode (183) aufweist und bei der das leitende Material (132) in den Isolationstrenches (121) elektrisch mit dem Sourcebereich (181) gekoppelt ist.
  11. Halbleitervorrichtung nach einem der Ansprüche 1 bis 10, weiterhin umfassend einen Sensor, der benachbart zu der ersten Hauptoberfläche (12) bzw. angrenzend an diese angeordnet und mit der Metallschicht (160) verbunden ist.
  12. Halbleitervorrichtung nach Anspruch 2, bei der das leitende Element (141, 142) einen Trench (122) aufweist, der in der ersten Hauptoberfläche (12) ausgebildet und mit einem leitenden Material (142) gefüllt ist.
  13. Halbleitervorrichtung nach Anspruch 12, weiterhin umfassend einen dotierten Substratteil angrenzend an die zweite Hauptoberfläche (11), wobei sich der Trench (122) zu dem dotierten Substratteil erstreckt.
  14. Halbleitervorrichtung nach Anspruch 4, bei der die Gateelektrode (183) elektrisch mit der Metallschicht (160) über der ersten Hauptoberfläche (12) mittels eines Gatekontakttrenches (151) gekoppelt ist.
  15. Halbleitervorrichtung, die wenigstens teilweise in einem Halbleitersubstrat (10) ausgebildet ist, das eine erste Hauptoberfläche (12) und eine zweite Hauptoberfläche (11) aufweist, wobei die erste und die zweite Hauptoberfläche (12 bzw. 11) einander gegenüberliegen und die Halbleitervorrichtung einen Zellfeldteil (110) und ein Kontaktgebiet (120) aufweist, das elektrisch mit dem Zellfeldteil (110) gekoppelt ist, wobei der Zellfeldteil (110) wenigstens einen Transistor (14) aufweist und das Kontaktgebiet (120) umfasst: einen Verbindungssubstratteil (13), der von anderen Substratteilen isoliert ist und einen Teil des Halbleitersubstrats (10) umfasst, eine Elektrode (186) angrenzend an die zweite Hauptoberfläche (11) und in Kontakt mit dem Verbindungssubstratteil (13) , eine Metallschicht (160), die über der ersten Hauptoberfläche (12) angeordnet ist, wobei der Verbindungssubstratteil (13) elektrisch mit der Metallschicht (160) verbunden ist, wobei ein Kontakt zwischen der Elektrode (186) und der Metallschicht (160) gebildet wird, eine Isolierschicht (165), die zwischen der ersten Hauptoberfläche (12) und der Metallschicht (160) angeordnet ist, und einen Trench (122) in der ersten Hauptoberfläche (12), der mit einem leitenden Material (142) gefüllt ist, wobei der Verbindungssubstratteil (13) über den Trench (122) mit der Metallschicht (160) elektrisch verbunden ist.
  16. Halbleitervorrichtung nach Anspruch 15, weiterhin umfassend einen dotierten Substratteil angrenzend an die zweite Hauptoberfläche (11), wobei sich der Trench (122) zu dem dotierten Substratteil erstreckt.
  17. Verfahren zum Herstellen einer Halbleitervorrichtung wenigstens teilweise in einem Halbleitersubstrat (10), das eine erste Hauptoberfläche (12) und eine zweite Hauptoberfläche (11) aufweist, wobei die erste und die zweite Hauptoberfläche (12 bzw. 11) einander gegenüberliegen, wobei das Verfahren umfasst: Bilden eines Zellfeldteiles (110) und eines Kontaktgebiets (120), das elektrisch mit dem Zellfeldteil (110) gekoppelt ist, und Bilden des Zellfeldteiles (110) durch wenigstens Bilden eines Transistors (14), wobei das Verfahren außerdem umfasst: Isolieren eines Teiles des Halbleitersubstrats (10) von anderen Substratteilen, wobei ein Verbindungssubstratteil (13) gebildet wird, Bilden einer Elektrode (186) angrenzend an die zweite Hauptoberfläche (11), sodass diese in Kontakt mit dem Verbindungssubstratteil (13) ist, Bilden einer Isolierschicht (165) über der ersten Hauptoberfläche (12), Bilden einer Metallschicht (160) über der Isolierschicht (165), Bilden eines Trenches (122) in der ersten Hauptoberfläche (12) und Füllen des Trenches (122) mit einem leitenden Material (142) und elektrisches Verbinden des Verbindungssubstratteils (13) mit der Metallschicht (160) mittels des Trenches (122).
  18. Verfahren nach Anspruch 17, weiterhin umfassend Bilden einer Isolierschicht (165) zwischen der ersten Hauptoberfläche (12) und der Metallschicht (160) und Bilden eines leitenden Elements (141, 142), wobei der Verbindungssubstratteil (13) elektrisch mit der Metallschicht (160) über das leitende Element (141, 142) gekoppelt ist.
  19. Verfahren nach Anspruch 17 oder 18, weiterhin umfassend Bilden von Isolationstrenches (121), die sich von der ersten Hauptoberfläche (12) zu der zweiten Hauptoberfläche (11) erstrecken, wobei der Verbindungssubstratteil (13) von anderen Substratteilen durch die Isolationstrenches (121) isoliert ist.
  20. Verfahren nach Anspruch 19, weiterhin umfassend Füllen der Isolationstrenches (121) mit einem leitenden Material (132), das von dem Halbleitersubstrat (10) isoliert ist.
  21. Verfahren nach einem der Ansprüche 17 bis 20, weiterhin umfassend Bilden eines Transistors (14) mit einem Sourcebereich (181), einem Drainbereich (182) und einer Gateelektrode (183) .
  22. Verfahren nach Anspruch 21, bei dem das Bilden der Gateelektrode umfasst: Bilden eines Trenches (173) in der ersten Hauptoberfläche (12) des Halbleitersubstrats (10) und elektrisches Koppeln der Gateelektrode (183) mit der Metallschicht (160) über die erste Hauptoberfläche (12).
  23. Verfahren nach Anspruch 18, bei dem das Bilden des leitenden Elements ein Bilden eines Trenches in der ersten Hauptoberfläche (12) und ein Füllen des Trenches (122) mit einem leitenden Material (142) umfasst.
  24. Verfahren nach Anspruch 19, weiterhin umfassend ein Bilden eines Zellfeldgatekontakttrenches (151) und ein elektrisches Koppeln der Gateelektrode (183) mit der Metallschicht (160) über den Zellfeldgatekontakttrench (151).
  25. Verfahren nach Anspruch 23, weiterhin umfassend ein Bilden eines Transistors (14) einschließlich Bilden eines Sourcebereiches (181), eines Drainbereiches (182) und einer Gateelektrode (183) in einem Gatetrench (173) in der ersten Hauptoberfläche (12), weiterhin umfassend ein Bilden eines Zellfeldgatekontakttrenches (151) und ein elektrisches Koppeln der Gateelektrode (183) mit der Metallschicht (160) über den Zellfeldgatekontakttrench (151), wobei das Bilden des Zellfeldgatekontakttrenches (151), das Bilden des Trenches in der ersten Hauptoberfläche (12) und das Bilden des Gatetrenches durch gemeinsame Prozesse durchgeführt werden.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9142655B2 (en) * 2013-03-12 2015-09-22 Infineon Technologies Ag Semiconductor device
US9224854B2 (en) * 2013-10-03 2015-12-29 Texas Instruments Incorporated Trench gate trench field plate vertical MOSFET
DE102015105005B4 (de) * 2015-03-31 2021-09-23 Infineon Technologies Ag Halbleitervorrichtung mit hilfstrenchstrukturen, herstellungsverfahren hierfür und integrierte schaltung
US9799659B2 (en) 2015-04-20 2017-10-24 SK Hynix Inc. Semiconductor device having air gap, a method for manufacturing the same, a memory cell having the same and an electronic device having the same
US10109634B2 (en) * 2015-04-20 2018-10-23 SK Hynix Inc. Semiconductor device having air gap and method for manufacturing the same, memory cell having the same and electronic device having the same
KR20160124581A (ko) 2015-04-20 2016-10-28 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
US9397049B1 (en) 2015-08-10 2016-07-19 International Business Machines Corporation Gate tie-down enablement with inner spacer
DE102015122938B4 (de) * 2015-12-30 2021-11-11 Infineon Technologies Austria Ag Transistor mit feldelektrode und verfahren zu dessen herstellung
DE102016108943B4 (de) 2016-05-13 2019-03-07 Infineon Technologies Austria Ag Verfahren zum Bilden von Halbleiterbauelementen, Halbleiterbauelemente und Leistungshalbleiterbauelemente
CN105914149B (zh) * 2016-06-24 2019-01-04 上海华虹宏力半导体制造有限公司 沟槽栅超结功率器件的制造方法
DE102016113124B4 (de) * 2016-07-15 2021-04-29 Infineon Technologies Ag Halbleitervorrichtung mit einer Gateelektrode in einem Gategraben und Verfahren zum Herstellen der Halbleitervorrichtung
DE102018116332B4 (de) * 2018-07-05 2022-02-24 Infineon Technologies Ag Leistungshalbleitervorrichtung
CN110676306B (zh) * 2019-09-29 2022-11-25 江苏芯长征微电子集团股份有限公司 低emi深沟槽隔离平面功率半导体器件及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19606105A1 (de) 1995-02-21 1996-08-22 Fuji Electric Co Ltd Back-Source-MOSFET
US20070228496A1 (en) 2004-09-03 2007-10-04 Koninklijke Philips Electronics N.V. Vertical Semiconductor Devices and Methods of Manufacturing Such Devices
US20090127624A1 (en) 2007-11-20 2009-05-21 Denso Corporation Semiconductor device having soi substrate and method for manufacturing the same
US20100044788A1 (en) 2008-08-19 2010-02-25 Infineon Technologies Austria Ag Semiconductor device with a charge carrier compensation structure and process
US20120225540A1 (en) 2011-03-01 2012-09-06 Hans-Joachim Schulze Method for fabricating a porous semiconductor body region

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3908572B2 (ja) * 2002-03-18 2007-04-25 株式会社東芝 半導体素子
DE10338696A1 (de) 2003-08-22 2005-03-17 Siemens Ag Verfahren zur Erzeugung und Wiedergabe einer Mediendatei
US7952141B2 (en) * 2009-07-24 2011-05-31 Fairchild Semiconductor Corporation Shield contacts in a shielded gate MOSFET
US8519473B2 (en) 2010-07-14 2013-08-27 Infineon Technologies Ag Vertical transistor component
US9142665B2 (en) 2010-12-10 2015-09-22 Infineon Technologies Austria Ag Semiconductor component with a semiconductor via
US9396997B2 (en) 2010-12-10 2016-07-19 Infineon Technologies Ag Method for producing a semiconductor component with insulated semiconductor mesas
US10032878B2 (en) 2011-09-23 2018-07-24 Infineon Technologies Ag Semiconductor device with a semiconductor via and laterally connected electrode
US8546953B2 (en) * 2011-12-13 2013-10-01 Taiwan Semiconductor Manufacturing Co., Ltd. Through silicon via (TSV) isolation structures for noise reduction in 3D integrated circuit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19606105A1 (de) 1995-02-21 1996-08-22 Fuji Electric Co Ltd Back-Source-MOSFET
US20070228496A1 (en) 2004-09-03 2007-10-04 Koninklijke Philips Electronics N.V. Vertical Semiconductor Devices and Methods of Manufacturing Such Devices
US20090127624A1 (en) 2007-11-20 2009-05-21 Denso Corporation Semiconductor device having soi substrate and method for manufacturing the same
US20100044788A1 (en) 2008-08-19 2010-02-25 Infineon Technologies Austria Ag Semiconductor device with a charge carrier compensation structure and process
US20120225540A1 (en) 2011-03-01 2012-09-06 Hans-Joachim Schulze Method for fabricating a porous semiconductor body region

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Publication number Publication date
US20160093529A1 (en) 2016-03-31
US9852945B2 (en) 2017-12-26
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US9231100B2 (en) 2016-01-05

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