DE102014108821A1 - Verfahren zum Herstellen einer Halbleitervorrichtung mit vergrabenen Gateelektrodenstrukturen und Halbleitervorrichtung - Google Patents

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Rolf Weis
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Abstract

Ein Verfahren zum Herstellen einer Halbleitervorrichtung (500a) umfasst ein Einbringen wenigstens eines ersten und eines zweiten Trenchmusters (410, 420) von einer ersten Oberfläche (101) in ein Halbleitersubstrat (100a). Ein Arrayisolationsbereich (490), der einen Teil des Halbleitersubstrates (100a) umfasst, trennt die ersten und zweiten Trenchmuster (410, 420). Wenigstens das erste Trenchmuster (410) umfasst Arraytrenches (411) und einen Kontakttrench (413), der strukturell mit den Arraytrenches (411) verbunden ist. Eine vergrabene Gateelektrodenstruktur ist in einem unteren Abschnitt der ersten und zweiten Trenchmuster (410, 420) in einem Abstand zu der ersten Oberfläche (101) vorgesehen. Ein Verbindungsstöpsel ist zwischen der ersten Oberfläche (101) und der Gateelektrodenstruktur in dem Kontakttrench (413) angeordnet. Gateelektroden von Halbleiterschaltvorrichtungen, die in den gleichen Halbleiterteil integriert sind, können zuverlässig getrennt werden, und interne Gateelektroden können wirksam in einer kosteneffektiven Weise verbunden werden.

Description

  • HINTERGRUND
  • Leistungshalbleitervorrichtungen, wie MOSFETs (Metall-Oxid-Halbleiter-Feldeffekttransistoren) sind ausgelegt, um eine hohe Durchbruchspannung in einem Blockier- oder Sperrmodus auszuhalten und einen niedrigen Einschaltwiderstand in einem leitenden Modus vorzusehen. Leistungshalbleitervorrichtungen umfassen daher gewöhnlich einen Driftbereich zwischen einem spannungsgesteuerten Body/Kanalbereich und einem Drainbereich. Ein Vergrößern der Länge der Driftzone erhöht die Spannungssperrfähigkeit, steigert jedoch gleichzeitig den Einschaltwiderstand. Eine Leistungshalbleitervorrichtung kann zwei oder mehr Transistoren integrieren, die in Reihe, parallel oder in anderen Konfigurationen in dem gleichen Halbleiterchip bzw. der gleichen Halbleiterdie ausgeführt sind, um spezifische Funktionen auszuführen und/oder spezifische Vorrichtungseigenschaften zu erhalten. Es ist wünschenswert, zuverlässige Halbleitervorrichtungen und Verfahren vorzusehen, die einen einfachen und kosteneffektiven Herstellungsprozess vorsehen.
  • Es ist daher Aufgabe der vorliegenden Erfindung, ein Verfahren zum Herstellen einer Halbleitervorrichtung und eine Halbleitervorrichtung anzugeben, welche jeweils den obigen Forderungen genügen.
  • Diese Aufgabe wird erfindungsgemäß durch ein Verfahren mit den Merkmalen des Patentanspruches 1 und durch eine Halbleitervorrichtung mit den Merkmalen des Patentanspruches 12 bzw. 19 gelöst. Vorteilhafte Weiterbildungen ergeben sich aus den Unteransprüchen.
  • ZUSAMMENFASSUNG
  • Gemäß einem Ausführungsbeispiel umfasst ein Verfahren zum Herstellen einer Halbleitervorrichtung ein Einführen von wenigstens einem ersten und einem zweiten Trench- bzw. Grabenmuster von einer ersten Hauptoberfläche in ein Halbleitersubstrat. Ein Anordnungs- bzw. Arrayisolationsbereich, der einen Teil des Halbleitersubstrates umfasst, trennt die ersten und zweiten Trenchmuster. Wenigstens das erste Trenchmuster umfasst Anordnungs- bzw. Arraytrenches und einen Kontakttrench, der strukturell mit den Arraytrenches verbunden ist. Eine vergrabene Gateelektrodenstruktur ist in einem unteren Abschnitt der ersten und zweiten Trenchmuster in einem Abstand zu der ersten Oberfläche vorgesehen. Ein Verbindungsstöpsel bzw. -plug ist zwischen der ersten Oberfläche und der Gateelektrodenstruktur in dem Kontakttrench angeordnet.
  • Gemäß einem anderen Ausführungsbeispiel umfasst eine Halbleitervorrichtung eine erste und eine zweite Gateelektrodenstruktur, vergraben in einem Halbleiterteil. Die erste Gateelektrodenstruktur umfasst Array- oder Anordnungsstreifen, die innerhalb eines ersten Zellarrays der Transistorzellen angeordnet sind, und einen Kontaktstreifen außerhalb des ersten Zellarrays. Der Kontaktstreifen ist strukturell mit den Arraystreifen verbunden. Die zweite Gateelektrodenstruktur umfasst Arraystreifen innerhalb eines zweiten Zellarrays von Transistorzellen. Ein Arrayisolationsbereich des Halbleiterteiles trennt die ersten und zweiten Gateelektrodenstrukturen. Ein Verbindungsstöpsel erstreckt sich zwischen einer ersten Oberfläche des Halbleiterteiles und dem Kontaktstreifen der ersten Gateelektrodenstruktur.
  • Ein weiteres Ausführungsbeispiel bezieht sich auf eine Leistungshalbleitervorrichtung mit einer aktiven Driftzone. Die Leistungshalbleitervorrichtung umfasst eine erste und eine zweite Gateelektrodenstruktur, die in einem Halbleiterteil vergraben sind. Die erste Gateelektrodenstruktur umfasst Arraystreifen innerhalb eines ersten Zellarrays von Transistorzellen und einen Kontaktstreifen außerhalb des ersten Zellarrays. Der Kontaktstreifen ist strukturell mit den Arraystreifen verbunden. Die zweite Gateelektrodenstruktur umfasst Arraystreifen innerhalb eines zweiten Zellarrays von Transistorzellen. Ein Arrayisolationsbereich des Halbleiterteiles trennt die ersten und zweiten Gateelektrodenstrukturen. Ein Verbindungsstöpsel erstreckt sich zwischen einer ersten Oberfläche des Halbleiterteiles und dem Kontaktstreifen. Eine Verbindungsverdrahtung grenzt direkt an die aktiven Halbleitergebiete der Transistorzellen in dem zweiten Zellarray und an den Verbindungsstöpsel an.
  • Der Fachmann wird zusätzliche Merkmale und Vorteile nach Lesen der folgenden Detailbeschreibung und Betrachten der begleitenden Zeichnungen erkennen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die begleitenden Zeichnungen sind beigeschlossen, um ein weiteres Verständnis der Erfindung vorzusehen, und sie beinhalten die Erfindung und bilden einen Teil von dieser. Die Zeichnungen veranschaulichen die Ausführungsbeispiele der vorliegenden Erfindung und dienen zusammen mit der Beschreibung zum Erläutern von Prinzipien der Erfindung. Andere Ausführungsbeispiele und beabsichtigte Vorteile werden sofort gewürdigt, da die unter Hinweis auf die folgende Detailbeschreibung besser verstanden werden.
  • 1A ist eine perspektivische Darstellung eines Teiles eines Halbleitersubstrates zum Veranschaulichen eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel, das sich auf verschiedene Trenchbreiten zum Vorsehen einer selbstjustierten bzw. selbstausgerichteten Gateverbindung bezieht, nach Einführen von Trenchmustern in das Halbleitersubstrat.
  • 1B ist eine schematische Schnittdarstellung des Halbleitersubstratteiles von 1A längs einer Linie A-B-C nach Aussparen eines Gatematerials, das in die Trenchmuster aufgetragen bzw. abgeschieden ist.
  • 1C ist eine schematische Schnittdarstellung des Halbleitersubstratteiles von 1A längs einer Linie A-B-C nach Auftragen bzw. Abscheiden eines dielektrischen Füllmaterials.
  • 1D ist eine schematische Schnittdarstellung des Halbleitersubstratteiles von 1C nach Planarisieren eines aufgetragenen bzw. abgeschiedenen weiteren leitenden Materials, das einen Verbindungsstöpsel bildet.
  • 1E ist eine schematische perspektivische Darstellung des Halbleitersubstratteiles von 1D nach Vorsehen von Trennungsstrukturen und einer Verbindungsverdrahtung.
  • 2A ist ein schematisches Schaltungsdiagramm einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel, das einen Anreicherungstyp-IGFET (Feldeffekttransistor mit isoliertem Gate) und einen Verarmungstyp-IGFET integriert.
  • 2B ist eine schematische Draufsicht eines Teiles der Halbleitervorrichtung von 2A.
  • 2C ist eine schematische Schnittdarstellung der Halbleitervorrichtung von 2B längs einer Linie A-B-C.
  • 3A ist eine schematische Schnittdarstellung eines Teiles eines Halbleitersubstrates zum Veranschaulichen eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einem Ausführungsbeispiel, das sich auf eine Aussparungsmaske bezieht, um eine selbstausgerichtete bzw. selbstjustierte Gateverbindung vorzusehen, nach Vorsehen der Aussparungsmaske.
  • 3B ist eine schematische Schnittdarstellung des Halbleitersubstratteiles von 3A nach Aussparen freiliegender Teile des Gatematerials und Vorsehen von Füllstrukturen.
  • 3C ist eine Teilschnittdarstellung des Halbleitersubstratteiles von 3B in einer Ebene parallel zu der Schnittebene von 3B.
  • 4 ist eine Schnittdarstellung eines Teiles einer Halbleitervorrichtung, die gemäß dem Verfahren von den 3A bis 3C hergestellt ist.
  • 5A ist ein Schaltungsdiagramm eines ADZFET (Feldeffekttransistor mit aktiver Driftzone).
  • 5B ist eine Draufsicht einer Verdrahtungsebene des ADZFET von 5A gemäß einem weiteren Ausführungsbeispiel der Erfindung.
  • DETAILBESCHREIBUNG
  • In der folgenden Detailbeschreibung wird Bezug genommen auf die begleitenden Zeichnungen, die einen Teil der Offenbarung bilden und in denen für Veranschaulichungszwecke spezifische Ausführungsbeispiele gezeigt sind, in denen die Erfindung ausgeführt werden kann. Es ist zu verstehen, dass andere Ausführungsbeispiele verwendet und strukturelle oder logische Änderungen gemacht werden können, ohne von dem Bereich der vorliegenden Erfindung abzuweichen. Beispielsweise können Merkmale, die für ein Ausführungsbeispiel dargestellt oder beschrieben sind, bei oder im Zusammenhang mit anderen Ausführungsbeispielen verwendet werden, um zu noch einem weiteren Ausführungsbeispiel zu gelangen. Es ist beabsichtigt, dass die vorliegende Erfindung derartige Modifikationen und Veränderungen einschließt. Die Beispiele sind mittels einer spezifische Sprache beschrieben, die nicht als den Bereich der beigefügten Patentansprüche begrenzend aufgefasst werden sollte. Die Zeichnungen sind nicht maßstabsgetreu und dienen lediglich für Veranschaulichungszwecke. Zur Klarheit sind die gleichen oder ähnlichen Elemente mit entsprechenden Bezugszeichen in den verschiedenen Zeichnungen versehen, falls nicht etwas anderes festgestellt wird.
  • Die Begriffe ”haben”, ”enthalten”, ”umfassen”, ”aufweisen” und ähnliche Begriffe sind offene Begriffe und geben das Vorhandensein der festgestellten Strukturen, Elemente oder Merkmale an, sollen jedoch das Vorhandensein von zusätzlichen Elementen oder Merkmalen nicht ausschließen. Die unbestimmten Artikel und die bestimmten Artikel umfassen sowohl den Plural als auch den Singular, falls sich aus dem Zusammenhang nicht klar etwas anderes ergibt.
  • Der Begriff ”elektrisch verbunden” beschreibt eine permanent niederohmige Verbindung zwischen elektrisch verbundenen Elementen, beispielsweise einen direkten Kontakt zwischen den betreffenden Elementen oder eine niederohmige Verbindung über ein Metall und/oder einen hochdotierten Halbleiter. Der Begriff ”elektrisch gekoppelt” umfasst, dass ein oder mehrere dazwischen liegende(s) Element(e), das bzw. die für eine Signalübertragung geeignet sind, zwischen den elektrisch gekoppelten Elementen vorhanden sein können, beispielsweise Elemente, die zeitweise eine niederohmige Verbindung in einem ersten Zustand und eine hochohmige elektrische Entkopplung in einem zweiten Zustand liefern.
  • Die Figuren veranschaulichen relative Dotierungskonzentration durch Angabe von ”–” oder ”+” nächst zu dem Dotierungstyp ”n” oder ”p”. Beispielsweise bedeutet ”n–” eine Dotierungskonzentration, die niedriger ist als die Dotierungskonzentration eines ”n”-Dotierungsbereiches, während ein ”n+”-Dotierungsbereich eine höhere Dotierungskonzentration als ein Dotierungsbereich hat. Dotierungsbereiche der gleichen relativen Dotierungskonzentration haben nicht notwendigerweise die gleiche absolute Dotierungskonzentration. Beispielsweise können zwei verschiedene ”n”-Dotierungsbereiche die gleiche oder verschiedene absolute Dotierungskonzentrationen haben.
  • Das in den 1A bis 1E gezeigte Verfahren bezieht sich auf ein Halbleitersubstrat 500a, das aus einer Halbleiterschicht 100a eines einkristallinen Halbleitermaterials besteht oder diese enthält. Das einkristalline Halbleitermaterial kann Silizium Si, Siliziumkarbid SiC, Germanium Ge, ein Silizium-Germanium-Kristall SiGe, Galliumnitrid GaN oder Galliumarsenid GaAs als Beispiel sein. Beispielsweise kann das Halbleitersubstrat 500a ein Siliziumwafer sein. Eine Vielzahl von identischen Halbleiterchips bzw. -dies können von dem Halbleitersubstrat 500a erhalten werden.
  • Die Halbleiterschicht 100a hat eine planare erste Oberfläche 101 und eine planare zweite Oberfläche 102 parallel zu der ersten Oberfläche 101. Die Normale zu den ersten und zweiten Oberflächen 101, 102 definiert eine vertikale Richtung, und Richtungen orthogonal zu der vertikalen Richtung sind laterale Richtungen.
  • Wenigstens ein erstes und ein zweites Trenchmuster 410, 420 sind in das Halbleitersubstrat 500a von der ersten Oberfläche 101 eingebracht. Weitere Trenchmuster können in anderen Teilen des Halbleitersubstrates 500a gebildet sein, z. B. gleichzeitig mit den ersten und zweiten Trenchmustern 410, 420. Ein Anordnungs- bzw. Arrayisolationsbereich 490, der aus dem Halbleitersubstrat 500a besteht oder wenigstens einen Teil von diesem umfasst, trennt räumlich die ersten und zweiten Trenchmuster 410, 420 voneinander. Weitere Arrayisolationsbereiche 490 können räumlich die ersten und/oder zweiten Trenchmuster 410, 420 von einem oder mehreren weiteren Trenchmustern und/oder einige oder alle der weiteren Trenchmuster voneinander trennen. Jedes der Trenchmuster 410, 420 und der weiteren Trenchmuster kann vollständig durch einen Arrayisolationsbereich 490 in den lateralen Richtungen umgeben sein, wobei jeder Arrayisolationsbereich 490 ein einzelnes Muster der Trenchmuster umgibt bzw. umrundet.
  • Die ersten und zweiten Trenchmuster 410, 420 umfassen Arraytrenches bzw. Anordnungsgräben 411. Wenigstens das erste Trenchmuster 410 umfasst wenigstens einen Kontakttrench 413, der strukturell mit den Arraytrenches 411 des ersten Trenchmusters 410 verbunden ist.
  • Beispielsweise kann eine Maskenschicht auf die erste Oberfläche 101 aufgetragen bzw. abgeschieden und durch eine photolithographische Einrichtung gemustert werden, um eine Ätzmaske mit Maskenöffnungen zu erzeugen, die Teile der ersten Oberfläche 101 entsprechend den Trenches der ersten und zweiten Trenchmuster 410, 420 freilegen. Ein vorherrschend anisotropisches Ätzen entfernt Halbleitermaterial der Halbleiterschicht 100a in der vertikalen Projektion der Maskenöffnungen in der Ätzmaske.
  • 1A zeigt die ersten und zweiten Trenchmuster 410, 420 und den Array- bzw. Anordnungsisolationsbereich 490, der die ersten und zweiten Trenchmuster 410, 420 voneinander trennt. Die Arraytrenches 411 können parallele Streifen sein, wobei Halbleiterrippen 418 zwischen benachbarten Arraytrenches 411 gebildet sind. Die Arraytrenches 411 können gleiche Breiten haben und können gleich beabstandet unter einem Mitte-Zu-Mitte-Abstand (Teilung) zwischen 20 nm und 500 nm, beispielsweise zwischen 150 nm und 250 nm sein. Beispielsweise kann die Breite d1 wenigstens das Doppelte der Breite d3 sein. Jedes der Trenchmuster 410, 420 kann eine oder mehrere Halbleiterrippen 418, beispielsweise eintausend oder mehr Halbleiterrippen 418 definieren.
  • Die Arraytrenches 411 des ersten Trenchmusters 410 sind einer ersten Schaltvorrichtung zugewiesen und innerhalb eines erstes Zellgebietes 441 gebildet. Die Arraytrenches 411 des zweiten Trenchmusters 420 sind einer zweiten Schaltvorrichtung zugewiesen und sind innerhalb eines zweiten Zellgebietes 442 gebildet. Arraytrenches von weiteren Trenchmustern können weiteren Schaltvorrichtungen zugeordnet sein. Ein, zwei oder mehr Hilfstrenches 414, die sich in einer die Arraytrenches 411 schneidenden lateralen Richtung erstrecken, können die Arraytrenches 411 der gleichen Trenchmuster 410, 420 miteinander verbinden.
  • Der Kontakttrench 413 ist in einem Kontaktgebiet 449 außerhalb des ersten Zellgebietes 441 gebildet. Der Kontakttrench 413 kann senkrecht oder parallel zu den Arraytrenches 411 verlaufen und kann oder kann nicht direkt an das Zellgebiet 441 angrenzen. Gemäß dem dargestellten Ausführungsbeispiel ist der Kontakttrench 413 von dem ersten Zellgebiet 441 beabstandet, und ein, zwei oder mehr Abstandshalter- bzw. Spacertrenches 412 verbinden strukturell den Kontakttrench 413 mit den Arraytrenches 411 und/oder mit einem oder mehreren der Hilfstrenches 414. Eine Breite d2 des Kontakttrenches 413 ist größer als die Breite d1 des breitesten bzw. weitesten Arraytrenches 411. Das zweite Trenchmuster 420 und/oder weitere Trenchmuster können oder können nicht jeweils einen weiteren Kontakttrench umfassen.
  • Die ersten und zweiten Trenchmuster 410, 420 sind längs einer ersten lateralen Richtung angeordnet, die orthogonal zu der Richtung sein kann, längs der sich die Arraytrenches 411 erstrecken. Das zweite Trenchmuster 420 kann in der Projektion des ersten Trenchmusters 410 längs der ersten lateralen Richtung angeordnet sein. Beispielsweise können die Zellgebiete 441, 442 längs der gleichen lateralen Achse angeordnet sein. Weitere Trenchmuster, die strukturell von den ersten und zweiten Trenchmustern 410, 420 getrennt sind, können längs der gleichen lateralen Achse gebildet sein.
  • Unter Bezugnahme auf die 1B kann eine Gatedielektrikumschicht 205a auf dem freiliegenden Halbleitermaterial der Halbleiterschicht 100a gebildet sein. Die Bildung der Gatedielektrikumschicht 205a kann eine thermische Oxidation des Halbleitermaterials der Halbleiterschicht 100a oder die Auftragung bzw. Abscheidung eines dielektrischen Materials, beispielsweise Siliziumoxid, oder beides umfassen. Gemäß einem Ausführungsbeispiel umfasst das Vorsehen der Gatedielektrikumschicht 205a eine thermische Oxidation des Halbleitermaterials der Halbleiterschicht 100a, eine Auftragung bzw. Abscheidung eines Siliziumoxids, beispielsweise mittels TEOS (Tetraethylorthosilan) als Vorläufermaterial, und eine weitere thermische Behandlung. Das Bilden der Gatedielektrikumschicht 205a kann die Bildung einer Siliziumnitrid- oder Siliziumoxinitridschicht und/oder die Abscheidung bzw. Auftragung von anderen dielektrischen Materialien umfassen.
  • Ein leitendes Gatematerial wird aufgetragen, das die Trenches der ersten und zweiten Trenchmuster 410, 420 füllt. Das leitende Gatematerial kann stark dotiertes polykristallines Silizium sein. Gemäß anderen Ausführungsbeispielen wird mehr als ein Gatematerial aufgetragen bzw. abgeschieden, um eine geschichtete Struktur zu bilden, die eine oder mehrere metallenthaltende Schichten umfassen kann. Das Gatematerial bzw. die Gatematerialien wird bzw. werden ausgespart, um in jedem Trenchmuster 410, 420 eine angrenzende bzw. berührende Gateelektrodenstruktur 150 zu bilden. Die Gateelektrodenstrukturen 150 von zwei Zellen 441, 442 sind durch eine Aussparung und/oder einen an der ersten Oberfläche 101 stattfindenden Polierprozess getrennt.
  • Die Schnittdarstellung von 1B zeigt das ausgesparte Material, das eine angrenzende bzw. berührende Gateelektrodenstruktur 150 in einem unteren Abschnitt des ersten Trenchmusters 410 bildet. Eine freiliegende Oberfläche der Gateelektrodenstruktur 150 hat einen Abstand d4 zu der ersten Oberfläche 101 in den Array-Trenches 411. Der Abstand d4 kann größer als null sein, beispielsweise in einem Bereich von 500 nm bis 1,5 μm. Da der Aussparungsprozess für breitere bzw. weitere Trenches rascher sein kann, kann ein Abstand d5 zwischen der ersten Oberfläche 101 und einer freiliegenden Oberfläche der Gateelektrodenstruktur 150 in dem Kontakttrench 413 größer sein als der Abstand d4.
  • Ein Füllmaterial wird in einer vorwiegend konformen Weise aufgetragen bzw. abgeschieden, wobei eine Dicke einer sich ergebenden Füllschicht 209a weniger als eine Hälfte der Breite d2 des Kontakttrenches 413 und größer als oder gleich wie die Hälfte d1 des weitesten bzw. breitesten Arraytrenches 411 ist. Die Füllschicht 209a kann eine homogene Schicht sein oder zwei oder mehr Unterschichten von verschiedenen Materialien umfassen. Gemäß einem Ausführungsbeispiel ist die Füllschicht 209a eine homogene dielektrische Schicht beispielsweise aus Siliziumoxid.
  • Wie in 1C gezeigt ist, füllt die Füllschicht 209a vollständig Abschnitte der Array- und Hilfstrenches 411, 414 zwischen der ersten Oberfläche 101 und der vergrabenen Gateelektrodenstruktur 150, kleidet jedoch lediglich einen entsprechenden Abschnitt des Kontakttrenches 413 aus, um dadurch einen Leerraum bzw. eine Lücke in dem Kontakttrench 413 über der vergrabenen Gateelektrodenstruktur 150 zu belassen.
  • Ein anisotropes Ätzen entfernt horizontale Teile der Füllschicht 209a auf der ersten Oberfläche 101 und auf der vergrabenen Gateelektrodenstruktur 150 in dem Kontakttrench 413. In dem Kontakttrench 413 bildet das anisotrope Ätzen eine Abstandshalter- bzw. Spacerstruktur 290c des Füllmaterials und legt einen zentralen Teil der Gateelektrodenstruktur 150 frei. Ein weiteres leitendes Material, das das gleiche Material wie das Gatematerial oder ein verschiedenes Material sein kann, wird aufgetragen bzw. abgeschieden und füllt den Leerraum bzw. die Lücke in dem Kontakttrench 413. Das weitere leitende Material kann aus hochdotiertem polykristallinem Silizium und/oder einer oder mehreren metallenthaltenden Schichten bestehen oder dieses bzw. diese enthalten.
  • Überschussmaterial des Weiteren leitenden Materials außerhalb des Leerraums bzw. der Lücke in dem Kontakttrench 413 kann entfernt werden, beispielsweise durch einen Ätzprozess oder ein CMP (chemisch-mechanisches Polieren) der bzw. das auch Teile der Gatedielektrikumschicht 205a außerhalb der Trenches entfernen kann.
  • 1D zeigt sich ergebende dielektrische Füllstrukturen 209 aus dem Füllmaterial in den Array- und Hilfstrenches 411, 414 zwischen der ersten Oberfläche 101 und der Gateelektrodenstruktur 150. In dem Kontakttrench 413 bildet das Füllmaterial die Abstandshalterstruktur 209c zwischen der ersten Oberfläche 101 und der Gateelektrodenstruktur 150. Ein Verbindungsstöpsel 195 des weiteren leitenden Materials erstreckt sich zwischen einer durch die erste Oberfläche 101 aufgespannten Ebene und der Gateelektrodenstruktur 150.
  • Zum Trennen der Gateelektrodenstrukturen 150, die verschiedenen Zellgebieten 441, 442 zugewiesen sind, verwenden herkömmliche Versuche bzw. Methoden eine Ätzmaske, die das Gatematerial in einem Arraytrennungstrench freilegt, und ein Trennungsätzen entfernt Material längs vertikalen Seitenwänden der Halbleiterschicht 100a mit dem Risiko, dass Reste des Gatematerials an den Seitenwänden des Arraytrennungstrenches strukturell die betreffenden Gateelektrodenstrukturen 150 verbinden und kurzschließen. Dagegen trennt die oben beschriebene Aussparung schon an sich die Gateelektrodenstrukturen 150, die verschiedenen Trenchmustern 410, 420 über dem Arrayisolationsbereich 490 und außerhalb der Trenches zugewiesen sind. Damit liefert das in den 1A bis 1E veranschaulichte Verfahren mehr zuverlässig getrennte Gateelektrodenstrukturen 150 mit weniger Aufwand. Zusätzlich kann der Verbindungsstöpsel 195 selbst ausgerichtet bzw. selbst justiert zu der Gateelektrodenstruktur 150 in dem Kontaktgebiet 449 gebildet werden, sodass ein Lithographieprozess zum Ätzen von Kontakttrenches zu der vergrabenen Gateelektrodenstruktur 150 eingespart werden kann.
  • Ein Ausführungsbeispiel kann ein Entfernen von Teilen der Halbleiterrippen 418 vorsehen, sodass längs einer zweiten lateralen Richtung orthogonal zu der ersten lateralen Richtung Trennungstrenches räumlich Abschnitte der Halbleiterrippen 418 trennen, die an die erste Oberfläche 101 angrenzen. Beispielsweise liefert ein Lithographieprozess eine Zelltrennungsätzmaske mit Öffnungen, die die Halbleiterrippen 418 längs der ersten lateralen Richtung kreuzen, und ein anisotroper Ätzprozess entfernt Material in der vertikalen Projektion der Öffnungen in der Zelltrennungsätzmaske.
  • Das anisotrope Ätzen kann oder kann nicht materialselektiv sein. Beispielsweise kann der Ätzprozess eine hohe Ätzselektivität zwischen dem Material der Halbleiterrippen 418 und dem Füllmaterial der Füllstrukturen 209 haben. Die Trennungstrenches können mit einem dielektrischen Material gefüllt werden, das das gleiche Material oder ein anderes Material als das Füllmaterial der Füllstrukturen 209 sein kann, um Trennungsstrukturen 175 zu bilden. Ein anderes Ausführungsbeispiel sieht nicht Trennungstrenches vor, um Source- und Drainzonen innerhalb jeder Halbleiterrippe 418 zu definieren, sondern kann einen Einschaltstromfluss zwischen benachbarten Halbleiterrippen 418 bewirken.
  • Eine Verbindungsverdrahtung 315 kann vorgesehen sein, die direkt an den dem ersten Trenchmuster 410 zugewiesenen Verbindungsstöpsel 195 und an aktive Transistorgebiete in verbleibenden oder Restabschnitten der dem zweiten Trenchmuster 420 zugeordneten Halbleiterrippen 418 beide angrenzen kann. Gemäß anderen Ausführungsbeispielen verbindet die Verbindungsverdrahtung 315 elektrisch den Verbindungsstöpsel 195 mit Source, Drain- und Gatebereichen von anderen FET-Strukturen, die nicht dem ersten oder zweiten Trenchmuster 410, 420 zugeordnet sind, mit Anschlusskissen bzw. -pads, mit Eingängen oder Ausgängen von anderen elektrischen Schaltungen, die in den gleichen Halbleiterchip bzw. die gleiche Halbleiterdie integriert sind, mit Anoden- oder Kathodenbereichen von Halbleiterdioden, mit Kollektor-, Emitter- oder Basisbereichen von bipolaren Junction-Transistoren.
  • 1E zeigt die Trennungsstrukturen 175, die obere Abschnitte der Halbleiterrippen 418 längs der zweiten lateralen Richtung segmentieren, und die Verbindungsverdrahtung 315, die direkt an den Verbindungsstöpsel 195, der dem ersten Trenchmuster 410 zugewiesen ist, und die aktiven Transistorgebiete in den Halbleiterrippen 418, die dem zweiten Trenchmuster 420 zugeordnet sind, angrenzt und diese verbindet.
  • Die Ausführungsbeispiele umfassen Kombinationen von zwei oder mehr Transistorvorrichtungen des gleichen Typs oder von verschiedenen Typen einschließlich p-Kanal-FETs des Anreicherungs- und Verarmungstyps und n-Kanal-FETs des Anreicherungs- und Verarmungstyps.
  • Die 2A bis 2C beziehen sich auf ein Ausführungsbeispiel einer Halbleitervorrichtung 500b, die beispielsweise durch das in den 1A bis 1E gezeigte Verfahren erhalten werden kann.
  • Gemäß 2A kann die Halbleitervorrichtung 500b wenigstens zwei Halbleiterschaltvorrichtungen, beispielsweise einen Anreicherungstyp-IGFET TB und einen Verarmungstyp-IGFET TA umfassen, die in einer Kaskodenverbindung angeordnet sind. Die Lastpfade zwischen den Sources s und den Drains d der IGFETs TA, TB sind in Reihe zwischen Drain- und Sourceanschlüssen D, S der Leistungshalbleitervorrichtung 500b angeordnet, was eine IGFET-Funktionalität liefert. Der Gateanschluss G der Halbleitervorrichtung 500b oder der Ausgang eines integrierten Gatetreibers ist elektrisch mit der Gateelektrode g des Anreicherungstyp-IGFET TB verbunden oder gekoppelt. Die Source s des Anreicherungstyp-IGFET TB kann elektrisch mit der Gateelektrode g des Verarmungstyp-IGFET TA verbunden oder gekoppelt sein. Die Drain d des Anreicherungstyp-IGFET TB ist elektrisch mit der Source s des Anreicherungstyp-IGFET FA verbunden.
  • In einem Blockier- bzw. Sperrmodus hält jeder der IGFETs TA, TB einen Teil der gesamten Sperrspannung aus. In dem leitenden Modus können die zwei IGFETs TA, TB, die elektrisch in Reihe angeordnet sind, einen Einschaltwiderstand liefern, der niedriger als der Einschaltwiderstand oder wenigstens in dem Bereich des Einschaltwiderstandes einer einzigen IGFET-Vorrichtung ist, die eine vergleichbare Sperrspannungsfähigkeit hat. Da die gesamte Sperrspannung durch die Anzahl von Transistoren modifiziert werden kann, die elektrisch in Reihe angeordnet und in dem gleichen Halbleiterchip in einer lateralen Richtung integriert sind, können Vorrichtungsparameter, wie Sperrspannungsfähigkeit und Einschaltwiderstand, für IGFET-Designs bzw. -Gestaltungen modifiziert werden, ohne die Dicke der Halbleitersubstrate durch aufwendige Schleif- und Polierprozesse zu modifizieren.
  • 2B zeigt einen Teil der Halbleitervorrichtung 500b mit einem ersten Zellarray 451 einschließlich Transistorzellen TC, die einer ersten Schaltvorrichtung zugeordnet sind, die beispielsweise der Verarmungstyp-IGFET TA von 2A sein kann, und mit einem zweiten Zellarray 452 einschließlich Transistorzellen TC, die einer zweiten Schaltvorrichtung zugeordnet sind, die beispielsweise der Anreicherungstyp-IGFET TB von 2A sein kann.
  • Die Zellarrays 451, 452 umfassen gekerbte bzw. eingeschnittene Halbleiterrippen 180 mit Sourcebereichen s1, s2 und Drainbereichen d1, d2, die zu der gleichen Oberflächenseite der Halbleitervorrichtung 500b orientiert bzw. ausgerichtet sind.
  • Die ersten und zweiten Zellarrays 451, 452 sind längs einer ersten lateralen Achse angeordnet. Innerhalb jedes Zellarrays 451, 452 sind die Transistorzellen TC in einer Matrix angeordnet, wobei Sourcebereiche s1, s2 einer Unterfolge von benachbarten Transistorzellen TC längs der ersten lateralen Richtung und die Drainbereiche d1, d2 längs einer zweiten lateralen Richtung senkrecht zu der ersten lateralen Richtung bezüglich des Sourcebereiches s1, s2 der jeweiligen Transistorzelle TC angeordnet sind. Die Sourcebereiche s1 des ersten Zellarrays 451 können in der Projektion der Drainbereiche d2 des zweiten Zellarrays 452 längs der ersten lateralen Richtung sein, und der Sourcebereich s2 des zweiten Zellarrays 452 kann in der Projektion der Drainbereiche d1 des ersten Zellarrays 451 längs der ersten lateralen Richtung sein. In jedem Zellarray 451, 452 umfasst die jeweilige Gateelektrodenstruktur 150 Arraystreifen 151, die aktive Gateelektroden bilden, wobei die Arraystreifen 151 zwischen benachbarten gekerbten oder eingeschnittenen Halbleiterrippen 180 längs der zweiten lateralen Richtung verlaufen.
  • Trennungsstrukturen 175 in den gekerbten bzw. eingeschnittenen Halbleiterrippen 180 trennen Source- und Drainbereiche s1, d1 oder s2, d2, die der gleichen Halbleiterrippe 180 zwischen dem gleichen Paar von Arraystreifen 151 zugeordnet sind.
  • Erste Verdrahtungsverbindungen WC1 erstrecken sich längs der ersten lateralen Richtung und können elektrisch die zweiten Sourcebereiche s2, die längs der ersten lateralen Richtung in dem zweiten Zellarray 452 angeordnet sind, miteinander und mit einem Sourceverbinder SC verbinden. Zweite Verdrahtungsverbindungen WC2 verbinden elektrisch die zweiten Drainbereiche d2 in dem zweiten Zellarray 452, die längs der ersten lateralen Richtung angeordnet sind, miteinander und mit ersten Sourcebereichen s1 in dem ersten Zellarray 451. Dritte Verdrahtungsverbindungen WC3 verbinden elektrisch erste Sourcebereiche s1, die längs der ersten lateralen Richtung angeordnet sind, miteinander und beispielsweise mit einem Drainverbinder oder Sourcebereichen eines weiteren Zellarrays, das einer weiteren Schaltvorrichtung zugeordnet ist, die in dem gleichen Halbleiterchip bzw. die gleiche Halbleiterdie integriert ist. Der Sourceverbinder SC kann elektrisch mit einem Sourceanschluss S der Halbleitervorrichtung 500b verbunden oder gekoppelt sein, und der Drainverbinder kann elektrisch mit einem Drainanschluss D der Halbleitervorrichtung 500b verbunden oder gekoppelt sein.
  • Die Gateelektrodenstruktur 150 in dem ersten Zellarray 451 umfasst weiterhin einen Kontaktstreifen 153, der mit den Arraystreifen 151 verbunden ist, wobei ein, zwei oder mehr Abstandshalterstreifen 152 strukturell die Arraystreifen 151 mit dem Kontaktstreifen 153 verbinden können. Ein Verbindungsstöpsel 195 ist zwischen der ersten Oberfläche 101 und dem Kontaktstreifen 153 gebildet. Eine Verbindungsverdrahtung 315 grenzt direkt an Halbleitergebiete der Transistorzellen TC in dem zweiten Zellarray 452, beispielsweise an die ersten Sourcebereiche s1 und den Verbindungsstöpsel 195, an. Die Verbindungsverdrahtung 351 kann strukturell und elektrisch mit einer oder mehr der ersten Verdrahtungsverbindungen WC1 verbunden sein.
  • Gemäß 2C trennen Füllstrukturen 209 über den Arraystreifen 151, Hilfsstreifen 154 und den Abstandshalterstreifen 152 der 2B räumlich die Gateelektrode 150 von der ersten Oberfläche 101 des Halbleiterteiles 100. Außerhalb des ersten Zellarrays 451 erstreckt sich der Verbindungsstöpsel 195 zwischen der ersten Oberfläche 101 und der Gateelektrode 150 und ist lateral durch eine Abstandshalterstruktur 209c des Füllmaterials gerahmt.
  • Die Drainbereiche d1, d2 sind Drainfremdstoffzonen 120, die direkt an die erste Oberfläche 101 in ersten Teilen der gekerbten oder eingeschnittenen Halbleiterrippen 180 angrenzen. Sourcebereiche 110 sind in zweiten Abschnitten der gekerbten bzw. eingeschnittenen Halbleiterrippen 180 gebildet und erstrecken sich von der ersten Oberfläche 101 bis zu einem Abstand zu der ersten Oberfläche 101, der dem Abstand zwischen den Gateelektroden 150 und der ersten Oberfläche 101 entspricht. Jeder Sourcebereich 110 kann eine Fremdstoffzone sein oder kann einen stark dotierten polykristallinen ersten Abschnitt, der direkt an die erste Oberfläche 101 angrenzt, und einen einkristallinen zweiten Abschnitt, der direkt an den ersten Abschnitt angrenzt, umfassen.
  • Der Halbleiterteil 100 kann weiterhin eine Substratschicht 140 umfassen, die direkt an eine zweite Oberfläche 102 parallel zu der ersten Oberfläche 101 angrenzt. Die Substratschicht 140 kann einen Fremdstofftyp entgegengesetzt zu dem Fremdstofftyp der Source- und Drainbereiche 110, 120 umfassen. Zwischen den Source- und Drainbereichen 110, 120 auf der einen Seite und der Substratschicht 140 auf der anderen Seite umfasst der Halbleiterteil 100 eine Kanal/Bodyschicht 115, die direkt an die Source- und Drainbereiche 110, 120 angrenzt. Für Transistoren des Anreicherungstyps umfasst die Kanal/Bodyschicht 115 Teile des entgegengesetzten Leitfähigkeitstyps der Source- und Drainbereiche 110, 120, die strukturell die Source- und Drainbereiche 110, 120 verbinden. Für Verarmungstyp-Transistoren umfasst die Kanal/Bodyschicht 115 Teile des gleichen Leitfähigkeitstyps wie die Source- und Drainbereiche 110, 120, die strukturell die Source- und Drainbereiche 110, 120 verbinden.
  • Die Kanal/Bodyschicht 115 kann weitere Fremdstoffzonen umfassen, um beispielsweise benachbarte Transistorzellen TC oder Zellarrays durch pn-Übergänge zu trennen-.
  • Für Verarmungstyp-Transistoren verarmt eine geeignete Spannung, die an der Gateelektrodenstruktur 150 anliegt, vollständig den Teil der Kanal/Bodyschicht zwischen den Source- und Drainbereichen 110, 120, sodass die Transistorzellen TC in einem Aus-Zustand sind. Andererseits fließt ein Strom zwischen den Source- und Drainbereichen jeder Transistorzelle TC. Für Anreicherungstyp-Transistoren kann ein leitender Kanal von Minoritätsladungsträgern in der Kanal/Bodyschicht 115 gebildet werden, wenn ein Potential, das an der Gateelektrodenstruktur 150 anliegt, ausreichend hoch ist.
  • Die ersten, zweiten und dritten Verdrahtungsverbindungen WC1, WC2, WC3 können direkt an die erste Oberfläche 101 oder eine durch die erste Oberfläche 101 aufgespannte Ebene angrenzen. Andere Ausführungsbeispiele können eine dielektrische Schicht 220 vorsehen, wobei Kontakte 305, die sich durch Öffnungen in der dielektrischen Schicht 220 erstrecken, elektrisch die ersten, zweiten und dritten Verdrahtungsverbindungen WC1, WC2, WC3 mit den Sourcebereichen 110 und Drainbereichen 120 sowie die Verbindungsverdrahtung 315 mit dem Verbindungsstöpsel 195 verbinden.
  • Die 3A bis 3C beziehen sich auf ein Verfahren, das die Gateelektrodenstruktur 150 unter Verwendung einer Aussparungsätzmaske vorsieht. Hinsichtlich des Einführens eines ersten und eines zweiten Trenchmusters 410, 420 in eine Halbleiterschicht 108, der Bildung einer Gatedielektrikumschicht 205a, die auf dem freiliegenden Halbleitermaterial der Halbleiterschicht 100a gebildet ist, und der Abscheidung bzw. Auftragung eines leitenden Gatematerials 150a, das die Trenches der ersten und zweiten Trenchmuster 410, 420 füllt, wird Bezug genommen auf die Beschreibung der 1A und 1B, wobei der Kontakttrench 431 nicht notwendigerweise weiter ist als der weiteste Arraytrench 411, sondern beispielsweise die gleiche Breite haben kann.
  • Nach Auftragung bzw. Abscheidung des Gatematerials wird eine Aussparungsmaskenschicht aufgetragen bzw. abgeschieden und durch eine photolithographische Einrichtung gemustert, um eine Ätzmaske 490 zu bilden. Die Ätzmaske 490 kann auf dem aufgetragenen bzw. abgeschiedenen Gatematerial 150a vorgesehen sein. Das Gatematerial 150a kann oder kann nicht vor Einwirken der Aussparungsmaskenschicht teilweise ausgespart sein. Beispielsweise kann das Gatematerial 150a geätzt und/oder chemisch-mechanisch poliert werden, sodass horizontale Teile über der ersten Oberfläche 101 vollständig entfernt werden, bevor die Aussparungsätzmaske 490 vorgesehen wird, die dann direkt auf der ersten Oberfläche 101 oder der Gatedielektrikumschicht 205a gebildet werden kann.
  • Die Aussparungsätzmaske 490 bedeckt wenigstens einen Teil des Gatematerials 150a in dem Kontakttrench 413 und legt das Gatematerial in den Arraytrenches 411 und den Hilfstrenches 414 frei. Ein isotropes Ätzen kann durchgeführt werden, das das Gateelektrodenmaterial 150a wenigstens ein den Arraytrenches 411 und den Hilfstrenches 414 ausspart. Wenigstens in einem Teil des Kontakttrenches 413 ist das Gatematerial nicht ausgespart. Ein Füllmaterial wird aufgetragen, das die Arraytrenches 411 über dem ausgesparten Gatematerial füllt, das die vergrabenen Gateelektrodenstrukturen 150 bildet. Überschüssige Teile des Füllmaterials über der ersten Oberfläche 101 werden entfernt, wie dies oben anhand der 1D beschrieben ist.
  • 3B zeigt die Füllstrukturen 209, die sich zwischen der ersten Oberfläche 101 und der Gateelektrode 150 in den Array- und Hilfstrenches 411, 414 erstrecken. Wenigstens in einem Teil des Kontakttrenches 413 fluchtet eine freiliegende Oberfläche des Gatematerials mit der ersten Oberfläche 101 und kann elektrisch mit einer Verbindungsverdrahtung in der gleichen Verdrahtungsebene wie die Kontakt-, Source- und Drainbereiche, die zwischen den Arraytrenches 411 gebildet sind, verbunden werden.
  • 3C stellt eine Schnittebene parallel zu der Schnittlinie B-C von 3B längs eines Abstandshaltertrenches 412 dar. In dem Bereich des Kontakttrenches 413 bildet ein Teil des Gatematerials den Verbindungsstöpsel 195.
  • 4 zeigt eine Halbleitervorrichtung 500c, die aus dem anhand der 3A bis 3C beschriebenen Verfahren resultiert. Entgegengesetzt zu der Halbleitervorrichtung 500b von 2C sieht der Kontakttrench 413 in 4 nicht eine Abstandshalterstruktur des Füllmaterials 290 vor. Stattdessen kann das Gatematerial einen vollständigen Querschnitt von wenigstens einem longitudinalen Teil des Kontakttrenches 413 füllen. Ein Teil des Gatematerials bildet den Verbindungsstöpsel 195.
  • 5A zeigt eine Halbleitervorrichtung 500d, die auf einer Vielzahl von Schaltvorrichtungen beruht, die elektrisch in einer Kaskodenkonfiguration angeordnet sind. Gemäß dem dargestellten Ausführungsbeispiel umfasst die Halbleitervorrichtung 500d einen Anreicherungstyp-IGFET E und eine Vielzahl von Verarmungstyp-IGFETs D1, D2, ..., Dn.
  • 5B zeigt eine Draufsicht der Verdrahtungsverbindungen der Halbleitervorrichtung 500d von 5A im Anschluss an das oben beschriebene Mustern. Jeder der IGFETs E, D1, D2, ..., Dn kann vollständig in den lateralen Richtungen durch einen Arrayisolationsbereich 490 umgeben sein. Jede der Schaltvorrichtungen kann eine Gateverbindung aufweisen, wie dies oben beschrieben ist. Die Gateverdrahtung GC, die elektrisch mit der Gateelektrodenstruktur 150 des Anreicherungstyp-IGFET verbunden ist, kann elektrisch mit einem Ausgangsanschluss einer internen Gatetreiberschaltung oder einem Gateanschluss verbunden oder gekoppelt sein.
  • Obwohl spezifische Ausführungsbeispiele hier dargestellt und beschrieben sind, ist es für den Fachmann selbstverständlich, dass eine Vielzahl von alternativen und/oder äquivalenten Ausführungen für die gezeigten und beschriebenen spezifischen Ausführungsbeispiele herangezogen werden kann, ohne von dem Bereich der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll jegliche Anpassungen oder Veränderungen der hier diskutierten spezifischen Ausführungsbeispiele abdecken. Daher ist beabsichtigt, dass diese Erfindung lediglich durch die Patentansprüche und deren Äquivalente begrenzt ist.

Claims (19)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung (500a), umfassend: Einbringen wenigstens eines ersten Trenchmusters (410) und eines zweiten Trenchmusters 420) von einer ersten Oberfläche (101) in ein Halbleitersubstrat (100a), wobei ein Arrayisolationsbereich (490) des Halbleitersubstrates (100a) die ersten und zweiten Trenchmuster (410, 420) trennt und wenigstens das erste Trenchmuster (410) Arraytrenches (411) und einen strukturell mit den Arraytrenches (411) verbundenen Kontakttrench (413) umfasst, Vorsehen einer Gateelektrodenstruktur (150) in einem unteren Abschnitt des ersten Trenchmusters (410) in einem Abstand (d4) zu der ersten Oberfläche (101), und Vorsehen eines Verbindungsstöpels (195) zwischen der ersten Oberfläche (101) und der Gateelektrodenstruktur (150) in dem Kontakttrench (413).
  2. Verfahren nach Anspruch 1, bei welchem die Arraytrenches (411) höchstens eine erste Breite (d1) haben und der Kontakttrench (413) eine zweite Breite (d2) hat, die größer als die erste Breite (d1) ist, und wobei das Vorsehen des Verbindungsstöpsels (195) umfasst: Auftragen einer Füllschicht (209a), die die Arraytrenches (411) füllt und einen oberen Abschnitt des Kontakttrenches (413) zwischen der ersten Oberfläche (101) und der Gateelektrodenstruktur (150) auskleidet, und Auftragen eines leitenden Materials, um den Kontakttrench (413) zwischen der ersten Oberfläche (101) und der Gateelektrodenstruktur (150) zu füllen, wobei das leitende Material den Verbindungsstöpsel (195) bildet.
  3. Verfahren nach Anspruch 1 oder 2, bei dem die Arraytrenches (411) parallel zueinander verlaufen.
  4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem das erste Trenchmuster (410) Hilfstrenches (414) umfasst, die die Arraytrenches (411) verbinden.
  5. Verfahren nach Anspruch 2, bei dem eine Dicke der Füllschicht (209a) kleiner ist als eine Hälfte der zweiten Breite (d2) und größer als eine Hälfte der ersten Breite (d1).
  6. Verfahren nach Anspruch 2 oder 5, bei dem das Vorsehen des Verbindungsstöpsels (195) ein anisotropes Ätzen der Füllschicht (209a) umfasst, um die Gateelektrodenstruktur (150) in dem Kontakttrench (413) vor Auftragen des leitenden Materials, das den Verbindungsstöpsel (195) bildet, freizulegen.
  7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem das Vorsehen der Gateelektrodenstruktur (150) und des Verbindungsstöpsels (195) umfasst: Auftragen eines Gatematerials (150a), das wenigstens das erste Trenchmusters (410) füllt, Vorsehen einer Aussparungsmaske (490), die das Gatematerial (150a) über dem Kontakttrench (413) bedeckt und das Gatematerial (150a) in den Arraytrenches (411) freilegt, und Aussparen des Gatematerials (150a) mittels der Aussparungsmaske (413), um die ausgesparte Gateelektrodenstruktur (150) in den Trenchmustern (410, 420) und den Verbindungsstöpsel (195) in dem Kontakttrench (413) zu bilden.
  8. Verfahren nach Anspruch 7, bei dem das Aussparen des Gatematerials (150a) ein vorherrschend isotropes Ätzen umfasst.
  9. Verfahren nach Anspruch 7 oder 8, bei dem das erste Trenchmuster (410) wenigstens einen Abstandshaltertrench (414) umfasst, der strukturell die Arraytrenches (411) mit dem Kontakttrench (413) verbindet, und bei dem die Aussparungsmaske (490) das Gatematerial über wenigstens einem Teil des Abstandshaltertrenches (414) direkt angrenzend an den Kontakttrench (413) bedeckt.
  10. Verfahren nach einem der Ansprüche 1 bis 9, umfassend: Entfernen von ersten Teilen von Halbleiterrippen (418) zwischen den Arraytrenches (411), um in den Halbleiterrippen (418) Trennungstrenches (414) zu bilden, die räumlich Abschnitte der Halbleiterrippen (418) angrenzend an die erste Oberfläche (101) trennen, und Füllen der Trennungstrenches (414) mit dielektrischen Trennungsstrukturen.
  11. Verfahren nach einem der Ansprüche 1 bis 10, umfassend: Vorsehen einer Verbindungsverdrahtung, die direkt angrenzend an den dem ersten Trenchmuster (410) zugeordneten Verbindungsstöpsel (195) und an Abschnitte von dem zweiten Trenchmuster (420) zugeordneten Halbleiterrippen (418) ist.
  12. Halbleitervorrichtung, umfassend: eine erste Gateelektrodenstruktur (150), die in einem Halbleiterteil (100) vergraben ist und Arraystreifen (151) innerhalb eines ersten Zellarrays (451) von Transistorzellen (TC) und einen Kontaktstreifen (153) außerhalb des ersten Zellarrays (451) aufweist, wobei der Kontaktstreifen (153) strukturell mit den Arraystreifen (151) verbunden ist, eine zweite Gateelektrodenstruktur (150), die in dem Halbleiterteil (100) vergraben ist und Arraystreifen (151) innerhalb eines zweiten Zellarrays (452) von Transistorzellen (TC) aufweist, wobei ein Arrayisolationsbereich (490) des Halbleiterteiles (100) die ersten und zweiten Gateelektrodenstrukturen (150) trennt, und einen Verbindungsstöpsel (195), der sich zwischen einer ersten Oberfläche (101) des Halbleiterteiles (100) und dem Kontaktstreifen (153) der ersten Gateelektrodenstruktur (150) erstreckt.
  13. Halbleitervorrichtung nach Anspruch 12, bei der der Kontaktstreifen (153) weiter ist als die Arraystreifen (151).
  14. Halbleitervorrichtung nach Anspruch 12 oder 13, bei der eine Füllstruktur (209) sich zwischen der ersten Oberfläche (101) und den Arraystreifen (151) erstreckt, und bei der eine Abstandshalterstruktur (209c) aus einem Material der Füllstruktur (209) sich längs des Verbindungsstöpsels (195) zwischen der ersten Oberfläche (101) und der ersten Gateelektrodenstruktur (150) erstreckt.
  15. Halbleitervorrichtung nach einem der Ansprüche 12 bis 14, umfassend wenigstens einen Abstandshalterstreifen (152), der strukturell die Arraystreifen (151) mit dem Kontaktstreifen (153) verbindet.
  16. Halbleitervorrichtung nach einem der Ansprüche 12 bis 15, umfassend Halbleiterrippen (418) zwischen den Arraystreifen (151), wobei Trennungsstrukturen (414) räumlich Abschnitte der Halbleiterrippen (418) angrenzend an die erste Oberfläche (101) trennen.
  17. Halbleitervorrichtung nach einem der Ansprüche 12 bis 16, umfassend eine Verbindungsverdrahtung, die direkt an den Verbindungsstöpsel (195), der dem ersten Zellarray (451) zugeordnet ist, und Abschnitte der Halbleiterrippen (418), die dem zweiten Zellarray (452) zugeordnet sind, beide angrenzt.
  18. Halbleitervorrichtung nach einem der Ansprüche 12 bis 17, bei der der Arrayisolationsbereich (414) vollständig das erste Zellarray (451) in lateralen Richtungen parallel zu der ersten Oberfläche (101) umgibt.
  19. Leistungshalbleitervorrichtung mit aktiver Driftzone (115), wobei die Leistungshalbleitervorrichtung umfasst: eine erste Gateelektrodenstruktur (150), die in einem Halbleiterteil (100) vergraben ist und Arraystreifen (151) innerhalb eines ersten Zellarrays (451) von Transistorzellen (TC) und einen Kontaktstreifen (153) außerhalb des ersten Zellarrays (451) aufweist, wobei der Kontaktstreifen (153) strukturell mit den Arraystreifen (151) verbunden ist, eine zweite Gateelektrodenstruktur (150), die in dem Halbleiterteil (100) vergraben ist und Arraystreifen (151) innerhalb eines zweiten Zellarrays (452) von Transistorzellen (TC) aufweist, wobei ein Arrayisolationsbereich (414) des Halbleiterteiles (100) die ersten und zweiten Gateelektrodenstrukturen (150) trennt, einen Verbindungsstöpsel (195), der sich zwischen einer ersten Oberfläche (101) des Halbleiterteiles (100) und dem Kontaktstreifen (153) der ersten Gateelektrodenstruktur (150) erstreckt, und eine Verbindungsverdrahtung direkt angrenzend an aktive Halbleitergebiete der Transistorzellen (TC) des zweiten Zellarrays (452) und dem Verbindungsstöpsel (195).
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