JP6493372B2 - 半導体装置 - Google Patents

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Description

本明細書は、半導体装置を開示する。
特許文献１には、化合物半導体基板と、化合物半導体基板の上面に設けられたゲートトレンチと、化合物半導体基板の上面に設けられ、ゲートトレンチの深さより深い交差トレンチを備える半導体装置が開示されている。ゲートトレンチの内面は、絶縁膜に覆われている。ゲートトレンチ内に、ゲート電極が配置されている。交差トレンチ内にソース電極が配置されている。さらに、ソース電極は、化合物半導体基板の上面を覆っている。この半導体装置では、化合物半導体基板が、ソース領域と、ボディ領域と、ドリフト領域を備えている。ソース領域は、絶縁膜とソース電極に接している。ボディ領域は、ソース領域の下側で絶縁膜に接している。ドリフト領域は、ボディ領域の下側で絶縁膜に接している。ドリフト領域は、交差トレンチの下端でソース電極にショットキー接触している。
特開２０１５−０１９０９２号公報
特許文献１の半導体装置では、ゲートトレンチの隣にゲートトレンチの深さより深い交差トレンチが形成されている。交差トレンチ内には、ドリフト領域とショットキー接触するソース電極が形成されている。この半導体装置がオフするときには、ソース電極とドリフト領域の界面（ショットキー接触面）からドリフト領域内に伸びる空乏層が、ゲートトレンチの底面に向かって伸びる。ゲートトレンチの底面の位置は交差トレンチの底面の位置より浅い。このため、ゲートトレンチの底面周辺が空乏化されて、ゲートトレンチの底面近傍に電界が集中することが抑制される。すなわち、ゲートトレンチの底面近傍の絶縁膜に電界が集中することを緩和することができる。
しかしながら、この半導体装置では、ソース電極とドリフト領域の界面（ショットキー接触面）からドリフト領域内に伸びる空乏層により、電流の流れることができる経路が狭くなる。その結果、オン抵抗が増加する。本明細書は、絶縁膜への電界集中を緩和するとともにオン抵抗の増加を抑制することができる技術を開示する。
本明細書が開示する半導体装置は、ゲート領域とアクティブ領域を備える化合物半導体基板と、化合物半導体基板の上面に設けられており、ゲート領域とアクティブ領域に挟まれた範囲に設けられているトレンチと、トレンチ内に配置されているゲート絶縁膜と、アクティブ領域の上面に設けられたソース電極と、化合物半導体基板の下面に設けられたドレイン電極と、ゲート領域の上面に設けられたゲート配線、を備えている。ゲート領域は、ゲート絶縁膜に接しており、ゲート配線に接続されているｐ型の第１ゲート領域と、第１ゲート領域の下側でゲート絶縁膜に接しており、第１ゲート領域のｐ型不純物濃度より低いｐ型不純物濃度を有するｐ型の第２ゲート領域と、第２ゲート領域の下側でゲート絶縁膜に接しているｎ型の第３ゲート領域と、第３ゲート領域の下側でゲート絶縁膜に接しており、ドレイン電極に接しているｐ型の第４ゲート領域、を備えている。アクティブ領域は、ソース電極とゲート絶縁膜に接しているｎ型のソース領域と、ソース電極に接しており、ソース領域の下側でゲート絶縁膜に接しており、ゲート絶縁膜を介して第２ゲート領域に対向しているｐ型のボディ領域と、ボディ領域の下側でゲート絶縁膜に接しており、ドレイン電極に接しているｎ型のドレイン領域、を備えている。
上記の半導体装置では、使用時に、ドレイン電極とソース電極の間にドレイン電極が高電位となる電圧が印加される。また、ゲート配線の電位は、ソース電極の電位よりも高いとともにドレイン電極の電位よりも低いオン電位と、オン電位よりも低いオフ電位の間で変化するように制御される。
半導体装置のオフ状態においては、ソース電極にオフ電位（低電位）が印加される。また、半導体装置のオフ状態においては、ドレイン電極の電位がソース電極の電位よりも遥かに高い。ゲート配線が第１ゲート領域に接続されており、第１ゲート領域のｎ型不純物濃度が高いので、第１ゲート領域の電位はゲート配線と略同電位（オフ電位）となる。また、ドレイン電極が第４ゲート領域に接しているので、第４ゲート領域の電位はドレイン電極と略同電位となる。また、ドレイン電極が高電位の場合に第４ゲート領域と第３ゲート領域の界面のｐｎ接合に順方向に電圧が印加されるので、第３ゲート領域の電位は第４ゲート領域と略同電位となる。第３ゲート領域と第２ゲート領域の界面のｐｎ接合には逆電圧が印加されるので、第３ゲート領域から第２ゲート領域に空乏層が伸びている状態となる。このため、第２ゲート領域の下端（第３ゲート領域側の端部）はドレイン電極と略同電位を有し、第２ゲート領域の上端（第１ゲート領域側の端部）はオフ電位と略同電位を有し、第２ゲート領域の下端から上端に向かうにしたがって電位が低下するように電位が分布する。また、半導体装置のオフ状態においては、ソース領域がソース電極と略同電位となり、ドレイン領域がドレイン電極と略同電位となる。ドレイン領域とボディ領域の界面のｐｎ接合に逆電圧が印加されるので、ドレイン領域からボディ領域に空乏層が伸びている状態となる。このため、ボディ領域の下端（ドレイン領域側の端部）はドレイン電極と略同電位を有し、ボディ領域の上端（ソース領域側の端部）はソース電極と略同電位を有し、ボディ領域の下端から上端に向かうにしたがって電位が低下するように電位が分布する。このように、ゲート絶縁膜を介して対向する第２ゲート領域とボディ領域の両方で、下端から上端に向かうにしたがって電位が低下する分布が得られるので、各深さにおいて、第２ゲート領域とボディ領域の間に生じる電位差が小さい。したがって、この半導体装置では、オフ状態において、ゲート絶縁膜に印加される電界が小さい。したがって、この半導体装置は、高い耐圧を有する。
ゲート配線の電位を上昇させると、第２ゲート領域の上端の電位が上昇する。このため、第２ゲート領域の上端近傍で、第２ゲート領域の電位が、ボディ領域の電位よりも高くなる。第２ゲート領域の電位がボディ領域の電位よりも十分に高くなっている深さ範囲では、キャリアがゲート絶縁膜に引き寄せられることで、ボディ領域とゲート絶縁膜の界面近傍の範囲においてボディ領域がｎ型に反転する。その結果、その範囲にチャネルが形成される。ゲート配線の電位（すなわち、第２ゲート領域の上端の電位）を上昇させると、これに伴って、第２ゲート領域内の電位分布の傾きが緩やかになり、第２ゲート領域の全体の電位が上昇する。すると、チャネルがボディ領域とゲート絶縁膜の界面に沿って下側に向かって伸びていき、ソース領域とドレイン領域を接続する。これにより、半導体装置がオンする。この半導体装置では、アクティブ領域内に不要な空乏層が伸びないので、オン状態において電流経路が制限されない。したがって、低いオン抵抗を実現することができる。
実施例１の半導体装置の上面図。 図１のＩＩ−ＩＩ線における断面図。 実施例１の半導体装置のオフ状態における厚み方向の電位分布を示す図。 実施例１の半導体装置のオン状態における厚み方向の電位分布を示す図。 実施例１の半導体装置の製造工程を示す断面図。 実施例１の半導体装置の製造工程を示す断面図。 実施例１の半導体装置の製造工程を示す断面図。 実施例１の半導体装置の製造工程を示す断面図。 実施例１の半導体装置の製造工程を示す断面図。 実施例１の半導体装置の製造工程を示す断面図。 実施例１の半導体装置の製造工程を示す断面図。 実施例１の半導体装置の製造工程を示す断面図。 実施例１の半導体装置の製造工程を示す断面図。 実施例１の半導体装置の製造工程を示す断面図。 実施例１の半導体装置の製造工程を示す断面図。 実施例１の半導体装置の製造工程を示す断面図。 実施例２の半導体装置の断面図（図２に対応）。 実施例３の半導体装置の断面図（図２に対応）。
図１、２は、実施例１の半導体装置１を示している。図２に示すように、半導体装置１は、化合物半導体基板２（以下では、単に半導体基板２という。）、ソース電極７０、ドレイン電極８０、ゲート配線５０、絶縁膜等を有している。半導体基板２は、シリコン（Ｓｉ）のバンドギャップよりも広いバンドギャップを有する化合物半導体により構成されており、例えば、半導体基板２の材料として、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）等を用いることができる。本実施例では、半導体基板２は、ＳｉＣにより構成されている。なお、図１では、図の見易さのため、半導体基板２の上面２ａより上側に位置する構成の図示を省略している。以下では、半導体基板２の上面２ａと平行な一方向をｘ方向といい、上面２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板２の厚み方向をｚ方向という。
図２に示すように、半導体基板２は、ゲート領域１２と、アクティブ領域１４を有している。ゲート領域１２は、半導体装置１をオン・オフする際のゲートとして機能する領域である。アクティブ領域１４は、半導体装置１のオン時に通電経路として機能する領域である。
半導体基板２の上面２ａには、複数のトレンチ２２が設けられている。図１に示すように、各トレンチ２２は、ｙ方向に長く伸びる２つの長手部２２ａと、ｘ方向に伸びており、２つの長手部２２ａの端部同士を接続する２つの短手部２２ｂを有している。各トレンチ２２は、平面視すると、２つの長手部２２ａと２つの短手部２２ｂにより、矩形の枠状に形成されている。各トレンチ２２は、ｘ方向に間隔を空けて配列されている。各トレンチ２２の内周側に位置する領域がゲート領域１２である。各トレンチ２２の外周側に位置する領域がアクティブ領域１４である。すなわち、半導体基板２には、複数のゲート領域１２と、各ゲート領域１２を囲むアクティブ領域１４とが設けられている。図１、２に示すように、各トレンチ２２内には、ゲート絶縁膜２４が隙間なく配置されている。
図２に示すように、各ゲート領域１２の上面は、層間絶縁膜２８によって覆われている。層間絶縁膜２８の上面には、層間絶縁膜２８を貫通し、半導体基板２の上面２ａに達するゲート配線５０が設けられている。また、アクティブ領域１４の上面には、ソース電極７０が設けられている。ソース電極７０は、層間絶縁膜２８が設けられていない部分（アクティブ領域１４の範囲）において、半導体基板２の上面２ａに接している。ゲート領域１２は、層間絶縁膜２８によってソース電極７０から絶縁されている。ゲート配線５０とソース電極７０は、絶縁されている。半導体基板２の下面２ｂにはドレイン電極８０が設けられている。ドレイン電極８０は、半導体基板２の下面２ｂに接している。
次に、ゲート領域１２の内部の構成について説明する。各ゲート領域１２の構成は略同一であるため、１つのゲート領域１２の構成についてのみ説明する。図２に示すように、ゲート領域１２には、第１ゲート領域４０、第２ゲート領域４２、第３ゲート領域４４、及び第４ゲート領域４６が設けられている。
第１ゲート領域４０は、ｐ型領域である。第１ゲート領域４０は、半導体基板２の上面２ａに露出する範囲に配置されており、層間絶縁膜２８に接している。また、第１ゲート領域４０は、ゲート絶縁膜２４に接している。第１ゲート領域４０は、ゲート配線５０に接続されている。ゲート配線５０は、図示しない位置で、ボンディングパッドに接続されている。したがって、ボンディングパッドとゲート配線５０を介して、第１ゲート領域４０の電位を、外部から制御することができる。本実施例では、第１ゲート領域４０のｐ型不純物濃度は、１×１０１９ｃｍ−３以上である。
第２ゲート領域４２は、ｐ型領域である。図２に示すように、第２ゲート領域４２は、第１ゲート領域４０の下側に配置されており、第１ゲート領域４０に接している。第２ゲート領域４２は、第１ゲート領域４０の下側でゲート絶縁膜２４に接している。第２ゲート領域４２は、第１ゲート領域４０のｐ型不純物濃度より低いｐ型不純物濃度を有する。本実施例では、第２ゲート領域４２のｐ型不純物濃度は、１×１０１９ｃｍ−３未満である。
第３ゲート領域４４は、ｎ型領域である。第３ゲート領域４４は、第２ゲート領域４２の下側に配置されており、第２ゲート領域４２に接している。第３ゲート領域４４は、第２ゲート領域４２によって第１ゲート領域４０から分離されている。第３ゲート領域４４は、第２ゲート領域４２の下側でゲート絶縁膜２４に接している。
第４ゲート領域４６は、ｐ型領域である。第４ゲート領域４６は、第３ゲート領域４４の下側に配置されており、第３ゲート領域４４に接している。第４ゲート領域４６は、第３ゲート領域４４によって第２ゲート領域４２から分離されている。第４ゲート領域４６は、第３ゲート領域４４の下側でゲート絶縁膜２４に接している。第４ゲート領域４６は、半導体基板２の下面２ｂに露出する範囲に配置されている。第４ゲート領域４６は、ドレイン電極８０にオーミック接触している。
次に、アクティブ領域１４の内部の構成について説明する。図２に示すように、アクティブ領域１４には、複数のソース領域３０、ボディ領域３２、ドレイン領域３６が設けられている。
各ソース領域３０は、ｎ型領域である。各ソース領域３０は、半導体基板２の上面２ａに露出する範囲に配置されており、ソース電極７０にオーミック接触している。各ソース領域３０は、トレンチ２２の長手部２２ａの外側面において、ゲート絶縁膜２４に接している。各ソース領域３０は、半導体基板２の上端部においてゲート絶縁膜２４に接している。
ボディ領域３２は、ｐ型領域である。ボディ領域３２は、各ソース領域３０に接している。ボディ領域３２は、２つのソース領域３０に挟まれた範囲から各ソース領域３０の下側まで伸びている。ボディ領域３２は、高濃度領域３２ａと低濃度領域３２ｂを有している。高濃度領域３２ａは、低濃度領域３２ｂよりも高いｐ型不純物濃度を有している。高濃度領域３２ａは、２つのソース領域３０に挟まれた範囲に、上面２ａに露出するように配置されている。高濃度領域３２ａは、ソース電極７０にオーミック接触している。低濃度領域３２ｂは、ソース領域３０の下側でゲート絶縁膜２４に接している。また、図１に示すように、低濃度領域３２ｂは、トレンチ２２の短手部２２ｂの外側面に隣接する範囲にも配置されている。低濃度領域３２ｂは、トレンチ２２の短手部２２ｂの外側面において、ゲート絶縁膜２４に接している。図２に示すように、ソース領域３０の下側でゲート絶縁膜２４に接する範囲における低濃度領域３２ｂ（すなわち、トレンチ２２の長手部２２ａの外側面に隣接する範囲における低濃度領域３２ｂ）の上端は、ゲート絶縁膜２４に接する範囲における第２ゲート領域４２の上端と略同じ深さに位置している。また、ゲート絶縁膜２４に接する範囲における低濃度領域３２ｂの下端は、ゲート絶縁膜２４に接する範囲における第２ゲート領域４２の下端よりも上側に位置している。低濃度領域３２ｂは、ゲート絶縁膜２４を介して第２ゲート領域４２と対向している。なお、ソース領域３０の下側でゲート絶縁膜２４に接する範囲における低濃度領域３２ｂの上端は、ゲート絶縁膜２４に接する範囲における第２ゲート領域４２の上端よりも上側に位置していてもよい。
ドレイン領域３６は、ｎ型領域である。ドレイン領域３６は、低濃度領域３２ｂの下側に配置されており、低濃度領域３２ｂに接している。ドレイン領域３６は、ボディ領域３２によって各ソース領域３０から分離されている。ドレイン領域３６は、低濃度領域３２ｂの下側でゲート絶縁膜２４に接している。ドレイン領域３６は、半導体基板２の下面２ｂに露出する範囲に配置されている。ドレイン領域３６は、ドレイン電極８０にオーミック接触している。また、ドレイン領域３６は、トレンチ２２の下側で第４ゲート領域４６に接している。
この半導体装置１の使用時には、半導体装置１と負荷（例えば、モータ）と電源が直列に接続される。半導体装置１と負荷の直列回路に対して、電源電圧が印加される。ドレイン電極８０とソース電極７０の間に、ドレイン電極８０が高電位となる向きで、電源電圧が印加される。また、ゲート配線５０の電位は、ソース電極７０の電位よりも高いとともにドレイン電極８０の電位よりも低いオン電位と、オン電位よりも低いオフ電位の間で変化するように制御される。
図３は、ゲート配線５０の電位がオフ電位に制御されている状態（すなわち、半導体装置１がオフしている状態）におけるアクティブ領域１４とゲート領域１２の電位分布を示している。図３の縦軸はｚ方向の位置を示しており、横軸は電位を示している。なお、図３において、横軸の電位は、ソース電極７０の電位を基準電位（０Ｖ）として示している。図３のグラフＡがアクティブ領域１４の電位分布を示しており、図３のグラフＢがゲート領域１２の電位分布を示している。本実施例では、オフ電位は、ソース電極７０の電位以下（すなわち、０Ｖ以下の電位）である。半導体装置１はオフしているので、ドレイン電極８０に、ソース電極７０の電位よりも遥かに高い電位ＶＨ（電源の出力電位と略同電位）が印加されている。
ゲート配線５０が第１ゲート領域４０に接続されており、第１ゲート領域４０のｎ型不純物濃度が高いので、第１ゲート領域４０の電位はゲート配線５０と略同電位（オフ電位）となる。また、ドレイン電極８０が第４ゲート領域４６に接しているので、第４ゲート領域４６の電位はドレイン電極８０と略同電位（すなわち、高電位ＶＨ）となる。また、ドレイン電極８０に高電位ＶＨが印加されている場合には第４ゲート領域４６と第３ゲート領域４４の界面のｐｎ接合に順方向に電圧が印加されるので、第３ゲート領域４４の電位は第４ゲート領域４６と略同電位（すなわち、高電位ＶＨ）となる。また、第３ゲート領域４４と第２ゲート領域４２の界面のｐｎ接合には逆電圧が印加されるので、第３ゲート領域４４から第２ゲート領域４２に空乏層が伸びている状態となる。このため、第２ゲート領域４２の下端（第３ゲート領域４４側の端部）はドレイン電極８０と略同電位を有し、第２ゲート領域４２の上端（第１ゲート領域４０側の端部）はオフ電位と略同電位を有し、第２ゲート領域４２の下端から上端に向かうにしたがって電位が低下するように電位が分布する。
また、半導体装置１のオフ状態においては、ソース領域３０がソース電極７０と略同電位（すなわち、０Ｖ）となり、ドレイン領域３６がドレイン電極８０と略同電位（すなわち、高電位ＶＨ）となる。ドレイン領域３６とボディ領域３２（低濃度領域３２ｂ）の界面のｐｎ接合に逆電圧が印加されるので、ドレイン領域３６からボディ領域３２（低濃度領域３２ｂ）に空乏層が伸びている状態となる。このため、ボディ領域３２の下端（ドレイン領域３６側の端部）はドレイン電極８０と略同電位を有し、ボディ領域３２の上端（ソース領域３０側の端部）はソース電極７０と略同電位を有し、ボディ領域３２の下端から上端に向かうにしたがって電位が低下するように電位が分布する。
このように、ゲート絶縁膜２４を介して対向する第２ゲート領域４２とボディ領域３２の両方で、下端から上端に向かうにしたがって電位が低下する分布が得られる。ゲート絶縁膜２４に接する範囲において、ボディ領域３２の上端が第２ゲート領域４２の上端と略同じ深さに位置しており、ボディ領域３２の下端が第２ゲート領域４２の下端よりも上側に位置しているので、ボディ領域３２と第２ゲート領域４２とが対向する範囲全体で、第２ゲート領域４２の電位（すなわち、グラフＢ）がボディ領域３２の電位（すなわち、グラフＡ）よりも低くなっている。このため、ボディ領域３２にチャネルが形成されず、半導体装置１がオフしている。
また、第２ゲート領域４２とボディ領域３２の両方で、下端から上端に向かうにしたがって電位が低下するように分布するので、各深さにおいて第２ゲート領域４２とボディ領域３２の間に生じる電位差が小さい。したがって、この半導体装置１では、オフ状態において、ゲート絶縁膜２４に印加される電界が小さい。したがって、この半導体装置１は、高い耐圧を有する。
ゲート配線５０の電位を上昇させると、第２ゲート領域４２の上端の電位が上昇する。このため、第２ゲート領域４２の上端近傍で、第２ゲート領域４２の電位が、ボディ領域３２の電位よりも高くなる。第２ゲート領域４２の電位がボディ領域３２の電位よりも十分に高くなっている深さ範囲では、キャリアがゲート絶縁膜２４に引き寄せられることで、ボディ領域３２とゲート絶縁膜２４の界面近傍の範囲においてボディ領域３２がｎ型に反転する。その結果、その範囲にチャネルが形成される。ゲート配線５０の電位（すなわち、第２ゲート領域４２の上端の電位）を上昇させると、これに伴って、第２ゲート領域４２内の電位分布の傾きが緩やかになり、第２ゲート領域４２の全体の電位が上昇する。すると、チャネルがボディ領域３２とゲート絶縁膜２４の界面に沿って下側に向かって伸びていき、ソース領域３０とドレイン領域３６を接続する。これにより、半導体装置１がオンする。半導体装置１がオンすると、ドレイン電極８０の電位が低電位（０Ｖに近い電位）まで低下する。したがって、図４に示すように、ドレイン領域３６及び第４ゲート領域４６の電位が低電位（０Ｖに近い電位）まで低下する。ドレイン領域３６の電位が低電位まで低下すると、ボディ領域３２の略全体の電位が、低電位となる。他方、第４ゲート領域４６の電位が低電位となっても、第４ゲート領域４６と第３ゲート領域４４の界面のｐｎ接合に逆電圧が印加されるので、第３ゲート領域４４の電位はオン電位に維持される。したがって、第２ゲート領域４２の略全体の電位が、オン電位となる。第２ゲート領域４２の全体が、ボディ領域３２の全体よりも高電位となるので、チャネルが維持される。したがって、半導体装置１のオン状態が維持される。その後、ゲート配線５０の電位（すなわち、第１ゲート領域４０の電位）を低電位に低下させると、ボディ領域３２からチャネルが消失し、半導体装置１がオフする。すると、半導体装置１の内部の電位分布が、図３に示す電位分布に戻る。このように、ゲート配線５０の電位を変化させることで、半導体装置１をスイッチングさせることができる。
以上に説明したように、この半導体装置１では、オフ状態において、アクティブ領域１４だけでなくゲート領域１２でも上側から下側に向かうにしたがって高くなる電位分布を生じさせることで、アクティブ領域１４とゲート領域１２の間で高い電位差が生じることを抑制する。したがって、この半導体装置１では、ゲート絶縁膜２４に高い電界が印加され難い。したがって、この半導体装置１は、高い耐圧を有する。また、この半導体装置１では、オン状態において、アクティブ領域１４内に不要な空乏層が伸びないので、オン状態において電流経路が制限されない。したがって、低いオン抵抗を実現することができる。
次に、実施例１の半導体装置１の製造方法について説明する。まず、図５に示すように、全体がｎ型のＳｉＣによって構成されたＳｉＣ基板１００を準備する。次に、図６に示すように、ＳｉＣ基板１００の表面に、開口部を有するエッチングマスク１３０を形成する。次に、ドライエッチングによって、ＳｉＣ基板１００の開口部内に位置している部分をエッチングする。これによって、ＳｉＣ基板１００の表面に凹部１２０を形成する。
次に、図７に示すように、エピタキシャル成長によって、ＳｉＣ基板１００の表面と凹部１２０の内面にｐ型のＳｉＣである第１ＳｉＣ層１０２を成長させる。ここでは、凹部１２０内に隙間がなくなるまで第１ＳｉＣ層１０２を成長させる。第１ＳｉＣ層１０２を成長させたら、図８に示すように、第１ＳｉＣ層１０２の表面をエッチングして平坦化する。このとき、凹部１２０以外の範囲におけるＳｉＣ基板１００の表面に形成された第１ＳｉＣ層１０２が全て除去されるまでエッチングする。
次に、図９に示すように、エピタキシャル成長によって、ＳｉＣ基板１００の表面と第１ＳｉＣ層１０２の表面にｎ型のＳｉＣである第２ＳｉＣ層１０４を成長させる。第２ＳｉＣ層１０４のｎ型不純物濃度は、ＳｉＣ基板１００のｎ型不純物濃度と略等しい。したがって、第２ＳｉＣ層１０４とＳｉＣ基板１００は、一体化したｎ型半導体領域となる。
次に、図１０に示すように、第２ＳｉＣ層１０４の表面に、開口部を有するエッチングマスク１３２を形成する。次に、ドライエッチングによって、第２ＳｉＣ層１０４の開口部内に位置している部分をエッチングする。これによって、第２ＳｉＣ層１０４の表面に凹部１２２を形成する。
次に、図１１に示すように、エピタキシャル成長によって、第２ＳｉＣ層１０４の表面と凹部１２２の内面にｐ型のＳｉＣである第３ＳｉＣ層１０６を成長させる。ここでは、凹部１２２内に隙間がなくなるまで第３ＳｉＣ層１０６を成長させる。第３ＳｉＣ層１０６のｐ型不純物濃度は、第１ＳｉＣ層１０２のｐ型不純物濃度よりも低い。第３ＳｉＣ層１０６を成長させたら、図１２に示すように、第３ＳｉＣ層１０６の表面をエッチングして平坦化する。
次に、第３ＳｉＣ層１０６の表面側から選択的にｐ型不純物を注入することで、図１３に示すように、ｐ型領域１０８，１１０を形成する。ｐ型領域１０８は、第１ＳｉＣ層１０２の直上に位置するように形成される。ｐ型領域１１０は、ｐ型領域１０８から間隔を空けた位置に形成される。ｐ型領域１０８，１１０のｐ型不純物濃度は、第３ＳｉＣ層１０６のｐ型不純物濃度よりも高い。
次に、第３ＳｉＣ層１０６の表面側から選択的にｎ型不純物を注入することで、図１４に示すように、ｎ型領域１１２を形成する。
次に、図１５に示すように、第３ＳｉＣ層１０６の表面に、トレンチ２２を形成し、トレンチ２２内を満たすように、ゲート絶縁膜２４を形成する。トレンチ２２は、平面視したときに、ｐ型領域１０８を囲むように形成される。トレンチ２２は、第１ＳｉＣ層１０２に達する深さに形成される。
次に、図１６に示すように、ｐ型領域１０８の表面を覆うように層間絶縁膜２８を形成する。次に、層間絶縁膜２８の上面からｐ型領域１０８まで達するゲート配線５０を形成し、第３ＳｉＣ層１０６の表面を覆うように、ソース電極７０を形成する。その後、ＳｉＣ基板１００を裏面から研削し、第１ＳｉＣ層１０２の裏面と第２ＳｉＣ層１０４の裏面を露出させる。そして、第１ＳｉＣ層１０２の裏面と第２ＳｉＣ層１０４の裏面にドレイン電極８０を形成することで、図２に示す半導体装置１が完成する。
次に、実施例２の半導体装置について説明する。以下では、実施例１と異なる構成についてのみ説明し、実施例１と同様の構成については、同一の符号を付し、その詳細な説明を省略する。
図１７に示すように、ドレイン領域３６は、低濃度領域３６ｂと高濃度領域３６ａを有する。低濃度領域３６ｂは、ｎ型領域である。低濃度領域３６ｂは、ボディ領域３２の低濃度領域３２ｂとドレイン領域３６の高濃度領域３６ａに接している。低濃度領域３６ｂは、低濃度領域３２ｂの下側でゲート絶縁膜２４に接している。低濃度領域３６ｂは、高濃度領域３６ａの上側でゲート絶縁膜２４に接している。低濃度領域３６ｂは、高濃度領域３６ａのｎ型不純物濃度より低いｎ型不純物濃度を有する。低濃度領域３６ｂは、ゲート絶縁膜２４を介して第２ゲート領域４２と対向している。
実施例２の半導体装置では、オン状態において、低濃度領域３２ｂに形成されるチャネルよりも横断面積の大きい低濃度領域３６ｂ全域を電流経路として使用することができるため、オン抵抗を低減することができる。また、低濃度領域３６ｂは高濃度領域３６ａよりもｎ型不純物濃度が低いため、半導体装置のオフ状態において、低濃度領域３６ｂ内に空乏層が広がる。このため、低濃度領域３６ｂの下端から上端に向かうにしたがって電位が低下するように電位が分布する。そして、低濃度領域３６ｂと低濃度領域３２ｂは、ゲート絶縁膜２４を介して第２ゲート領域４２と対向している。このため、低濃度領域３６ｂの下端から低濃度領域３２ｂの上端にかけての電位分布と、第２ゲート領域４２の下端から上端にかけての電位分布の両方で、電位が低下する分布が得られるので、各深さにおいて、低濃度領域３２ｂと低濃度領域３６ｂを併せた半導体領域と、第２ゲート領域４２との間に生じる電位差が小さい。したがって、オフ状態において、ゲート絶縁膜２４に印加される電界を小さくすることができる。
次に、実施例３の半導体装置について説明する。図１８に示すように、アクティブ領域１４は、複数のドリフト領域３５をさらに備えている。各ドリフト領域３５は、ｐ型領域である。各ドリフト領域３５は、低濃度領域３６ｂと高濃度領域３６ａに接している。各ドリフト領域３５は、低濃度領域３６ｂの下側でゲート絶縁膜２４に接している。各ドリフト領域３５は、高濃度領域３６ａの上側でゲート絶縁膜に接している。各ドリフト領域３５は、ドレイン領域３６の低濃度領域３６ｂによってボディ領域３２の低濃度領域３２ｂから分離されている。低濃度領域３６ｂは、２つのドリフト領域３５に挟まれた範囲から２つのドリフト領域３５の上側まで伸びており、ドリフト領域３５の上側でゲート絶縁膜２４に接している。高濃度領域３６ａは、ゲート絶縁膜２４に接する範囲でドリフト領域３５に接しており、２つのドリフト領域３５に挟まれた範囲において低濃度領域３６ｂに接している。ドリフト領域３５は、低濃度領域３２ｂのｐ型不純物濃度と略等しい不純物濃度を有する。ドリフト領域３５は、ゲート絶縁膜２４を介して第２ゲート領域４２と対向している。
実施例３の半導体装置では、半導体装置のオン状態において、ドリフト領域３５に形成されるチャネルと、低濃度領域３６ｂとを電流経路として使用することができるため、オン抵抗を低減することができる。また、ドリフト領域３５は、低濃度領域３２ｂのｐ型不純物濃度と略等しい不純物濃度を有するため、半導体装置のオフ状態において、ドリフト領域３５内に空乏層が広がる。このため、ドリフト領域３５、低濃度領域３６ｂ及び低濃度領域３２ｂを併せた半導体領域と、第２ゲート領域４２との間に生じる電位差が小さい。したがって、オフ状態において、ゲート絶縁膜２４に印加される電界を小さくすることができる。
本明細書が開示する技術について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
本明細書が開示する一例の構成では、ゲート絶縁膜に接する範囲におけるボディ領域の上端が、ゲート絶縁膜に接する範囲における第２ゲート領域の上端と同じ深さまたはそれよりも上側に位置していてもよい。
この構成によれば、半導体装置のオフ状態において、ゲート絶縁膜に接する範囲における第２ゲート領域の上端近傍の電位が、ゲート絶縁膜に接する範囲における同じ深さ範囲のボディ領域の電位よりも高くなることがない。このため、ボディ領域の上端近傍において、ボディ領域とゲート絶縁膜の界面近傍にチャネル形成されることを抑制することができる。すなわち、ゲート配線にオフ電位を印加した状態で、半導体装置が誤ってオンすることを抑制することができる。
本明細書が開示する一例の構成では、ゲート絶縁膜に接する範囲におけるボディ領域の下端が、ゲート絶縁膜に接する範囲における第２ゲート領域の下端よりも上側に位置していてもよい。
この構成によれば、半導体装置のオフ状態において、ゲート絶縁膜に接する範囲におけるボディ領域の下端近傍の電位が、ゲート絶縁膜に接する範囲における同じ深さ範囲の第２ゲート領域の電位よりも低くなることがない。このため、ボディ領域の下端近傍において、ボディ領域とゲート絶縁膜の界面近傍にチャネル形成されることを抑制することができる。すなわち、ゲート配線にオフ電位を印加した状態で、半導体装置が誤ってオンすることを抑制することができる。
本明細書が開示する一例の構成では、ドレイン領域は、ボディ領域に接しており、ゲート絶縁膜を介して第２ゲート領域に対向している低濃度領域と、低濃度領域の下側でゲート絶縁膜に接しており、ドレイン電極に接しており、低濃度領域の不純物濃度よりも高い不純物濃度を有する高濃度領域を備えていてもよい。
この構成によれば、半導体装置のオン状態において、ボディ領域に形成されるチャネルよりも横断面積の大きい低濃度領域全域を電流経路として使用することができるため、オン抵抗を低減することができる。また、低濃度領域は高濃度領域よりもｎ型不純物濃度が低いため、半導体装置のオフ状態において、低濃度領域内に空乏層が広がる。このため、低濃度領域の下端から上端に向かうにしたがって電位が低下するように電位が分布する。そして、低濃度領域とボディ領域は、ゲート絶縁膜を介して第２ゲート領域と対向している。このため、低濃度領域の下端からボディ領域の上端にかけての電位分布と、第２ゲート領域の下端から上端にかけての電位分布の両方で、電位が低下する分布が得られるので、各深さにおいて、ボディ領域と低濃度領域を併せた半導体領域と、第２ゲート領域との間に生じる電位差が小さい。したがって、オフ状態において、ゲート絶縁膜に印加される電界を小さくすることができる。
本明細書が開示する一例の構成によれば、アクティブ領域は、低濃度領域と高濃度領域に接しており、低濃度領域の下側であって高濃度領域の上側でゲート絶縁膜に接しており、低濃度領域によってボディ領域から分離されており、ゲート絶縁膜を介して第２ゲート領域に対向しているｐ型のドリフト領域をさらに備えていてもよい。
この構成によれば、半導体装置のオン状態において、ドリフト領域に形成されるチャネルと、第１ドリフト領域とを電流経路として使用することができるため、オン抵抗を低減することができる。また、ドリフト領域は、低いｐ型不純物濃度を有するため、半導体装置のオフ状態において、ドリフト領域内に空乏層が広がる。このため、ドリフト領域、低濃度領域及びボディ領域を併せた半導体領域と、第２ゲート領域との間に生じる電位差が小さい。したがって、オフ状態において、ゲート絶縁膜に印加される電界を小さくすることができる。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１：半導体装置
２：化合物半導体基板
１２：ゲート領域
１４：アクティブ領域
２２：トレンチ
２４：ゲート絶縁膜
２８：層間絶縁膜
３０：ソース領域
３２：ボディ領域
３２ａ：高濃度領域
３２ｂ：低濃度領域
３４：第１ドリフト領域
３５：ドリフト領域
３６：ドレイン領域
３６ａ：高濃度領域
３６ｂ：低濃度領域
４０：第１ゲート領域
４２：第２ゲート領域
４４：第３ゲート領域
４６：第４ゲート領域
７０：ソース電極
８０：ドレイン電極

Claims (5)

  1. ゲート領域とアクティブ領域を備える化合物半導体基板と、
    前記化合物半導体基板の上面に設けられており、前記ゲート領域と前記アクティブ領域に挟まれた範囲に設けられているトレンチと、
    前記トレンチ内に配置されているゲート絶縁膜と、
    前記アクティブ領域の上面に設けられたソース電極と、
    前記化合物半導体基板の下面に設けられたドレイン電極と、
    前記ゲート領域の上面に設けられたゲート配線、
    を備えており、
    前記ゲート領域は、
    前記ゲート絶縁膜に接しており、前記ゲート配線に接続されているｐ型の第１ゲート領域と、
    前記第１ゲート領域の下側で前記ゲート絶縁膜に接しており、前記第１ゲート領域のｐ型不純物濃度より低いｐ型不純物濃度を有するｐ型の第２ゲート領域と、
    前記第２ゲート領域の下側で前記ゲート絶縁膜に接しているｎ型の第３ゲート領域と、
    前記第３ゲート領域の下側で前記ゲート絶縁膜に接しており、前記ドレイン電極に接しているｐ型の第４ゲート領域、
    を備えており、
    前記アクティブ領域は、
    前記ソース電極と前記ゲート絶縁膜に接しているｎ型のソース領域と、
    前記ソース電極に接しており、前記ソース領域の下側で前記ゲート絶縁膜に接しており、前記ゲート絶縁膜を介して前記第２ゲート領域に対向しているｐ型のボディ領域と、
    前記ボディ領域の下側で前記ゲート絶縁膜に接しており、前記ドレイン電極に接しているｎ型のドレイン領域、
    を備えている、半導体装置。
  2. 前記ゲート絶縁膜に接する範囲における前記ボディ領域の上端が、前記ゲート絶縁膜に接する範囲における前記第２ゲート領域の上端と同じ深さまたはそれよりも上側に位置している、請求項１に記載の半導体装置。
  3. 前記ゲート絶縁膜に接する範囲における前記ボディ領域の下端が、前記ゲート絶縁膜に接する範囲における前記第２ゲート領域の下端よりも上側に位置している、請求項１または２に記載の半導体装置。
  4. 前記ドレイン領域は、
    前記ボディ領域に接しており、前記ゲート絶縁膜を介して前記第２ゲート領域に対向している低濃度領域と、
    前記低濃度領域の下側で前記ゲート絶縁膜に接しており、前記ドレイン電極に接しており、前記低濃度領域の不純物濃度よりも高い不純物濃度を有する高濃度領域を備えている、請求項１〜３のいずれかに記載の半導体装置。
  5. 前記アクティブ領域は、
    前記低濃度領域と前記高濃度領域に接しており、前記低濃度領域の下側であって前記高濃度領域の上側で前記ゲート絶縁膜に接しており、前記低濃度領域によって前記ボディ領域から分離されており、前記ゲート絶縁膜を介して前記第２ゲート領域に対向しているｐ型のドリフト領域をさらに備えている、請求項４に記載の半導体装置。
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