JP3257358B2 - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【０００１】
【発明の属する技術分野】本発明は、電界効果型半導体
装置に関し、特にオン抵抗を低減できる電界効果型半導
体装置に関するものである。
装置に関し、特にオン抵抗を低減できる電界効果型半導
体装置に関するものである。
【０００２】
【従来の技術】図６は従来のプレーナタイプの電界効果
型半導体装置の断面構造を示している。これは実開昭６
３−１２４７６２号公報において従来技術として示され
ているものである。図６において、ｎ+ 型半導体基板１
１１の上にｎ- 型層１１２がエピタキシャル法により積
層形成されている。このｎ+ 型半導体基板１１１及びｎ
- 型層１１２はドレインとなる。円形状ｐ型層１１３が
ｎ- 型層１１２の表面側に拡散形成され、更にソースと
なるリング状ｎ+ 型層１１４がｐ型層１１３の表面側に
拡散形成されている。ゲート電極１１６は絶縁層１１５
を介してｎ- 型層１１２とｎ+ 型層１１４の間に位置す
るｐ型層１１３の表面側を覆うように形成されている。
なお、ＬG はゲート長である。ソース電極１１７はｎ+
型層１１４及びｎ+ 型層１１４よりも外側に位置するｐ
型層１１３にオーミック接続されている。
型半導体装置の断面構造を示している。これは実開昭６
３−１２４７６２号公報において従来技術として示され
ているものである。図６において、ｎ+ 型半導体基板１
１１の上にｎ- 型層１１２がエピタキシャル法により積
層形成されている。このｎ+ 型半導体基板１１１及びｎ
- 型層１１２はドレインとなる。円形状ｐ型層１１３が
ｎ- 型層１１２の表面側に拡散形成され、更にソースと
なるリング状ｎ+ 型層１１４がｐ型層１１３の表面側に
拡散形成されている。ゲート電極１１６は絶縁層１１５
を介してｎ- 型層１１２とｎ+ 型層１１４の間に位置す
るｐ型層１１３の表面側を覆うように形成されている。
なお、ＬG はゲート長である。ソース電極１１７はｎ+
型層１１４及びｎ+ 型層１１４よりも外側に位置するｐ
型層１１３にオーミック接続されている。
【０００３】この場合、ゲート電極１１６に正電圧を印
加すると、ｐ型層１１３のゲート電極１１６側（表面
側）にチャネルとなる反転層が形成され、ソース領域１
１４とドレイン領域１１２間がオンする。このオン時の
ソース・ドレイン間抵抗は、このチャネルの抵抗
Ｒch1 、ｎ- 型層１１２のゲート電極１１６側の抵抗Ｒ
acc1、寄生縦型電界効果トランジスタのチャネル抵抗Ｒ
JFET1 及び上記各抵抗以外のｎ- 型層１１２の抵抗Ｒ
drift1の総和となる。ここで、抵抗Ｒacc1は、ｎ- 型層
１１２の表面の電荷蓄積層の抵抗である。ゲート電極１
１６に正電圧を印加すると、ｎ- 型層１１２の表面側領
域は、電子が蓄積され、抵抗が低くなる。この領域を電
荷蓄積層という。ソース電極１１７に電圧が印加される
と、図示左方のｐ型層１１３からは右方に空乏層が拡が
り、図示右方のｐ型層１１３からは左方に空乏層が拡が
り、この両空乏層の間に寄生接合トランジスタのチャネ
ルが形成される。抵抗ＲJFET1 は、このようにして形成
される寄生接合トランジスタの抵抗である。この寄生接
合トランジスタ抵抗は集積度が向上して、ゲート長ＬG
（チャネル幅Ｘ）が小さくなる程高くなる。
加すると、ｐ型層１１３のゲート電極１１６側（表面
側）にチャネルとなる反転層が形成され、ソース領域１
１４とドレイン領域１１２間がオンする。このオン時の
ソース・ドレイン間抵抗は、このチャネルの抵抗
Ｒch1 、ｎ- 型層１１２のゲート電極１１６側の抵抗Ｒ
acc1、寄生縦型電界効果トランジスタのチャネル抵抗Ｒ
JFET1 及び上記各抵抗以外のｎ- 型層１１２の抵抗Ｒ
drift1の総和となる。ここで、抵抗Ｒacc1は、ｎ- 型層
１１２の表面の電荷蓄積層の抵抗である。ゲート電極１
１６に正電圧を印加すると、ｎ- 型層１１２の表面側領
域は、電子が蓄積され、抵抗が低くなる。この領域を電
荷蓄積層という。ソース電極１１７に電圧が印加される
と、図示左方のｐ型層１１３からは右方に空乏層が拡が
り、図示右方のｐ型層１１３からは左方に空乏層が拡が
り、この両空乏層の間に寄生接合トランジスタのチャネ
ルが形成される。抵抗ＲJFET1 は、このようにして形成
される寄生接合トランジスタの抵抗である。この寄生接
合トランジスタ抵抗は集積度が向上して、ゲート長ＬG
（チャネル幅Ｘ）が小さくなる程高くなる。
【０００４】図７は、従来のトレンチタイプの電界効果
型半導体装置を示している。これは実開昭６３−１２４
７６２号公報に開示されているものである。図７におい
て、ｎ+ 型半導体基板１２１の上にドレインとなるｎ-
型層１２２がエピタキシャル法により形成されている。
更に、ｐ型層１２３がｎ- 型層１２２の上に形成され、
ソースとなるｎ+ 型層１２４がｐ型層１２３の表面側に
拡散形成されている。ソース電極１２５は、ｎ+ 型層１
２４及びｐ型層１２３にオーミック接続されている。溝
状凹部１２７は、ｎ+ 型層１２４、ｐ型層１２３を貫通
し、ｎ- 型層１２２に達するように形成されている。ゲ
ート電極１２８は、絶縁層１２９を介して凹部１２７内
に配置されている。ゲート電極１２８に正電圧が印加さ
れると、ｐ型層１２３の凹部１２７に接する領域にチャ
ネルが形成され、ソース１２４とドレイン１２２間が導
通する。この電界効果型半導体装置のオン抵抗は、抵抗
Ｒch2 、抵抗Ｒacc2及び抵抗Ｒdrift2の和になる。な
お、抵抗Ｒch2 は抵抗Ｒch1 と同様のものであり、抵抗
Ｒacc2は抵抗Ｒacc1と同様のものであり、抵抗Ｒdrift2
は抵抗Ｒdrift1と同様のものである。この場合は、抵抗
ＲJFET1 に相当する抵抗は生じない。
型半導体装置を示している。これは実開昭６３−１２４
７６２号公報に開示されているものである。図７におい
て、ｎ+ 型半導体基板１２１の上にドレインとなるｎ-
型層１２２がエピタキシャル法により形成されている。
更に、ｐ型層１２３がｎ- 型層１２２の上に形成され、
ソースとなるｎ+ 型層１２４がｐ型層１２３の表面側に
拡散形成されている。ソース電極１２５は、ｎ+ 型層１
２４及びｐ型層１２３にオーミック接続されている。溝
状凹部１２７は、ｎ+ 型層１２４、ｐ型層１２３を貫通
し、ｎ- 型層１２２に達するように形成されている。ゲ
ート電極１２８は、絶縁層１２９を介して凹部１２７内
に配置されている。ゲート電極１２８に正電圧が印加さ
れると、ｐ型層１２３の凹部１２７に接する領域にチャ
ネルが形成され、ソース１２４とドレイン１２２間が導
通する。この電界効果型半導体装置のオン抵抗は、抵抗
Ｒch2 、抵抗Ｒacc2及び抵抗Ｒdrift2の和になる。な
お、抵抗Ｒch2 は抵抗Ｒch1 と同様のものであり、抵抗
Ｒacc2は抵抗Ｒacc1と同様のものであり、抵抗Ｒdrift2
は抵抗Ｒdrift1と同様のものである。この場合は、抵抗
ＲJFET1 に相当する抵抗は生じない。
【０００５】
【発明が解決しようとする課題】上述の図６に示すもの
では、オン抵抗は、抵抗Ｒch1 、抵抗Ｒacc1、抵抗Ｒ
JFET1 及び抵抗Ｒdrift1の和となる。特に、抵抗Ｒ
JFET1 のために、前記オン抵抗は比較的高くなるという
欠点があった。このため、前記オン抵抗を下げるため、
単位面積当たりのセル密度を上げる、即ち前記ゲート長
ＬG を短くして抵抗Ｒch1 を低減しようとすると、逆
に、ゲート幅Ｘが小さくなるので、抵抗ＲJFET1 が大き
くなるため、オン抵抗をある程度以下にすることができ
なかった。また、上述の図７に示すものでは、凹部１２
７を形成するためにｐ型層１２３やｎ- 層１２２に対し
てＲＩＥ（Reactive Ion Etching）等のエッチングを施
すと、凹部１２７の側壁においてエッチングによるダメ
ージが完全には除去されないので、チャネルにおけるキ
ャリア移動度が低下する。このため、抵抗Ｒch2 が高く
なって、予測通りにはオン抵抗が下がらないという欠点
があった。したがって、本願発明の一つの課題は、上述
の従来例の欠点をなくし、オン抵抗が充分に小さくなる
電界効果型半導体装置を提供することである。更に、本
願発明の他の課題は、オン抵抗を低下させつつ、ゲート
・ドレイン耐圧の向上をも図ることである。
では、オン抵抗は、抵抗Ｒch1 、抵抗Ｒacc1、抵抗Ｒ
JFET1 及び抵抗Ｒdrift1の和となる。特に、抵抗Ｒ
JFET1 のために、前記オン抵抗は比較的高くなるという
欠点があった。このため、前記オン抵抗を下げるため、
単位面積当たりのセル密度を上げる、即ち前記ゲート長
ＬG を短くして抵抗Ｒch1 を低減しようとすると、逆
に、ゲート幅Ｘが小さくなるので、抵抗ＲJFET1 が大き
くなるため、オン抵抗をある程度以下にすることができ
なかった。また、上述の図７に示すものでは、凹部１２
７を形成するためにｐ型層１２３やｎ- 層１２２に対し
てＲＩＥ（Reactive Ion Etching）等のエッチングを施
すと、凹部１２７の側壁においてエッチングによるダメ
ージが完全には除去されないので、チャネルにおけるキ
ャリア移動度が低下する。このため、抵抗Ｒch2 が高く
なって、予測通りにはオン抵抗が下がらないという欠点
があった。したがって、本願発明の一つの課題は、上述
の従来例の欠点をなくし、オン抵抗が充分に小さくなる
電界効果型半導体装置を提供することである。更に、本
願発明の他の課題は、オン抵抗を低下させつつ、ゲート
・ドレイン耐圧の向上をも図ることである。
【０００６】
【課題を解決するための手段】上記課題を解決するた
め、本願の第一の発明の構成は、一導電型半導体ソース
領域と、一導電型半導体ドレイン領域と、前記ソース領
域と前記ドレイン領域との間に設けられた他導電型半導
体領域と、前記他導電型半導体領域及び前記ドレイン領
域に絶縁層を介して隣接するように設けられたゲート電
極とを備え、該ゲート電極は、一導電型半導体で形成さ
れ、他の他導電型半導体領域を介して前記ドレイン領域
に接続されていることを特徴とする電界効果型半導体装
置である。この第１の発明の構成によると、ゲート・ド
レイン間に逆接続のダイオード構造が形成され、ゲート
とドレイン間にパンチスルー電圧以上の電圧が印加され
た場合に、このダイオードがパンチスルーしてゲート電
位を上昇させ、電界効果型半導体装置をオンにさせるの
で、電界効果型半導体装置が破壊されることを防ぐこと
ができる。
め、本願の第一の発明の構成は、一導電型半導体ソース
領域と、一導電型半導体ドレイン領域と、前記ソース領
域と前記ドレイン領域との間に設けられた他導電型半導
体領域と、前記他導電型半導体領域及び前記ドレイン領
域に絶縁層を介して隣接するように設けられたゲート電
極とを備え、該ゲート電極は、一導電型半導体で形成さ
れ、他の他導電型半導体領域を介して前記ドレイン領域
に接続されていることを特徴とする電界効果型半導体装
置である。この第１の発明の構成によると、ゲート・ド
レイン間に逆接続のダイオード構造が形成され、ゲート
とドレイン間にパンチスルー電圧以上の電圧が印加され
た場合に、このダイオードがパンチスルーしてゲート電
位を上昇させ、電界効果型半導体装置をオンにさせるの
で、電界効果型半導体装置が破壊されることを防ぐこと
ができる。
【０００７】さらに、第２の発明の構成は、表面に凹部
が形成された、ドレインとなる一導電型半導体領域と、
その一導電型半導体領域の表面において、前記凹部から
所定距離離れた領域に形成された他導電型半導体領域
と、該他導電型半導体領域内に形成されたソースとなる
一導電型半導体領域と、絶縁層を介した状態で、前記他
導電型半導体領域の表面を被膜し、前記凹部に達するゲ
ート電極とを備え、前記凹部の少なくとも下部におい
て、前記ゲート電極が一導電型半導体で形成され、他の
他導電型半導体領域を介して前記ドレイン領域に接続さ
れていることを特徴とする電界効果型半導体装置であ
る。第２の発明の構成によると、プレナタイプの電界効
果型半導体装置が形成されるが、凹部内に絶縁層を介し
てゲート電極が延びているので、ドレインとなる一導電
型半導体領域の凹部に近い部分に電荷が集中した低抵抗
部分が作られ、従来のプレナタイプ電界効果型半導体装
置では避けられなかった抵抗Ｒ JFET をなくすことができ
る。なお、トレンチタイプ及び／又はプの電界効果型半
導体装置とは異なり、凹部の側壁部にチャネルが形成さ
れるものでないために、凹部形成のためのエッチングで
凹部の側壁がダメージを受けても、それによってチャネ
ル抵抗が高くなることはない。 しかも、ゲート・ドレイ
ン間に逆接続のダイオード構造が形成され、ゲートとド
レイン間にパンチスルー電圧以上の電圧が印加された場
合に、このダイオードがパンチスルーしてゲート電位を
上昇させ、電界効果型半導体装置をオンにさせるので、
電界効果型半導体装置が破壊されることを防ぐことがで
きる。
が形成された、ドレインとなる一導電型半導体領域と、
その一導電型半導体領域の表面において、前記凹部から
所定距離離れた領域に形成された他導電型半導体領域
と、該他導電型半導体領域内に形成されたソースとなる
一導電型半導体領域と、絶縁層を介した状態で、前記他
導電型半導体領域の表面を被膜し、前記凹部に達するゲ
ート電極とを備え、前記凹部の少なくとも下部におい
て、前記ゲート電極が一導電型半導体で形成され、他の
他導電型半導体領域を介して前記ドレイン領域に接続さ
れていることを特徴とする電界効果型半導体装置であ
る。第２の発明の構成によると、プレナタイプの電界効
果型半導体装置が形成されるが、凹部内に絶縁層を介し
てゲート電極が延びているので、ドレインとなる一導電
型半導体領域の凹部に近い部分に電荷が集中した低抵抗
部分が作られ、従来のプレナタイプ電界効果型半導体装
置では避けられなかった抵抗Ｒ JFET をなくすことができ
る。なお、トレンチタイプ及び／又はプの電界効果型半
導体装置とは異なり、凹部の側壁部にチャネルが形成さ
れるものでないために、凹部形成のためのエッチングで
凹部の側壁がダメージを受けても、それによってチャネ
ル抵抗が高くなることはない。 しかも、ゲート・ドレイ
ン間に逆接続のダイオード構造が形成され、ゲートとド
レイン間にパンチスルー電圧以上の電圧が印加された場
合に、このダイオードがパンチスルーしてゲート電位を
上昇させ、電界効果型半導体装置をオンにさせるので、
電界効果型半導体装置が破壊されることを防ぐことがで
きる。
【０００８】
【０００９】
【００１０】
【００１１】
【発明の実施の形態】図１は、本願発明の第１の実施の
形態の断面構造を示す。図１において、ドレインとなる
一導電型半導体領域として、ｎ+ 型半導体基板３１の上
にｎ- 型層３２がエピタキシャル法により形成されてい
る。トレンチ構造用凹部３２ａはｎ- 型層３２の表面側
に形成されている。他導電型半導体領域としてのｐ型層
３３は、ｎ- 型層３２の表面側に拡散形成されている。
更に、ソースとなる一導電型半導体領域としてｎ+ 層３
４がｐ型層３３の領域内においてその表面側に拡散形成
されている。なお、ｐ型層３３及びｎ+ 層３４は凹部３
２ａから所定距離隔てて凹部３２ａを取り巻くようにリ
ング状に形成されている。断面Ｔ形ゲート電極３６は、
絶縁層３５を介してｎ+ 型層３４よりも内側においてｐ
型層３３の表面を被膜しており、更に凹部３２ａ内に延
びている。ソース電極３７は、ｎ+ 型層３４及びこれよ
りも外側のｐ型層３３にオーミック接続している。な
お、各電極３６、３７の材質は、アルミニウム等の金
属、ＭｏＳｉ2等のシリサイド、あるいは多結晶シリコ
ン等の半導体である。
形態の断面構造を示す。図１において、ドレインとなる
一導電型半導体領域として、ｎ+ 型半導体基板３１の上
にｎ- 型層３２がエピタキシャル法により形成されてい
る。トレンチ構造用凹部３２ａはｎ- 型層３２の表面側
に形成されている。他導電型半導体領域としてのｐ型層
３３は、ｎ- 型層３２の表面側に拡散形成されている。
更に、ソースとなる一導電型半導体領域としてｎ+ 層３
４がｐ型層３３の領域内においてその表面側に拡散形成
されている。なお、ｐ型層３３及びｎ+ 層３４は凹部３
２ａから所定距離隔てて凹部３２ａを取り巻くようにリ
ング状に形成されている。断面Ｔ形ゲート電極３６は、
絶縁層３５を介してｎ+ 型層３４よりも内側においてｐ
型層３３の表面を被膜しており、更に凹部３２ａ内に延
びている。ソース電極３７は、ｎ+ 型層３４及びこれよ
りも外側のｐ型層３３にオーミック接続している。な
お、各電極３６、３７の材質は、アルミニウム等の金
属、ＭｏＳｉ2等のシリサイド、あるいは多結晶シリコ
ン等の半導体である。
【００１２】以上の構成により、凹部３２ａ内に絶縁層
３５を介してＴ形ゲート電極３６が配置されている。こ
のため、従来例のような寄生縦型ＭＯＳトランジスタが
形成されない。この結果、ゲート電極３６に電圧を印加
したときにｎ- 型層１２の凹部３２ａの近傍の部位に電
荷が集中して、この部位の抵抗が低くなる。このため、
上述の図６の構造では生じていたＲJFETが生じない。な
おこのため、上述の図６に示すものよりもオン抵抗を小
さくできる。更に、チャネルは、ｐ型層３３内のｐ型不
純物の横方向拡散による部分に形成されるので、凹部３
２ａ形成のための反応性イオンエッチング（ＲＩＥ）に
よってチャネルがダメージを受けることがないため、チ
ャネル抵抗が小さい。このため、オン抵抗が上述の図７
に示すものよりも小さくなる。以上により、オン抵抗が
上述の従来例よりも小さくなる。
３５を介してＴ形ゲート電極３６が配置されている。こ
のため、従来例のような寄生縦型ＭＯＳトランジスタが
形成されない。この結果、ゲート電極３６に電圧を印加
したときにｎ- 型層１２の凹部３２ａの近傍の部位に電
荷が集中して、この部位の抵抗が低くなる。このため、
上述の図６の構造では生じていたＲJFETが生じない。な
おこのため、上述の図６に示すものよりもオン抵抗を小
さくできる。更に、チャネルは、ｐ型層３３内のｐ型不
純物の横方向拡散による部分に形成されるので、凹部３
２ａ形成のための反応性イオンエッチング（ＲＩＥ）に
よってチャネルがダメージを受けることがないため、チ
ャネル抵抗が小さい。このため、オン抵抗が上述の図７
に示すものよりも小さくなる。以上により、オン抵抗が
上述の従来例よりも小さくなる。
【００１３】
【００１４】
【００１５】
【００１６】図１において、Ｔ形ゲート電極３６ａは、
そのうち少なくとも凹部３２ａ内に位置する最も底の部
分がｎ+ 型半導体で構成されている。そしてゲート電極
３６ａのうちｎ+ 型半導体で構成されている部分とｎ+
型半導体基板３１との間にｐ型半導体領域３６ｂが介在
されている。このため、ゲート電極３６ａとｎ+ 型半導
体基板３１との間にダイオード構造が形成されることに
なる。
そのうち少なくとも凹部３２ａ内に位置する最も底の部
分がｎ+ 型半導体で構成されている。そしてゲート電極
３６ａのうちｎ+ 型半導体で構成されている部分とｎ+
型半導体基板３１との間にｐ型半導体領域３６ｂが介在
されている。このため、ゲート電極３６ａとｎ+ 型半導
体基板３１との間にダイオード構造が形成されることに
なる。
【００１７】以上の構成により、ゲート・ドレイン間
に、ｐ型半導体領域３６ｂがパンチスルーする電圧以上
の電圧が印加された場合、ｎ+ 型ゲート電極３６ａとｎ
+ 型ドレイン領域３１との間がパンチスルーする。ｎ+
型ドレイン電極３１の電位が異常に上昇した場合、ＤＭ
ＯＳがオンすることによってＤＭＯＳが破壊されること
を防ぐことができる。更に、Ｐ型領域３６ｂを追加して
も、チップ面積が増加しない。なお、この構造におい
て、ｐ型半導体領域３６ｂの厚さを加減することによっ
て、前記パンチスルー電圧を調整することができる。更
に、ゲート電極３６ａとドレイン３１との間に直列に接
続された複数のダイオードを形成してもよい。
に、ｐ型半導体領域３６ｂがパンチスルーする電圧以上
の電圧が印加された場合、ｎ+ 型ゲート電極３６ａとｎ
+ 型ドレイン領域３１との間がパンチスルーする。ｎ+
型ドレイン電極３１の電位が異常に上昇した場合、ＤＭ
ＯＳがオンすることによってＤＭＯＳが破壊されること
を防ぐことができる。更に、Ｐ型領域３６ｂを追加して
も、チップ面積が増加しない。なお、この構造におい
て、ｐ型半導体領域３６ｂの厚さを加減することによっ
て、前記パンチスルー電圧を調整することができる。更
に、ゲート電極３６ａとドレイン３１との間に直列に接
続された複数のダイオードを形成してもよい。
【００１８】
【００１９】図２は、上述の実施の形態の平面の第１の
例の概略を示す。図２において、メッシュ状ゲート５１
の開孔部５１ａにｎ+ 型層５２ａ及びｐ型層５３ａが露
出している。同様に開孔部５１ｂにｎ+ 型層５２ｂ及び
ｐ型層５３ｂが露出し、開孔部５１ｃにｎ+ 型層５２ｃ
及びｐ型層５３ｃが露出し、開孔部５１ｄにｎ+ 型層５
２ｄ及びｐ型層５３ｄが露出している。図３は、上述の
実施の形態の平面の第２の例の概略を示す。図３におい
て、ｎ+ 型層６２ａが島状ゲート電極６１ａの周囲に露
出している。同様にｎ+ 型層６２ｂが島状ゲート電極６
１ｂの周囲に露出し、ｎ+ 型層６２ｃが島状ゲート電極
６１ｃの周囲に露出し、ｎ+ 型層６２ｄが島状ゲート電
極６１ｄの周囲に露出している。なお、６３はｐ型層で
ある。
例の概略を示す。図２において、メッシュ状ゲート５１
の開孔部５１ａにｎ+ 型層５２ａ及びｐ型層５３ａが露
出している。同様に開孔部５１ｂにｎ+ 型層５２ｂ及び
ｐ型層５３ｂが露出し、開孔部５１ｃにｎ+ 型層５２ｃ
及びｐ型層５３ｃが露出し、開孔部５１ｄにｎ+ 型層５
２ｄ及びｐ型層５３ｄが露出している。図３は、上述の
実施の形態の平面の第２の例の概略を示す。図３におい
て、ｎ+ 型層６２ａが島状ゲート電極６１ａの周囲に露
出している。同様にｎ+ 型層６２ｂが島状ゲート電極６
１ｂの周囲に露出し、ｎ+ 型層６２ｃが島状ゲート電極
６１ｃの周囲に露出し、ｎ+ 型層６２ｄが島状ゲート電
極６１ｄの周囲に露出している。なお、６３はｐ型層で
ある。
【００２０】図４は、上述の実施の形態の平面の第３の
例の概略を示す。図４において、前記第１の例と同様に
メッシュ状ゲート７１の各開孔部７１ａ〜７１ｇに各ｎ
+ 型層７２ａ〜７２ｇ及び各ｐ型層７３ａ〜７３ｇが露
出している。ただし、各開孔部７１ａ〜７１ｇの配置が
前記第１の例と異なる。なお、上述の各実施の形態にお
いて、ｐ型層１３、２３、３３、４３及びｎ+型層１
４、２４、３４、４４は、リング状に限定されず、凹部
１２ａ、２２ａ、３２ａ、４２ａの両側に別個に形成さ
れたものでもよい。また、ｎ型半導体領域（又は層）を
ｐ型半導体領域（又は層）とし、ｐ型半導体領域（又は
層）をｎ型半導体領域（又は層）としてもよい。
例の概略を示す。図４において、前記第１の例と同様に
メッシュ状ゲート７１の各開孔部７１ａ〜７１ｇに各ｎ
+ 型層７２ａ〜７２ｇ及び各ｐ型層７３ａ〜７３ｇが露
出している。ただし、各開孔部７１ａ〜７１ｇの配置が
前記第１の例と異なる。なお、上述の各実施の形態にお
いて、ｐ型層１３、２３、３３、４３及びｎ+型層１
４、２４、３４、４４は、リング状に限定されず、凹部
１２ａ、２２ａ、３２ａ、４２ａの両側に別個に形成さ
れたものでもよい。また、ｎ型半導体領域（又は層）を
ｐ型半導体領域（又は層）とし、ｐ型半導体領域（又は
層）をｎ型半導体領域（又は層）としてもよい。
【００２１】
【００２２】
【００２３】
【００２４】図５は、第２の実施の形態の断面構造を示
す。図５において、ｎ+ 型ドレイン層１０１の上にｎ型
ドリフト層１０２がエピタキシャル法により形成されて
いる。更に、ｐ型ボデー層１０３がｎ型ドリフト層９２
の表面側に拡散形成され、ｎ+ 型ソース領域１０４ａ、
１０４ｂがｐ型ボデー層１０３の表面から拡散形成され
ている。凹部（トレンチ）１０２ａ、１０２ｂがｎ+ 型
ソース領域１０４ａ、１０４ｂ、ｐ型ボデー層９３及び
ｎ型ドリフト層９２を貫通し、ｎ+ 型ドリフト層１０１
にまで達するように形成されている。絶縁層１０５ａが
凹部１０２ａの側壁及び後述するゲート電極１０６の上
端を被うように形成され、絶縁層１０５ｂが凹部１０２
ｂの側壁及び後述するゲート電極１０７の上端を被うよ
うに形成されている。ゲート電極１０６が凹部１０２ａ
に充填され、ゲート電極１０７が凹部１０２ｂに充填さ
れている。ゲート電極１０６は上側ｎ+ 型半導体領域１
０６ａ及び下側ｐ型半導体領域１０６ｂからなり、ゲー
ト電極１０７は上側ｎ+ 型半導体領域１０７ａ及び下側
ｐ型半導体領域１０７ｂからなる。ドレイン電極１０８
がｎ+ 型ドレイン層１０１に接続され、ソース電極１０
９がｎ+ 型ソース領域１０４ａ、１０４ｂ及びｐ型ボデ
ー層１０３に接続されている。
す。図５において、ｎ+ 型ドレイン層１０１の上にｎ型
ドリフト層１０２がエピタキシャル法により形成されて
いる。更に、ｐ型ボデー層１０３がｎ型ドリフト層９２
の表面側に拡散形成され、ｎ+ 型ソース領域１０４ａ、
１０４ｂがｐ型ボデー層１０３の表面から拡散形成され
ている。凹部（トレンチ）１０２ａ、１０２ｂがｎ+ 型
ソース領域１０４ａ、１０４ｂ、ｐ型ボデー層９３及び
ｎ型ドリフト層９２を貫通し、ｎ+ 型ドリフト層１０１
にまで達するように形成されている。絶縁層１０５ａが
凹部１０２ａの側壁及び後述するゲート電極１０６の上
端を被うように形成され、絶縁層１０５ｂが凹部１０２
ｂの側壁及び後述するゲート電極１０７の上端を被うよ
うに形成されている。ゲート電極１０６が凹部１０２ａ
に充填され、ゲート電極１０７が凹部１０２ｂに充填さ
れている。ゲート電極１０６は上側ｎ+ 型半導体領域１
０６ａ及び下側ｐ型半導体領域１０６ｂからなり、ゲー
ト電極１０７は上側ｎ+ 型半導体領域１０７ａ及び下側
ｐ型半導体領域１０７ｂからなる。ドレイン電極１０８
がｎ+ 型ドレイン層１０１に接続され、ソース電極１０
９がｎ+ 型ソース領域１０４ａ、１０４ｂ及びｐ型ボデ
ー層１０３に接続されている。
【００２５】以上の構成により、ゲート電極１０６とｎ
+ 型ドレイン層１０１との間に第１ダイオード（ｐ型半
導体領域１０６ｂとｎ+ 型ドレイン層１０１とによる）
が存在し、ゲート電極１０７とｎ+ 型ドレイン層１０１
との間に第２ダイオード（ｐ型半導体領域１０７ｂとｎ
+ 型ドレイン層１０１とによる）が存在する。このた
め、ゲート電極１０６、１０７及びソース電極１０４
ａ、１０４ｂに対してドレイン電極１０８の電位がプラ
ス側になるように電圧を印加した場合、ドレイン電圧が
異常に大きくなっても、前記第１ダイオード及び第２ダ
イオードがパンチスルーするので、ＭＯＳトランジスタ
が破壊されることを防ぐことができる。このため、ゲー
ト・ドレイン耐圧の向上を図ることができる。更に、ゲ
ート酸化膜となる絶縁層１０５ａ、１０５ｂを薄くする
ことができるので、オン抵抗の低下を図ることができ
る。このため、低オン抵抗と高耐圧の両立を図ることが
できる。なお、この場合、第１ダイオード及び第２ダイ
オードをゲート電極１０６、１０７の位置に形成してい
るので、前記第１ダイオード及び第２ダイオードを形成
したためにチップ面積が増大することがない。
+ 型ドレイン層１０１との間に第１ダイオード（ｐ型半
導体領域１０６ｂとｎ+ 型ドレイン層１０１とによる）
が存在し、ゲート電極１０７とｎ+ 型ドレイン層１０１
との間に第２ダイオード（ｐ型半導体領域１０７ｂとｎ
+ 型ドレイン層１０１とによる）が存在する。このた
め、ゲート電極１０６、１０７及びソース電極１０４
ａ、１０４ｂに対してドレイン電極１０８の電位がプラ
ス側になるように電圧を印加した場合、ドレイン電圧が
異常に大きくなっても、前記第１ダイオード及び第２ダ
イオードがパンチスルーするので、ＭＯＳトランジスタ
が破壊されることを防ぐことができる。このため、ゲー
ト・ドレイン耐圧の向上を図ることができる。更に、ゲ
ート酸化膜となる絶縁層１０５ａ、１０５ｂを薄くする
ことができるので、オン抵抗の低下を図ることができ
る。このため、低オン抵抗と高耐圧の両立を図ることが
できる。なお、この場合、第１ダイオード及び第２ダイ
オードをゲート電極１０６、１０７の位置に形成してい
るので、前記第１ダイオード及び第２ダイオードを形成
したためにチップ面積が増大することがない。
【００２６】以上詳細に説明したように、本願の第１の
発明に係わる電界効果型半導体装置によれば、ゲート電
極に形成したダイオードのパンチスルーにより電界効果
型半導体装置の破壊を防ぐことができる。また、絶縁層
としてのゲート酸化膜を薄くすることができ、オン抵抗
の低下及びゲート・ドレイン耐圧の向上を図ることがで
きる。更に、第２の発明に係わる電界効果型半導体装置
によれば、前記第１の発明の効果の他、従来例のような
寄生縦型接合トランジスタが形成されないとともに、ト
レンチ構造用凹部形成エッチングによるチャネルのダメ
ージがないので、オン抵抗を小さくすることができる。
発明に係わる電界効果型半導体装置によれば、ゲート電
極に形成したダイオードのパンチスルーにより電界効果
型半導体装置の破壊を防ぐことができる。また、絶縁層
としてのゲート酸化膜を薄くすることができ、オン抵抗
の低下及びゲート・ドレイン耐圧の向上を図ることがで
きる。更に、第２の発明に係わる電界効果型半導体装置
によれば、前記第１の発明の効果の他、従来例のような
寄生縦型接合トランジスタが形成されないとともに、ト
レンチ構造用凹部形成エッチングによるチャネルのダメ
ージがないので、オン抵抗を小さくすることができる。
【図１】本願発明の第１の実施の形態を示す断面図であ
る。
る。
【図２】前記実施の形態の第１の平面例を説明する図で
ある。
ある。
【図３】前記実施の形態の第２の平面例を説明する図で
ある。
ある。
【図４】前記実施の形態の第３の平面例を説明する図で
ある。
ある。
【図５】第２の実施形態を示す断面図である。
【図６】一従来例を示す断面図である。
【図７】他の従来例を示す断面図である。
３１ ｎ+ 型半導体基板 ３２ ｎ- 型層 ３２ａ ｎ- 型層の凹部 ３３ ｐ型層 ３４ ｎ+ 型層 ３５ 絶縁層 ３６ ゲート電極 ３６ａ ｎ+ 型ゲート電極 ３６ｂ ｐ型領域 １０１ ｎ+ 型ドレイン層 １０２ ｎ型ドリフト層 １０２ａ、１０２ｂ 凹部 １０３ ｐ型ボデー層 １０４ａ、１０４ｂ ｎ+ 型ソース領域 １０５ａ、１０５ｂ 絶縁層 １０６、１０７ ゲート電極 １０６ａ、１０７ａ ｎ+ 型半導体領域 １０６ｂ、１０７ｂ ｐ型半導体領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78
Claims (2)
- 【請求項１】 一導電型半導体ソース領域と、 一導電型半導体ドレイン領域と、 前記ソース領域と前記ドレイン領域との間に設けられた
他導電型半導体領域と、 前記他導電型半導体領域及び前記ドレイン領域に絶縁層
を介して隣接するように設けられたゲート電極とを備
え、 該ゲート電極は、一導電型半導体で形成され、他の他導
電型半導体領域を介して前記ドレイン領域に接続されて
いることを特徴とする電界効果型半導体装置。 - 【請求項２】表面に凹部が形成された、ドレインとなる
一導電型半導体領域と、 その一導電型半導体領域の表面において、前記凹部から
所定距離離れた領域に形成された他導電型半導体領域
と、 該他導電型半導体領域内に形成されたソースとなる一導
電型半導体領域と、 絶縁層を介した状態で、前記他導電型半導体領域の表面
を被膜し、前記凹部に達するゲート電極とを備え、 前記凹部の少なくとも下部において、前記ゲート電極が
一導電型半導体で形成され、他の他導電型半導体領域を
介して前記ドレイン領域に接続されていることを特徴と
する電界効果型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19062195A JP3257358B2 (ja) | 1994-08-01 | 1995-07-26 | 電界効果型半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-180209 | 1994-08-01 | ||
| JP18020994 | 1994-08-01 | ||
| JP19062195A JP3257358B2 (ja) | 1994-08-01 | 1995-07-26 | 電界効果型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08102538A JPH08102538A (ja) | 1996-04-16 |
| JP3257358B2 true JP3257358B2 (ja) | 2002-02-18 |
Family
ID=26499827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19062195A Expired - Fee Related JP3257358B2 (ja) | 1994-08-01 | 1995-07-26 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
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|---|---|---|---|---|
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| JP2010192691A (ja) * | 2009-02-18 | 2010-09-02 | Rohm Co Ltd | 半導体装置 |
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| WO2016067374A1 (ja) * | 2014-10-29 | 2016-05-06 | 株式会社日立製作所 | 半導体装置、パワーモジュール、および電力変換装置 |
| CN105322003A (zh) * | 2015-09-30 | 2016-02-10 | 深圳市可易亚半导体科技有限公司 | 绝缘栅双极型晶体管及其制备方法 |
| JP2017118024A (ja) * | 2015-12-25 | 2017-06-29 | 株式会社豊田中央研究所 | 炭化珪素半導体装置 |
| JP6283709B2 (ja) * | 2016-03-18 | 2018-02-21 | 株式会社豊田中央研究所 | 半導体装置 |
| JP6493372B2 (ja) * | 2016-12-07 | 2019-04-03 | トヨタ自動車株式会社 | 半導体装置 |
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-
1995
- 1995-07-26 JP JP19062195A patent/JP3257358B2/ja not_active Expired - Fee Related
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| JPH08102538A (ja) | 1996-04-16 |
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