JP5798517B2 - 半導体装置 - Google Patents

Description

本明細書に開示の技術は、絶縁ゲート型の半導体装置に関する。

絶縁ゲート型の半導体装置(例えば、ＭＯＳＦＥＴやＩＧＢＴ)が知られている。文献１に開示されているＭＯＳＦＥＴは、半導体層の上面に配置されたソース電極と、半導体層の下面に配置されたドレイン電極を備えている。半導体層には、ｎ型半導体のソース領域と、ソース領域の下面に接しているｐ型半導体のボディ領域と、ボディ領域の下面に接しているｎ型半導体のドリフト領域が形成されている。ソース領域は、ボディ領域によってドリフト領域から分離されている。ゲート電極は、半導体層の上面からソース領域及びボディ領域を貫通してドリフト領域に達している。ゲート電極は、ｎ型半導体であり、ゲート絶縁膜で他の領域から絶縁されている。ドレイン電極とソース電極間に順電圧が印加された状態でゲート電極にオン電圧を印加すると、ゲート電極に対向する範囲のボディ領域にチャネルが形成され、ソース領域からチャネルを通ってドリフト領域に電子が流れる。これによって、ドレイン電極とソース電極間に電流が流れる。一方、ドレイン電極とソース電極間に順電圧が印加された状態でゲート電極へのオン電圧の印加を停止すると（以下、ターンオフ状態という）、チャネルが消失し、ドレイン電極とソース電極間を流れる電流が遮断される。また、ボディ領域とドリフト領域とのｐｎ接合から空乏層が広がり、これによって、ドレイン電極とソース電極間に印加される電圧が保持される。

特開２００９−７１０９７号公報

近年、半導体装置に対してより高い耐圧性能が求められている。このため、半導体装置がターンオフ状態となったときに、ゲート絶縁膜が絶縁破壊しないことがより求められている。本明細書では、ゲート絶縁膜の絶縁破壊を抑制でき、半導体装置の耐圧性を向上させることが可能な技術を提供する。

本明細書が開示する半導体装置は、第１導電型の半導体である第１半導体領域と、第１半導体領域に接しており、第２導電型である第２半導体領域と、第２半導体領域に接しており、第２半導体領域によって第１半導体領域と分離されており、第１導電型の半導体である第３半導体領域とを備えている。また、この半導体装置は、第１半導体領域と第３半導体領域を分離している範囲の第２半導体領域に対して絶縁膜を介して対向していると共に、その一部が絶縁膜を介して第１半導体領域と対向しているゲート電極を備えている。
この半導体装置では、ゲート電極は、第２導電型の半導体である。ゲート電極は、その一部に第１半導体領域と接している部分の絶縁膜に接している第１領域を有している。そのゲート電極では、第１領域の第２導電型不純物濃度は、ゲート電極の全体の第２導電型不純物濃度を平均した値よりも低い濃度である。

上記の半導体装置では、ゲート電極が第２導電型の半導体で形成されており、第１半導体領域の導電型とは異なる導電型となっている。このため、ゲート電極（第２導電型）と第１半導体領域（第１導電型）とは絶縁膜を介して対向する。また、ゲート電極は、第１半導体領域と接している部分の絶縁膜に接している第１領域を有しており、その第１領域の第２導電型不純物濃度は、ゲート電極の全体の第２導電型不純物濃度を平均した値よりも低い。したがって、半導体装置がターンオフ状態となったときに、ゲート電極の第１領域内に空乏層が広がり易い。第1領域内に形成される空乏層の存在により、絶縁膜に印加される電界が弱められる。このため、絶縁膜の絶縁破壊が抑制され、半導体装置の耐圧性を向上させることができる。

半導体装置１０の第１実施例を示す断面図である。 第１実施例の変形例に係る半導体装置のゲート電極の下端部を拡大して示す図である。 半導体装置１０の第２実施例を示す断面図である。 半導体装置１０の第３実施例を示す断面図である。 半導体装置１０の第４実施例を示す断面図である。 半導体装置１０の第５実施例を示す断面図である。 第５実施例の変形例に係る半導体装置のゲート電極を拡大して示す図である。

以下、本明細書で開示する実施例の技術的特徴の幾つかを記す。なお、以下に記す事項は、各々単独で技術的な有用性を有している。

（特徴１） 本明細書で開示する半導体装置では、第1半導体領域上に第２半導体領域が形成され、第２半導体領域上に第３半導体領域が形成されていてもよい。この場合に、ゲート電極は、第３半導体領域及び第２半導体領域を貫通して第１半導体領域に達するトレンチ型のゲート電極であってもよい。

上記の半導体装置では、ゲート電極がトレンチ型であり、ゲート電極の下端が第１半導体領域に達している。このため、ゲート電極の下端部を被覆する絶縁膜に高電界が印加されやすい。このため、ゲート電極に第２導電型不純物濃度の低い第1領域を設けることで、絶縁膜に高電界が印加され易いトレンチゲート型の半導体装置の耐圧性を向上することができる。

（特徴２） 本明細書で開示するトレンチゲート型の半導体装置では、第１領域の第２導電型不純物濃度が、第２半導体領域の第２導電型不純物濃度よりも低くてもよい。

上記の半導体装置によれば、ゲート電極内での空乏層の伸びがより促進される。そのため、絶縁膜の絶縁破壊がより抑制され、半導体装置の耐圧性を高めることができる。

（特徴３） 本明細書で開示するトレンチゲート型の半導体装置の一態様では、ゲート電極は、第１領域上に形成された第２領域を有していてもよい。この場合、第２領域の第２導電型不純物濃度は、第１領域の第２導電型不純物濃度よりも濃くてもよい。

上記の半導体装置によれば、ゲート電極が第２導電型不純物濃度の高い第２領域を備えている。このため、ゲート電極の抵抗が低くされており、スイッチング速度を高めることができる。

（特徴４） 本明細書で開示するトレンチゲート型の半導体装置の他の態様では、第１領域は、ゲート電極の底面及び側面に形成されていてもよい。ゲート電極は、第１領域の内部に形成された第２領域をさらに有していてもよい。そして、第２領域の第２導電型不純物濃度は、第１領域の第２導電型不純物濃度よりも濃くてもよい。

上記の半導体装置によっても、ゲート電極の抵抗が低くされ、スイッチング速度を高めることができる。

第１実施例の半導体装置１０は、縦型のＭＯＳＦＥＴである。図１に示すように、半導体装置１０は、半導体基板１２と、電極、及び、絶縁膜を備えている。半導体基板１２はＳｉＣ基板である。

半導体基板１２の最下層には、ｎ型半導体であるドレイン層３０が形成されている。ドレイン層３０は、半導体基板１２の裏面の全域に形成されている。ドレイン層３０の上には、ｎ型半導体であるドリフト層３４が形成されている。ドリフト層３４のｎ型不純物濃度は、ドレイン層３０のｎ型不純物濃度よりも低い。ドリフト層３４の上側にボディ領域１４が形成されている。ボディ領域１４はｐ型半導体により形成されている。

半導体基板１２には、半導体基板１２の上面から下側に向かってトレンチ３６が形成されている。トレンチ３６は、ボディ領域１４を貫通し、その底部がドリフト層３４内に位置している。トレンチ３６の断面は、図１に示す断面（すなわち、トレンチ３６の長手方向に直交する断面）において長方形となっている。トレンチ３６の内壁を覆うように、ゲート絶縁膜２４が形成されている。ゲート絶縁膜２４はＳｉＯ₂である。

ゲート絶縁膜２４の内部には、ゲート電極４０が形成されている。ゲート電極４０は、ｐ型の多結晶シリコンである。ゲート電極４０はゲート絶縁膜２４によって、半導体基板１２から絶縁されている。ゲート電極４０はゲート配線（図示しない）とオーミック接続されている。ゲート配線はアルミ配線である。

ゲート電極４０は、第１ゲート領域４０２と第２ゲート領域４０４とを備えている。第１ゲート領域４０２は、第２ゲート領域４０４の下方（すなわち、ドリフト層３４側）に位置している。第１ゲート領域４０２と第２ゲート領域４０４の境界の上下方向の位置は、ドリフト層３４とボディ領域１４との境界よりも上側に位置している。第２ゲート領域４０４のｐ型不純物濃度は、第１ゲート領域４０２のｐ型不純物濃度よりも高く、かつ、ボディ領域１４のｐ型不純物濃度よりも高い。第１ゲート領域４０２のｐ型不純物濃度は、ゲート電極４０全体を平均したｐ型不純物濃度よりも低い。また、第１ゲート領域４０２のｐ型不純物濃度は、ボディ領域１４のｐ型不純物濃度よりも低い。

半導体基板１２の上面には、トレンチ３６の左右両側にソース領域２０が形成されている。ソース領域２０は、ｎ型の半導体である。ソース領域２０のｎ型不純物濃度は、ドリフト層３４のｎ型不純物濃度よりも高い。ソース領域２０は、ゲート電極４０を被覆するゲート絶縁膜２４に接している。半導体基板１２の上面の内、ソース領域２０が形成されていない部分では、ボディ領域１４が上面に露出している。ソース領域２０の下側では、ボディ領域１４がゲート絶縁膜２４に接している。

ゲート電極４０の上面を覆うように層間絶縁膜２３が形成されている。層間絶縁膜２３の厚みは、ゲート絶縁膜２４の厚みよりも厚い。半導体基板１２の上面には、ソース電極２２が形成されている。ソース電極２２は層間絶縁膜２３によって、ゲート電極４０から絶縁されている。ソース電極２２は、ソース領域２０とオーミック接続されている。ソース電極２２は、ボディ領域１４とオーミック接続されている。ドレイン層３０の下面には、ドレイン電極３２が形成されている。ドレイン電極３２は、ドレイン層３０とオーミック接続されている。

上述したように、ゲート電極４０は、その底部にｐ型不純物濃度の低い第１ゲート領域４０２を有している。図１から明らかなように、第１ゲート領域４０２は、ゲート絶縁膜２４を介してドリフト層３４と対向している。すなわち、第１ゲート領域４０２は、ドリフト層３４と接している部分のゲート絶縁膜２４に接している。また、第１ゲート領域４０２と第２ゲート領域４０４の境界は、ドリフト層３４とボディ領域１４との境界よりも上側に位置している。したがって、ドリフト層３４とボディ領域の境界部分は、ゲート絶縁膜２４を介して第１ゲート領域４０２と対向している。すなわち、第１ゲート領域４０２は、ドリフト層３４とボディ領域１４の境界部分が接している部分のゲート絶縁膜２４に接している。

上記の半導体装置１０の使用時には、ドレイン電極３２がソース電極２２に対して高電位となるように、ソース電極２２とドレイン電極３２の間に高電圧が印加される。ソース電極２２とドレイン電極３２との間に電流を流す場合は、ゲート電極４０に所定の電圧（オン電圧）を印加する。これによって、ボディ領域１４のうち、ゲート絶縁膜２４を介してゲート電極４０に対向する領域にチャネルが形成される。その結果、ソース領域２０とドリフト領域３４がチャネルにより接続され、ソース電極２２からドレイン電極３２に向かって電子が流れる。これによって、ドレイン電極３２からソース電極２２に向かって電流が流れる。

ここで、ゲート電極４０の第２ゲート領域４０４のｐ型不純物濃度は、ボディ領域１４のｐ型不純物濃度よりも高く、かつ、第１ゲート領域４０２よりも高濃度である。そのため、ゲート電極４０の全体のｐ型不純物濃度が低い場合と比較して、ゲート電極４０の抵抗は低い。またゲート配線とゲート電極４０（すなわち、第２ゲート領域４０４）との接触抵抗も低い。このため、半導体装置１０のスイッチング速度が低下することが抑制されている。

一方、ゲート電極４０に印加しているオン電圧を停止すると、ボディ領域１４に形成されていたチャネルが消失し、ドレイン電極３２とソース電極２２の間を流れる電流が遮断される。また、ボディ領域１４とドリフト層３４とのｐｎ接合面から空乏層が広がる。この空乏層によって、ソース電極２２とドレイン電極３２の間の電圧が保持される。

また、本実施例では、ゲート電極４０がｐ型半導体であり、ドリフト層３４とゲート絶縁膜２４を介して対向する第１ゲート領域４０２のｐ型不純物濃度が低い。このため、ゲート電極４０の第１ゲート領域４０２内にも空乏層が伸展する。すなわち、第１ゲート領域４０２のゲート絶縁膜２４（詳細には、ドリフト層３４と接する部分のゲート絶縁膜２４）との境界から、第１ゲート領域４０２の内部に向かって空乏層が伸展する。その結果、ゲート絶縁膜２４に印加される電界が緩和される。特に、ゲート絶縁膜２４のうち、ゲート電極４０の下端のコーナ部の近傍、及び、ドリフト層３４とボディ領域１４の境界部の近傍には高電界が印加されるが、この部分と隣接する第１ゲート領域４０２には空乏層が形成されている。その結果、ゲート絶縁膜２４に印加される高電界が緩和され、ゲート絶縁膜２４の絶縁破壊が抑制される。

また、第１ゲート領域４０２のｐ型不純物濃度は、ボディ領域１４のＰ型不純物濃度よりも低い。このため、第１ゲート領域４０２に生じる空乏層は、そうでない場合と比較してより広がり易くなっている。従って、本実施例の半導体装置１０は、耐圧性能が高い。

最後に、上述した実施例と請求項との対応関係を説明しておく。ドリフト層３４が請求項でいう「第１半導体領域」の一例であり、ボディ領域１４が請求項でいう「第２半導体領域」の一例であり、ソース領域２０が請求項でいう「第３半導体領域」の一例であり、第１ゲート領域４０２が請求項でいう「第１領域」の一例である。

なお、上述した実施例では、ゲート電極４０の下部の全体をｐ型不純物濃度の低い第１ゲート領域４０２としたが、本明細書に開示の技術はこのような例に限られない。例えば、図２に示す領域８０２において、ｐ型不純物濃度が低ければよい。すなわち、領域８０２は、ゲート電極４０の一部であって、ゲート絶縁膜２４の内、ゲート絶縁膜２４とドリフト層３４が接している部分に接している領域（以下、近接領域という）である。

図２に示すように、近接領域８０２は以下のように定義される。点２４２、点２４３は、ボディ領域１４とドリフト層３４の境界線が、ゲート絶縁膜２４の外面と交わる点である。垂線２４９、２５０は、点２４２、点２４３のそれぞれから、ゲート絶縁膜２４の内面に対して引かれた垂線である。曲線２５１は、ゲート電極４０の内側においてゲート絶縁膜２４の内面との距離が一定距離ｄ１である曲線である。一定距離ｄ１は、ゲート電極４０内に形成したい空乏層の幅に応じて適宜決定することができる。例えば、一定距離ｄ１をゲート電極４０の上下方向の寸法の１０％とすることができる。近接領域８０２は、ゲート絶縁膜２４の内面、曲線２５１、垂線２４９、垂線２５０に囲まれた領域として定義される。

上記のように、近接領域８０２においてｐ型不純物濃度が低ければ、近接領域とゲート絶縁膜２４の境界から近接領域８０２内に空乏層が伸び、これによって、ゲート絶縁膜２４に作用する電界を緩和することができる。したがって、ゲート電極４０のうち近接領域８０２のｐ型不純物濃度を低く調整すれば、ゲート電極４０内に空乏層を広げることができ、ゲート絶縁膜２４の絶縁破壊を抑制することができる。なお、近接領域８０２のみｐ型不純物濃度を低くした場合は、ゲート電極４０の抵抗をより小さくできる。このため、半導体装置の耐圧を向上しながらスイッチング特性の低下を効果的に抑制することができる。

図３は、第２実施例の半導体装置１０の断面図である。以下の実施例において、第１実施例と同一の構成には同一の符号を付ける。以下の実施例において、ゲート電極４０は、第1実施例と同様にｐ型の多結晶シリコンである。ゲート電極４０は第１ゲート領域５０２と第２ゲート領域５０４を備えている。

第１領域５０２は、ゲート電極４０の最下層部の領域５０２ａ（以下、第１部分という）と、ゲート電極４０の両側の側面に沿った領域５０２ｂ（以下、第２部分という）とからなる。図２に示す断面において、第１領域５０２の第１部分５０２ａの上下方向の幅は、例えば、ゲート電極の上下方向の寸法の１５％とすることができる。第１部分５０２ａの左右方向の寸法はゲート電極４０の左右方向の幅と等しい。第１領域５０２の第２部分５０２ｂの左右方向の幅は、例えば、ゲート電極４０の上下寸法の１５％とすることができる。第２部分５０２ｂは、下端を第１部分５０２ａに接し、上端は，ゲート電極４０の上端に達している。第１ゲート領域５０２のｐ型不純物濃度は、第２ゲート領域５０４のｐ型不純物濃度よりも低い。

第２実施例では、第１実施例と同様に、ドリフト層３４とゲート絶縁膜２４を介して対向する第１ゲート領域５０２のｐ型不純物濃度が、ゲート電極４０全体を平均したｐ型不純物濃度よりも低い。第２実施例の半導体装置１０は、第１実施例と同様に、ゲート絶縁膜２４に印加される電界が緩和され、耐圧性が高い。

図４は、第３実施例の半導体装置１０の断面図である。ゲート電極４０は、第１ゲート領域６０２と第２ゲート領域６０４とを備えている。第３実施例の第１ゲート領域６０２は、第２実施例の第１ゲート領域５０２に対し以下の点のみが異なる。すなわち、第３実施例の第１ゲート領域６０２は、ゲート電極４０の両側の側面に沿った第２部分６０２ｂの上端が、ボディ領域１４とドリフト層３４の境界の上下方向の高さ位置を超える高さ位置にとどまっている。すなわち、第２部分６０２ｂの上端がゲート電極４０の上端に達していない。

第３実施例では、第２実施例と同様に、ドリフト層３４とゲート絶縁膜２４を介して対向する第１ゲート領域６０２のｐ型不純物濃度が、ゲート電極４０全体を平均したｐ型不純物濃度よりも低い。第３実施例の半導体装置１０は、第１実施例と同様に、ゲート絶縁膜２４に印加される電界が緩和され、耐圧性が高い。

図５は、第４実施例の半導体装置１０の断面図である。ゲート電極４０は、ドリフト層３４側のｐ型不純物濃度が低く、ドリフト層３４の反対側に向かって、徐々にｐ型不純物濃度が高くなっている。

第４実施例では、図２に示す近接領域８０２に相当する領域のｐ型不純物濃度が、ゲート電極４０全体のｐ型不純物濃度よりも低い。従って、第４実施例の半導体装置１０でも、第１実施例と同様に、ゲート絶縁膜２４に印加される電界が緩和され、耐圧性が高い。

図６は、第５実施例の半導体装置１０の断面図である。第５実施例の半導体装置１０は、プレーナ型のゲート電極を備えるＭＯＳＦＥＴである。ゲート電極９０は、第１ゲート領域９０６と、第１ゲート領域９０６上に形成された第２ゲート領域９０８を備えている。第１ゲート領域９０６は、ゲート絶縁膜２４を介してドリフト層３４に対向している。第１ゲート領域９０６は断面が長方形である。第１ゲート領域９０６の上下方向の幅は、例えば、第２ゲート領域９０８の上下方向の幅と同一とすることができる。第１ゲート領域９０６のｐ型不純物濃度は、第２ゲート領域９０８のｐ型不純物濃度よりも低い。図６に示す実施例においても、ゲート絶縁膜２４を介してドリフト層３４と対向する第１ゲート領域９０６のｐ型不純物濃度がゲート電極９０全体を平均したｐ型不純物濃度よりも低い。このため、第１ゲート領域９０６内に空乏層が伸び、ゲート絶縁膜２４に印加される電界を緩和する。したがって、第５実施例の半導体装置１０でも、ゲート絶縁膜２４の絶縁破壊を抑制でき、耐圧性を向上することができる。

なお、プレーナ型のゲート電極を用いる場合は、図７に示す近接領域８０２において、少なくともｐ型不純物濃度を低くすればよい。近接領域８０２は、ドリフト層３４に接する範囲のゲート絶縁膜２４に接し、ゲート電極９０の底面からの距離がｄ１の範囲内の領域である。近接領域８０２のｐ型不純物濃度を低くすることで、第１実施例と同様に、ゲート絶縁膜２４に印加される電界が緩和され、ゲート絶縁膜２４の絶縁破壊を抑制することができる。その結果、第１実施例と同様に、耐圧性を高めることができる。

なお、上記の各実施例では、ＭＯＳＦＥＴについて説明したが、本明細書に開示の技術は、その他の半導体装置（例えば、ＩＧＢＴ等）に適用することができる。

また、上述した各実施例では、半導体基板１２がＳｉＣ半導体である場合について説明した。しかし、半導体基板の材料には、ＳｉやＧａＮ等を用いたものであってもよい。また、ゲート絶縁膜２４がＳｉＯ₂の場合について説明したが、他の材料であってもよい。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

半導体装置 １０
半導体基板 １２
ボディ領域 １４
ソース領域 ２０
ソース電極 ２２
ゲート絶縁膜 ２４
ドレイン層 ３０
ドレイン電極 ３２
ドリフト層 ３４
トレンチ ３６
ゲート電極 ４０
ゲート電極 ９０
第１ゲート領域 ４０２
第１ゲート領域 ５０２
第１ゲート領域 ６０２
第１ゲート領域 ９０６
近接領域 ８０２

Claims (2)

1. 第１導電型の半導体である第１半導体領域と、
   第１半導体領域に接しており、第２導電型の半導体である第２半導体領域と、
   第２半導体領域に接しており、第２半導体領域によって第１半導体領域と分離されており、第１導電型の半導体である第３半導体領域と、
   第１半導体領域と第３半導体領域を分離している範囲の第２半導体領域に対して絶縁膜を介して対向していると共に、その一部が絶縁膜を介して第１半導体領域と対向しているゲート電極とを備え、
   第２半導体領域は、第１半導体領域上に形成されており、
   第３半導体領域は、第２半導体領域上に形成されており、
   ゲート電極は、第３半導体領域及び第２半導体領域を貫通して第１半導体領域に達するトレンチ型のゲート電極であり、
   ゲート電極は、第２導電型の半導体であり、その一部に第１半導体領域と接している部分の絶縁膜に接している第１領域を有しており、
   第１領域の第２導電型不純物濃度は、ゲート電極の全体の第２導電型不純物濃度を平均した値よりも低い濃度であり、
   第１領域は、ゲート電極の底面及び側面に形成されており、
   ゲート電極は、第１領域の内部に形成された第２領域をさらに有しており、
   第２領域の第２導電型不純物濃度は、第１領域の第２導電型不純物濃度よりも濃い、半導体装置。
2. 第１領域の第２導電型不純物濃度は、第２半導体領域の第２導電型不純物濃度よりも低い、請求項１に記載の半導体装置。