JPH09181304A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH09181304A JPH09181304A JP7333422A JP33342295A JPH09181304A JP H09181304 A JPH09181304 A JP H09181304A JP 7333422 A JP7333422 A JP 7333422A JP 33342295 A JP33342295 A JP 33342295A JP H09181304 A JPH09181304 A JP H09181304A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
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- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
Abstract
(57)【要約】
【課題】 電界効果型半導体装置において、オン抵抗を
小さくするとともにソース・ドレイン間耐圧及びゲート
・ソース間耐圧を高くすること。 【解決手段】 第１導電型のソース・ドレイン領域１
１、１４と、該ソース・ドレイン領域１１、１４の間に
存在する第１の第２導電型領域１３と、該第１の第２導
電型領域１３及び前記ドレイン領域１１に絶縁膜１５ｂ
を介して隣接するように形成されたゲート電極１７と、
該ゲート電極１７の前記ドレイン領域１２側端部のコー
ナーを前記絶縁膜１５ｂを介して被うように形成された
第２の第２導電型領域１６とを具備することを特徴とす
る半導体装置。
小さくするとともにソース・ドレイン間耐圧及びゲート
・ソース間耐圧を高くすること。 【解決手段】 第１導電型のソース・ドレイン領域１
１、１４と、該ソース・ドレイン領域１１、１４の間に
存在する第１の第２導電型領域１３と、該第１の第２導
電型領域１３及び前記ドレイン領域１１に絶縁膜１５ｂ
を介して隣接するように形成されたゲート電極１７と、
該ゲート電極１７の前記ドレイン領域１２側端部のコー
ナーを前記絶縁膜１５ｂを介して被うように形成された
第２の第２導電型領域１６とを具備することを特徴とす
る半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特にトレンチ型電界効果半導体装置
のオン抵抗及び耐圧を向上させるものに関するものであ
る。
の製造方法に関し、特にトレンチ型電界効果半導体装置
のオン抵抗及び耐圧を向上させるものに関するものであ
る。
【０００２】
【従来の技術】パワ−ＭＯＳＦＥＴのオン抵抗を低減す
る技術として、トレンチゲートを有するＵＭＯＳＦＥＴ
が知られている。パワー半導体装置及び集積回路につい
ての１９９２年国際シンポジウムの報告（東京で開催）
３００〜３０２頁「二重ゲート構造を有する高耐圧ＵＭ
ＯＳ−ＦＥＴの研究」（Proceeding of 1992 Internati
onal Symposium on Power Semiconductor Devices ＆ I
Cs,Tokyo,pp.300-302 “A STUDY ON HIGH BLOCKING VOL
TAGE UMOS-FET WITH A DOUBLE GATE STRUCTURE”）がこ
のトレンチ型ゲート電極を有するＭＯＳ−ＦＥＴの従来
例を示している。図６〜図９は、この従来例を示す。
る技術として、トレンチゲートを有するＵＭＯＳＦＥＴ
が知られている。パワー半導体装置及び集積回路につい
ての１９９２年国際シンポジウムの報告（東京で開催）
３００〜３０２頁「二重ゲート構造を有する高耐圧ＵＭ
ＯＳ−ＦＥＴの研究」（Proceeding of 1992 Internati
onal Symposium on Power Semiconductor Devices ＆ I
Cs,Tokyo,pp.300-302 “A STUDY ON HIGH BLOCKING VOL
TAGE UMOS-FET WITH A DOUBLE GATE STRUCTURE”）がこ
のトレンチ型ゲート電極を有するＭＯＳ−ＦＥＴの従来
例を示している。図６〜図９は、この従来例を示す。
【０００３】図６は、浅いトレンチゲートを有するＵＭ
ＯＳＦＥＴの例である。図６において、ｎ+ 型シリコン
基板６１の上にｎ- 型シリコンエピタキシャル層６２が
形成され、ｐ型ベース領域６３がｎ- 型シリコンエピタ
キシャル層６２中に拡散形成され、更に、ｎ+ 型ソース
領域６４がｐ型ベース領域６３中に拡散形成されてい
る。ｐ型ベース領域６３及びｎ+ 型ソース領域６４を貫
くトレンチ６５内にゲート電極６６を形成している。該
ゲート電極６６に電圧を印加することで、トレンチ６５
側壁近傍のｐ型ベース領域６３の導電型を反転させ、ソ
ース電極６７とドレイン電極６８との間をオン・オフ制
御する。なお、６５ａ、６５ｂは酸化膜、６９はパッシ
ベーション層、７０は空乏層である。
ＯＳＦＥＴの例である。図６において、ｎ+ 型シリコン
基板６１の上にｎ- 型シリコンエピタキシャル層６２が
形成され、ｐ型ベース領域６３がｎ- 型シリコンエピタ
キシャル層６２中に拡散形成され、更に、ｎ+ 型ソース
領域６４がｐ型ベース領域６３中に拡散形成されてい
る。ｐ型ベース領域６３及びｎ+ 型ソース領域６４を貫
くトレンチ６５内にゲート電極６６を形成している。該
ゲート電極６６に電圧を印加することで、トレンチ６５
側壁近傍のｐ型ベース領域６３の導電型を反転させ、ソ
ース電極６７とドレイン電極６８との間をオン・オフ制
御する。なお、６５ａ、６５ｂは酸化膜、６９はパッシ
ベーション層、７０は空乏層である。
【０００４】図９（ｃ）は、深いトレンチゲートを有す
るＵＭＯＳＦＥＴの例である。図９（ｃ）において、ｎ
- 型シリコンエピタキシャル層（以下、ｎ- 型エピタキ
シャル層とする。）８２を貫いてｎ+ 型シリコン基板
（以下、ｎ+ 型基板とする。）８１まで至る深いトレン
チ８５内にトレンチ型ゲート電極８６が形成されてい
る。該深いトレンチ型ゲート電極８６を有するＵＭＯＳ
ＦＥＴは、オン状態でトレンチ８５近傍のｎ- 型エピタ
キシャル層８２がキャリア蓄積状態となり、ｎ-型エピ
タキシャル層８２の抵抗を小さくする。この結果、上述
の浅いトレンチ型ゲート電極６６を有するＵＭＯＳＦＥ
Ｔよりもオン抵抗を低減できる。
るＵＭＯＳＦＥＴの例である。図９（ｃ）において、ｎ
- 型シリコンエピタキシャル層（以下、ｎ- 型エピタキ
シャル層とする。）８２を貫いてｎ+ 型シリコン基板
（以下、ｎ+ 型基板とする。）８１まで至る深いトレン
チ８５内にトレンチ型ゲート電極８６が形成されてい
る。該深いトレンチ型ゲート電極８６を有するＵＭＯＳ
ＦＥＴは、オン状態でトレンチ８５近傍のｎ- 型エピタ
キシャル層８２がキャリア蓄積状態となり、ｎ-型エピ
タキシャル層８２の抵抗を小さくする。この結果、上述
の浅いトレンチ型ゲート電極６６を有するＵＭＯＳＦＥ
Ｔよりもオン抵抗を低減できる。
【０００５】図７〜図９は、深いトレンチ型ゲート電極
８６を有するＵＭＯＳＦＥＴ（上述の図９（ｃ）に示す
もの）の製造方法を図示したものである。先ず、図７
（ａ）に示すように、ｎ- 型エピタキシャル層８２を有
するｎ+ 型基板８１にｐ型ベース拡散層８３、ｎ+ 型ソ
ース拡散層８４及び酸化膜８５ａが順次形成される。次
に、図７（ｂ）に示すように、トレンチ８５がｎ+ 型ソ
ース拡散層８４、ｐ型ベ−ス拡散層８３及びｎ- 型エピ
タキシャル層８２を貫通し、ｎ+ 型基板８１に達するよ
うに形成される。次に、図７（ｃ）に示すように、トレ
ンチ８５の壁を被うように厚い酸化膜８５ｂが形成され
る。次に、図８（ａ）に示すように、ゲート電極８６用
ポリシリコン層がトレンチ８５内に充填される。
８６を有するＵＭＯＳＦＥＴ（上述の図９（ｃ）に示す
もの）の製造方法を図示したものである。先ず、図７
（ａ）に示すように、ｎ- 型エピタキシャル層８２を有
するｎ+ 型基板８１にｐ型ベース拡散層８３、ｎ+ 型ソ
ース拡散層８４及び酸化膜８５ａが順次形成される。次
に、図７（ｂ）に示すように、トレンチ８５がｎ+ 型ソ
ース拡散層８４、ｐ型ベ−ス拡散層８３及びｎ- 型エピ
タキシャル層８２を貫通し、ｎ+ 型基板８１に達するよ
うに形成される。次に、図７（ｃ）に示すように、トレ
ンチ８５の壁を被うように厚い酸化膜８５ｂが形成され
る。次に、図８（ａ）に示すように、ゲート電極８６用
ポリシリコン層がトレンチ８５内に充填される。
【０００６】次に、図８（ｂ）に示すように、厚い酸化
膜８５ｂの上部が除去される。次に、図８（ｃ）に示す
ように、薄い酸化膜８５ｃが厚い酸化膜８５ｂを除去し
た部分に形成される。次に、図９（ａ）に示すように、
再度ゲート電極８６用ポリシリコン層がトレンチ８５内
に充填される。次に、図９（ｂ）に示すように、酸化膜
８５ｄが形成される。次に、図９（ｃ）に示すように、
酸化膜８５ｄの一部分が除去され、ソース電極８７、ド
レイン電極８８、パッシベーション膜８９が順次形成さ
れる。なお、９０は空乏層である。
膜８５ｂの上部が除去される。次に、図８（ｃ）に示す
ように、薄い酸化膜８５ｃが厚い酸化膜８５ｂを除去し
た部分に形成される。次に、図９（ａ）に示すように、
再度ゲート電極８６用ポリシリコン層がトレンチ８５内
に充填される。次に、図９（ｂ）に示すように、酸化膜
８５ｄが形成される。次に、図９（ｃ）に示すように、
酸化膜８５ｄの一部分が除去され、ソース電極８７、ド
レイン電極８８、パッシベーション膜８９が順次形成さ
れる。なお、９０は空乏層である。
【０００７】
【発明が解決しようとする課題】しかしながら、上記図
７〜図９の従来例では、ＵＭＯＳ−ＦＥＴにおいてチャ
ネルを形成するため、トレンチ８５の底部がｐ型ベース
領域８３よりも深い位置に形成される必要があり、ま
た、比較的大きな抵抗分を有するｎ- 型エピタキシャル
層８２の抵抗を小さくし、オン抵抗を小さくするには、
トレンチ８５ができるだけ深く形成され、特に、ｎ+ 型
基板８１まで至るように形成されることが望ましい。し
かし、ｐ型ベース領域８３からのトレンチ８５の底部の
突出量が増すにつれて、トレンチ８５の底部のコーナー
８５ｘにドレイン電界が集中し易く、ドレイン・ソース
間耐圧及びドレイン・ゲート間耐圧が低下するという問
題が発生した。特に、ｎ+ 型基板８１まで至る深いトレ
ンチ８５では、空乏層９０がｎ+ 型基板８１側に十分延
びないため、前記各耐圧の低下が著しい。更に、ゲート
酸化膜８５ｂ、８５ｃにドレイン・ソース間耐圧と同じ
高電圧が印加されるために、ゲート酸化膜８５ｂ、８５
ｃの信頼性が低下するという問題があった。
７〜図９の従来例では、ＵＭＯＳ−ＦＥＴにおいてチャ
ネルを形成するため、トレンチ８５の底部がｐ型ベース
領域８３よりも深い位置に形成される必要があり、ま
た、比較的大きな抵抗分を有するｎ- 型エピタキシャル
層８２の抵抗を小さくし、オン抵抗を小さくするには、
トレンチ８５ができるだけ深く形成され、特に、ｎ+ 型
基板８１まで至るように形成されることが望ましい。し
かし、ｐ型ベース領域８３からのトレンチ８５の底部の
突出量が増すにつれて、トレンチ８５の底部のコーナー
８５ｘにドレイン電界が集中し易く、ドレイン・ソース
間耐圧及びドレイン・ゲート間耐圧が低下するという問
題が発生した。特に、ｎ+ 型基板８１まで至る深いトレ
ンチ８５では、空乏層９０がｎ+ 型基板８１側に十分延
びないため、前記各耐圧の低下が著しい。更に、ゲート
酸化膜８５ｂ、８５ｃにドレイン・ソース間耐圧と同じ
高電圧が印加されるために、ゲート酸化膜８５ｂ、８５
ｃの信頼性が低下するという問題があった。
【０００８】なお、上述の図６に示す浅いトレンチ型ゲ
ート電極６６を有するＵＭＯＳＦＥＴでは、トレンチ６
５の底面をｐ型ベース領域６３の底面より僅かに深く形
成し、両底面を比較的平坦にすることにより、トレンチ
６５の底面のコーナー６５ｘに電界が集中することを回
避している。しかし、比較的大きな抵抗分を有するｎ -
型エピタキシャル層６２の抵抗を小さくできず、オン抵
抗を小さくできない。一方、前記深いトレンチ型ゲート
電極８６を有するＵＭＯＳＦＥＴでは、トレンチ８５の
底部のゲート酸化膜８５ｂをトレンチ８５の上部の酸化
膜８５ｃより厚くすることにより、前記耐圧の低下を防
いでいる。しかし、厚いゲート酸化膜８５ｂではｎ- 型
エピタキシャル層８２中に十分なキャリア蓄積効果が得
られず、オン抵抗低減効果の減少、トレンチ８５の底部
のコーナー８５ｘでの厚いゲート酸化膜８５ｂによる応
力による結晶欠陥の発生、更に、製造工程の複雑化によ
るコスト増という欠点があった。したがって、本願発明
の課題は、上述の従来例の欠点をなくし、オン抵抗が小
さくかつソース・ドレイン間耐圧及びゲート・ドレイン
間耐圧が高い電界効果型半導体装置及びその製造方法を
提供することである。
ート電極６６を有するＵＭＯＳＦＥＴでは、トレンチ６
５の底面をｐ型ベース領域６３の底面より僅かに深く形
成し、両底面を比較的平坦にすることにより、トレンチ
６５の底面のコーナー６５ｘに電界が集中することを回
避している。しかし、比較的大きな抵抗分を有するｎ -
型エピタキシャル層６２の抵抗を小さくできず、オン抵
抗を小さくできない。一方、前記深いトレンチ型ゲート
電極８６を有するＵＭＯＳＦＥＴでは、トレンチ８５の
底部のゲート酸化膜８５ｂをトレンチ８５の上部の酸化
膜８５ｃより厚くすることにより、前記耐圧の低下を防
いでいる。しかし、厚いゲート酸化膜８５ｂではｎ- 型
エピタキシャル層８２中に十分なキャリア蓄積効果が得
られず、オン抵抗低減効果の減少、トレンチ８５の底部
のコーナー８５ｘでの厚いゲート酸化膜８５ｂによる応
力による結晶欠陥の発生、更に、製造工程の複雑化によ
るコスト増という欠点があった。したがって、本願発明
の課題は、上述の従来例の欠点をなくし、オン抵抗が小
さくかつソース・ドレイン間耐圧及びゲート・ドレイン
間耐圧が高い電界効果型半導体装置及びその製造方法を
提供することである。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、本願の第１の発明の構成は、第１導電型のソース・
ドレイン領域と、該ソース・ドレイン領域の間に存在す
る第１の第２導電型領域と、該第１の第２導電型領域及
び前記ドレイン領域に絶縁膜を介して隣接するように形
成されたゲート電極と、該ゲート電極の前記ドレイン領
域側端部のコーナーを前記絶縁膜を介して被うように形
成された第２の第２導電型領域とを具備することを特徴
とする半導体装置である。
め、本願の第１の発明の構成は、第１導電型のソース・
ドレイン領域と、該ソース・ドレイン領域の間に存在す
る第１の第２導電型領域と、該第１の第２導電型領域及
び前記ドレイン領域に絶縁膜を介して隣接するように形
成されたゲート電極と、該ゲート電極の前記ドレイン領
域側端部のコーナーを前記絶縁膜を介して被うように形
成された第２の第２導電型領域とを具備することを特徴
とする半導体装置である。
【００１０】上記第１の発明の構成により、ゲート電
極、ソース領域、ドレイン領域、絶縁膜及び第１の第２
導電型領域により通常のＭＯＳＦＥＴ動作をするととも
に、ゲート電極のドレイン領域側端部のコーナーを絶縁
膜を介して被う第２の第２導電型領域により、ドレイン
・ソース間バイアス時にＰＮ接合の空乏層が形成され、
ゲート電極のドレイン領域側端部のコーナーでの電界集
中が緩和されるので、ゲート絶縁膜を厚くしなくてもゲ
ート・ドレイン間耐圧及びソース・ドレイン間耐圧が確
保される。
極、ソース領域、ドレイン領域、絶縁膜及び第１の第２
導電型領域により通常のＭＯＳＦＥＴ動作をするととも
に、ゲート電極のドレイン領域側端部のコーナーを絶縁
膜を介して被う第２の第２導電型領域により、ドレイン
・ソース間バイアス時にＰＮ接合の空乏層が形成され、
ゲート電極のドレイン領域側端部のコーナーでの電界集
中が緩和されるので、ゲート絶縁膜を厚くしなくてもゲ
ート・ドレイン間耐圧及びソース・ドレイン間耐圧が確
保される。
【００１１】更に、第２の発明の構成は、第１導電型の
ドレイン領域を形成する工程と、該ドレイン領域に隣接
するように第１の第２導電型領域を形成する工程と、該
第１の第２導電型領域に隣接するように第１導電型のソ
ース領域を形成する工程と、第２の第２導電型領域をゲ
ート電極形成予定個所の前記ドレイン領域側端部のコー
ナーを絶縁膜を介して被うように形成する工程と、前記
ゲート電極形成予定個所にゲート電極を前記第１の第２
導電型領域及び前記ドレイン領域に前記絶縁膜を介して
隣接するように形成する工程とを具備することを特徴と
する半導体装置の製造方法である。
ドレイン領域を形成する工程と、該ドレイン領域に隣接
するように第１の第２導電型領域を形成する工程と、該
第１の第２導電型領域に隣接するように第１導電型のソ
ース領域を形成する工程と、第２の第２導電型領域をゲ
ート電極形成予定個所の前記ドレイン領域側端部のコー
ナーを絶縁膜を介して被うように形成する工程と、前記
ゲート電極形成予定個所にゲート電極を前記第１の第２
導電型領域及び前記ドレイン領域に前記絶縁膜を介して
隣接するように形成する工程とを具備することを特徴と
する半導体装置の製造方法である。
【００１２】上記第２の発明の構成により、第１導電型
のドレイン領域を形成し、該ドレイン領域に隣接するよ
うに第１の第２導電型領域を形成し、その後、該第１の
第２導電型領域に隣接するように第１導電型のソース領
域を形成しているので、第１の第２導電型領域がソース
領域とドレイン領域とに隣接することになる。更に、第
２の第２導電型領域をゲート電極形成予定個所の前記ド
レイン領域側端部のコーナーを絶縁膜を介して被うよう
に形成し、その後、前記ゲート電極形成予定個所にゲー
ト電極を前記第１の第２導電型領域及び前記ドレイン領
域に前記絶縁膜を介して隣接するように形成するので、
ゲート電極を形成するとともに、該ゲート電極の前記ド
レイン領域側端部のコーナーを前記絶縁膜を介して被う
第２の第２導電型領域を形成することができる。このた
め、前記第１の発明の構成に係わる半導体装置を容易に
製造することができる。
のドレイン領域を形成し、該ドレイン領域に隣接するよ
うに第１の第２導電型領域を形成し、その後、該第１の
第２導電型領域に隣接するように第１導電型のソース領
域を形成しているので、第１の第２導電型領域がソース
領域とドレイン領域とに隣接することになる。更に、第
２の第２導電型領域をゲート電極形成予定個所の前記ド
レイン領域側端部のコーナーを絶縁膜を介して被うよう
に形成し、その後、前記ゲート電極形成予定個所にゲー
ト電極を前記第１の第２導電型領域及び前記ドレイン領
域に前記絶縁膜を介して隣接するように形成するので、
ゲート電極を形成するとともに、該ゲート電極の前記ド
レイン領域側端部のコーナーを前記絶縁膜を介して被う
第２の第２導電型領域を形成することができる。このた
め、前記第１の発明の構成に係わる半導体装置を容易に
製造することができる。
【００１３】
【発明の実施の形態】次に、本願発明の実施の形態を図
面を参照して説明する。図１及び図２は本願発明の第１
の実施の形態を示す。なお、図２は図１の続きである。
先ず、図１（ａ）に示すように、ｎ+ 型シリコン基板
（以下ｎ+ 型基板とする。）１１の上にｎ- 型シリコン
エピタキシャル層（以下ｎ- 型エピタキシャル層とす
る。）１２を形成する。なお、ｎ+ 型基板１１とｎ- 型
エピタキシャル層１２とが第１導電型ドレイン領域とな
る。その後、第２導電型としてのｐ型ベース領域１３を
ｎ- 型エピタキシャル層１２中に拡散形成する。更に、
ｎ+ 型ソース領域１４をｐ型ベース領域１３中に拡散形
成し、絶縁膜としての酸化膜１５ａをｐ型ベース領域１
３及びｎ+ 型ソース領域１４の表面を被うように形成す
る。
面を参照して説明する。図１及び図２は本願発明の第１
の実施の形態を示す。なお、図２は図１の続きである。
先ず、図１（ａ）に示すように、ｎ+ 型シリコン基板
（以下ｎ+ 型基板とする。）１１の上にｎ- 型シリコン
エピタキシャル層（以下ｎ- 型エピタキシャル層とす
る。）１２を形成する。なお、ｎ+ 型基板１１とｎ- 型
エピタキシャル層１２とが第１導電型ドレイン領域とな
る。その後、第２導電型としてのｐ型ベース領域１３を
ｎ- 型エピタキシャル層１２中に拡散形成する。更に、
ｎ+ 型ソース領域１４をｐ型ベース領域１３中に拡散形
成し、絶縁膜としての酸化膜１５ａをｐ型ベース領域１
３及びｎ+ 型ソース領域１４の表面を被うように形成す
る。
【００１４】次に、図１（ｂ）に示すように、異方性エ
ッチングによりゲート電極１７形成予定個所としてのト
レンチ１５を酸化膜１５ａ、ｎ+ 型ソース領域１４、ｐ
型ベース領域１３、ｎ- 型エピタキシャル層１２を貫通
し、ｎ+ 型基板１１に達するように形成する。次に、図
１（ｃ）に示すように、トレンチ１５の壁を被うように
酸化膜１５ｂを形成する。なお、１５ｘはトレンチ１５
の底部のコーナーである。次に、図１（ｄ）に示すよう
に、イオン注入法によりトレンチ１５の底部の酸化膜１
５ｂを介してｐ型不純物をｎ+ 型基板１１に注入し、熱
処理をすることによりｐ型領域１６を形成する。なお、
ｐ型領域１６は、酸化膜１５ｂを介して前記トレンチ１
５の底部のコーナー１５ｘを被っている。
ッチングによりゲート電極１７形成予定個所としてのト
レンチ１５を酸化膜１５ａ、ｎ+ 型ソース領域１４、ｐ
型ベース領域１３、ｎ- 型エピタキシャル層１２を貫通
し、ｎ+ 型基板１１に達するように形成する。次に、図
１（ｃ）に示すように、トレンチ１５の壁を被うように
酸化膜１５ｂを形成する。なお、１５ｘはトレンチ１５
の底部のコーナーである。次に、図１（ｄ）に示すよう
に、イオン注入法によりトレンチ１５の底部の酸化膜１
５ｂを介してｐ型不純物をｎ+ 型基板１１に注入し、熱
処理をすることによりｐ型領域１６を形成する。なお、
ｐ型領域１６は、酸化膜１５ｂを介して前記トレンチ１
５の底部のコーナー１５ｘを被っている。
【００１５】次に、図２（ａ）に示すように、ゲート電
極１７用ポリシリコンをトレンチ１５内に充填する。次
に、図２（ｂ）に示すように、トレンチ１５内にゲート
電極１７を被うように酸化膜１５ｃを形成する。次に、
図２（ｃ）に示すように、酸化膜１５ｃのうち一部分を
除去し、ｎ+ 型ソース領域１４の表面の一部分及びｐ型
ベース領域１３の表面を露出させ、ソース電極１８をｎ
+ 型ソース領域１４及びｐ型ベース領域１３の表面に形
成する。次に、ｎ+ 型基板１１の裏面にドレイン電極１
９を形成する。更に、ソース電極１８の表面を被うよう
にパッシベーション膜２０を形成する。なお、２１は空
乏層である。
極１７用ポリシリコンをトレンチ１５内に充填する。次
に、図２（ｂ）に示すように、トレンチ１５内にゲート
電極１７を被うように酸化膜１５ｃを形成する。次に、
図２（ｃ）に示すように、酸化膜１５ｃのうち一部分を
除去し、ｎ+ 型ソース領域１４の表面の一部分及びｐ型
ベース領域１３の表面を露出させ、ソース電極１８をｎ
+ 型ソース領域１４及びｐ型ベース領域１３の表面に形
成する。次に、ｎ+ 型基板１１の裏面にドレイン電極１
９を形成する。更に、ソース電極１８の表面を被うよう
にパッシベーション膜２０を形成する。なお、２１は空
乏層である。
【００１６】以上の構成により、図２（ｃ）において、
トレンチ１５の深さは望ましくはｎ + 型基板１１にとど
く深さである。なお、トランジスタ動作をさせるため
に、ｐ型拡散層１６はｐ型ベース領域１３と分離されて
いることが必要である。ドレイン・ソース間に逆方向電
圧が印加されたとき、トレンチ１５の底部ではｐ型領域
１６とｎ+ 型基板１１又はｎ- 型エピタキシャル層１２
の間のＰＮ接合に空乏層２１が形成される。該ＰＮ接合
の曲率半径は、トレンチ１５の底部のコーナー１５ｘの
曲率半径よりも大きいため、該コーナー１５ｘの電界が
緩和される。この結果、ｎ+ 型基板１１に届く深いトレ
ンチ１５を形成しても、ドレイン・ソース間耐圧が低下
することがない。
トレンチ１５の深さは望ましくはｎ + 型基板１１にとど
く深さである。なお、トランジスタ動作をさせるため
に、ｐ型拡散層１６はｐ型ベース領域１３と分離されて
いることが必要である。ドレイン・ソース間に逆方向電
圧が印加されたとき、トレンチ１５の底部ではｐ型領域
１６とｎ+ 型基板１１又はｎ- 型エピタキシャル層１２
の間のＰＮ接合に空乏層２１が形成される。該ＰＮ接合
の曲率半径は、トレンチ１５の底部のコーナー１５ｘの
曲率半径よりも大きいため、該コーナー１５ｘの電界が
緩和される。この結果、ｎ+ 型基板１１に届く深いトレ
ンチ１５を形成しても、ドレイン・ソース間耐圧が低下
することがない。
【００１７】従来技術では、トレンチ底部の空乏層がシ
リコン基板側へ十分延びないため、トレンチ底部のゲー
ト酸化膜を厚くすることによりドレイン・ゲート間耐圧
を保持していた。しかし、本実施の形態では、ＰＮ接合
間の空乏層２１とゲート酸化膜１５ｂとで耐圧を保持す
るため、ゲート酸化膜１５ｂにドレイン・ソース間電圧
と同じ高電圧が印加されず、ゲート酸化膜１５ｂを部分
的に厚くする必要がない。この結果、従来技術に比べ、
キャリア蓄積効果によるｎ- 型エピタキシャル層１２の
抵抗低減効果が大きく、オン抵抗が小さいパワーＭＯＳ
ＦＥＴが得られる。更に、厚いゲート酸化膜による応力
による結晶欠陥の発生もない。更に、ゲート酸化膜１５
ｂに高電圧が印加されないため、ゲート酸化膜１５ｂの
信頼性が向上する。更に、製造工程が単純化でき、コス
ト低減が可能である。
リコン基板側へ十分延びないため、トレンチ底部のゲー
ト酸化膜を厚くすることによりドレイン・ゲート間耐圧
を保持していた。しかし、本実施の形態では、ＰＮ接合
間の空乏層２１とゲート酸化膜１５ｂとで耐圧を保持す
るため、ゲート酸化膜１５ｂにドレイン・ソース間電圧
と同じ高電圧が印加されず、ゲート酸化膜１５ｂを部分
的に厚くする必要がない。この結果、従来技術に比べ、
キャリア蓄積効果によるｎ- 型エピタキシャル層１２の
抵抗低減効果が大きく、オン抵抗が小さいパワーＭＯＳ
ＦＥＴが得られる。更に、厚いゲート酸化膜による応力
による結晶欠陥の発生もない。更に、ゲート酸化膜１５
ｂに高電圧が印加されないため、ゲート酸化膜１５ｂの
信頼性が向上する。更に、製造工程が単純化でき、コス
ト低減が可能である。
【００１８】図３は、第２の実施の形態を示す。図３に
おいて、ｎ+ 型シリコン基板（以下ｎ+ 型基板とす
る。）３１の上にｎ- 型シリコンエピタキシャル層（以
下ｎ- 型エピタキシャル層とする。）３２が形成されて
いる。なお、ｎ+ 型基板３１とｎ - 型エピタキシャル層
３２とが第１導電型ドレイン領域となる。第２導電型と
してのｐ型ベース領域３３がｎ- 型エピタキシャル層３
２中に形成され、更に、ｎ+ 型ソース領域３４ａ、３４
ｂがｐ型ベース領域３３中に拡散形成される。トレンチ
３５ａは、ｎ+ 型ソース領域３４ａ、ｐ型ベース領域３
３及びｎ- 型エピタキシャル層３２を貫通してｎ+ 型基
板３１に達するように形成され、同様に、トレンチ３５
ｂは、ｎ+ 型ソース領域３４ｂ、ｐ型ベース領域３３及
びｎ- 型エピタキシャル層３２を貫通してｎ+ 型基板３
１に達するように形成されている。酸化膜３５ｐがトレ
ンチ３５ａの壁に形成され、一方、酸化膜３５ｒがトレ
ンチ３５ｂの壁に形成される。ゲート電極３７ａはトレ
ンチ３５ａ内に形成され、ゲート電極３７ｂはトレンチ
３５ｂ内に形成されている。酸化膜３５ｑはゲート電極
３７ａを被うように形成され、酸化膜３５ｓはゲート電
極３７ｂを被うように形成されている。
おいて、ｎ+ 型シリコン基板（以下ｎ+ 型基板とす
る。）３１の上にｎ- 型シリコンエピタキシャル層（以
下ｎ- 型エピタキシャル層とする。）３２が形成されて
いる。なお、ｎ+ 型基板３１とｎ - 型エピタキシャル層
３２とが第１導電型ドレイン領域となる。第２導電型と
してのｐ型ベース領域３３がｎ- 型エピタキシャル層３
２中に形成され、更に、ｎ+ 型ソース領域３４ａ、３４
ｂがｐ型ベース領域３３中に拡散形成される。トレンチ
３５ａは、ｎ+ 型ソース領域３４ａ、ｐ型ベース領域３
３及びｎ- 型エピタキシャル層３２を貫通してｎ+ 型基
板３１に達するように形成され、同様に、トレンチ３５
ｂは、ｎ+ 型ソース領域３４ｂ、ｐ型ベース領域３３及
びｎ- 型エピタキシャル層３２を貫通してｎ+ 型基板３
１に達するように形成されている。酸化膜３５ｐがトレ
ンチ３５ａの壁に形成され、一方、酸化膜３５ｒがトレ
ンチ３５ｂの壁に形成される。ゲート電極３７ａはトレ
ンチ３５ａ内に形成され、ゲート電極３７ｂはトレンチ
３５ｂ内に形成されている。酸化膜３５ｑはゲート電極
３７ａを被うように形成され、酸化膜３５ｓはゲート電
極３７ｂを被うように形成されている。
【００１９】ｐ型領域３６ａは、酸化膜３５ｐを介して
トレンチ３５ａの底部のコーナーを被うように形成さ
れ、ｐ型領域３６ｂは、酸化膜３５ｒを介してトレンチ
３５ｂの底部のコーナーを被うように形成されている。
ソース電極３８はｎ+ 型ソース領域３４ａ、３４ｂ及び
ｐ型ベース領域３３の表面上に形成され、ドレイン電極
３９はｎ+ 型基板３１の裏面に形成されている。更に、
パッシベーション膜４０はソース電極３８の表面を被う
ように形成されている。なお、４１は空乏層であり、４
２は寄生縦型電界効果トランジスタのチャネル抵抗（Ｊ
ＦＥＴ抵抗）である。
トレンチ３５ａの底部のコーナーを被うように形成さ
れ、ｐ型領域３６ｂは、酸化膜３５ｒを介してトレンチ
３５ｂの底部のコーナーを被うように形成されている。
ソース電極３８はｎ+ 型ソース領域３４ａ、３４ｂ及び
ｐ型ベース領域３３の表面上に形成され、ドレイン電極
３９はｎ+ 型基板３１の裏面に形成されている。更に、
パッシベーション膜４０はソース電極３８の表面を被う
ように形成されている。なお、４１は空乏層であり、４
２は寄生縦型電界効果トランジスタのチャネル抵抗（Ｊ
ＦＥＴ抵抗）である。
【００２０】以上の構成により、上述の第１の実施の形
態の動作とともに、ｐ型拡散層３６ａ、３６ｂにより形
成されるＪＦＥＴ抵抗４２を積極的に利用することによ
り、飽和領域でのドレイン電流を制限し、負荷短絡耐量
の強いパワーＭＯＳＦＥＴを得ることができる。更に、
トレンチ３５ａ、３５ｂの間隔、ｐ型領域３６ａ、３６
ｂの拡散プロファイルを適当に選ぶことにより、ドレイ
ン・ソース間電圧ＶDSに応じて、ｐ型領域３６ａ、３６
ｂーｎ- 型エピタキシャル層３２間の空乏層４１が広が
り、ＪＦＥＴ抵抗４２が増大する。この結果、図５に示
すＶDS−ＩDS特性のように、飽和領域でのドレイン電流
ＩDSが減少する。即ち、ＶDS＝ＶDDでのＩDSがａで示す
Ｉ DS1 からｂで示すＩDS2 に減少する。トレンチ３５
ａ、３５ｂの間隔、ｐ型領域３６ａ、３６ｂの拡散プロ
ファイルを適当に選ぶことにより、ｐ型領域３６ａ、３
６ｂ間に形成されるＪＦＥＴ抵抗４２を任意に設定する
ことができ、活性領域ではＪＦＥＴ抵抗４２が十分に小
さく（オン抵抗を増大させることなく）、飽和領域では
空乏層４１の広がりによりＪＦＥＴ抵抗４２が十分大き
くなるように設定することが可能である。
態の動作とともに、ｐ型拡散層３６ａ、３６ｂにより形
成されるＪＦＥＴ抵抗４２を積極的に利用することによ
り、飽和領域でのドレイン電流を制限し、負荷短絡耐量
の強いパワーＭＯＳＦＥＴを得ることができる。更に、
トレンチ３５ａ、３５ｂの間隔、ｐ型領域３６ａ、３６
ｂの拡散プロファイルを適当に選ぶことにより、ドレイ
ン・ソース間電圧ＶDSに応じて、ｐ型領域３６ａ、３６
ｂーｎ- 型エピタキシャル層３２間の空乏層４１が広が
り、ＪＦＥＴ抵抗４２が増大する。この結果、図５に示
すＶDS−ＩDS特性のように、飽和領域でのドレイン電流
ＩDSが減少する。即ち、ＶDS＝ＶDDでのＩDSがａで示す
Ｉ DS1 からｂで示すＩDS2 に減少する。トレンチ３５
ａ、３５ｂの間隔、ｐ型領域３６ａ、３６ｂの拡散プロ
ファイルを適当に選ぶことにより、ｐ型領域３６ａ、３
６ｂ間に形成されるＪＦＥＴ抵抗４２を任意に設定する
ことができ、活性領域ではＪＦＥＴ抵抗４２が十分に小
さく（オン抵抗を増大させることなく）、飽和領域では
空乏層４１の広がりによりＪＦＥＴ抵抗４２が十分大き
くなるように設定することが可能である。
【００２１】上記特性を利用して、負荷短絡耐量の強い
パワーＭＯＳＦＥＴを得ることができる。図４に示す負
荷５２の駆動回路で負荷短絡が発生した場合、従来技術
のパワーＭＯＳＦＥＴでは過大な電力が消費され、最悪
の場合にはパワーＭＯＳＦＥＴ素子の損傷を招く。しか
し、本発明によれば、負荷５２の短絡が発生しパワーＭ
ＯＳＦＥＴ５１が飽和領域に入った場合、ドレイン電流
を制限しパワーＭＯＳＦＥＴ素子の発熱を抑える結果、
従来技術よりも負荷耐量が強くなる。従来、負荷５１の
短絡によるパワーＭＯＳＦＥＴ素子の損傷を防ぐために
は、パワーＭＯＳＦＥＴ５１に加熱保護、過電流保護等
の保護回路を設けることが行われてきた。しかし、本発
明によれば、専用の保護回路を必要としない応用範囲が
広がり、システムの小型化、低コスト化が可能である。
なお、上述の各実施の形態において、半導体装置のｐ型
とｎ型とを入れ換えてもよい。
パワーＭＯＳＦＥＴを得ることができる。図４に示す負
荷５２の駆動回路で負荷短絡が発生した場合、従来技術
のパワーＭＯＳＦＥＴでは過大な電力が消費され、最悪
の場合にはパワーＭＯＳＦＥＴ素子の損傷を招く。しか
し、本発明によれば、負荷５２の短絡が発生しパワーＭ
ＯＳＦＥＴ５１が飽和領域に入った場合、ドレイン電流
を制限しパワーＭＯＳＦＥＴ素子の発熱を抑える結果、
従来技術よりも負荷耐量が強くなる。従来、負荷５１の
短絡によるパワーＭＯＳＦＥＴ素子の損傷を防ぐために
は、パワーＭＯＳＦＥＴ５１に加熱保護、過電流保護等
の保護回路を設けることが行われてきた。しかし、本発
明によれば、専用の保護回路を必要としない応用範囲が
広がり、システムの小型化、低コスト化が可能である。
なお、上述の各実施の形態において、半導体装置のｐ型
とｎ型とを入れ換えてもよい。
【００２２】
【発明の効果】本願の第１の発明に係わる半導体装置に
よれば、電界効果型半導体装置において、オン抵抗を小
さくするとともにソース・ドレイン間耐圧及びゲート・
ドレイン間耐圧を高くすることができる。更に、第２の
発明によれば、上記第１の発明に係わる半導体装置を容
易に製造することができる。
よれば、電界効果型半導体装置において、オン抵抗を小
さくするとともにソース・ドレイン間耐圧及びゲート・
ドレイン間耐圧を高くすることができる。更に、第２の
発明によれば、上記第１の発明に係わる半導体装置を容
易に製造することができる。
【図１】本願発明の第１の実施の形態の説明図である。
【図２】前記第１の実施の形態の説明図であり、図１の
続きである。
続きである。
【図３】第２の実施の形態の断面図である。
【図４】前記第２の実施の形態の使用例の回路図であ
る。
る。
【図５】前記第２の実施の形態の特性を示すグラフであ
る。
る。
【図６】第１の従来例の断面図である。
【図７】第２の従来例の説明図である。
【図８】前記第２の従来例の説明図であり、図７の続き
である。
である。
【図９】前記第２の従来例の説明図であり、図８の続き
である。
である。
１１ ｎ+ 型基板 １２ ｎ- 型エピタキシャル層 １３ ｐ型ベース領域 １４ ｎ+ 型ソース領域 １５ｂ 酸化膜 １６ ｐ型領域 １７ ゲート電極 ３１ ｎ+ 型基板 ３２ ｎ- 型エピタキシャル層 ３３ ｐ型ベース領域 ３４ａ、３４ｂ ｎ+ 型ソース領域 ３５ｐ、３５ｒ 酸化膜 ３６ａ、３６ｂ ｐ型領域 ３７ａ、３７ｂ ゲート電極
Claims (2)
- 【請求項１】 第１導電型のソース・ドレイン領域と、 該ソース・ドレイン領域の間に存在する第１の第２導電
型領域と、 該第１の第２導電型領域及び前記ドレイン領域に絶縁膜
を介して隣接するように形成されたゲート電極と、 該ゲート電極の前記ドレイン領域側端部のコーナーを前
記絶縁膜を介して被うように形成された第２の第２導電
型領域とを具備することを特徴とする半導体装置。 - 【請求項２】 第１導電型のドレイン領域を形成する工
程と、 該ドレイン領域に隣接するように第１の第２導電型領域
を形成する工程と、 該第１の第２導電型領域に隣接するように第１導電型の
ソース領域を形成する工程と、 第２の第２導電型領域をゲート電極形成予定個所の前記
ドレイン領域側端部のコーナーを絶縁膜を介して被うよ
うに形成する工程と、 前記ゲート電極形成予定個所にゲート電極を前記第１の
第２導電型領域及び前記ドレイン領域に前記絶縁膜を介
して隣接するように形成する工程とを具備することを特
徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7333422A JPH09181304A (ja) | 1995-12-21 | 1995-12-21 | 半導体装置及びその製造方法 |
| CA002193401A CA2193401A1 (en) | 1995-12-21 | 1996-12-18 | Vertical mos-fet with improved breakdown voltages |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7333422A JPH09181304A (ja) | 1995-12-21 | 1995-12-21 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09181304A true JPH09181304A (ja) | 1997-07-11 |
Family
ID=18265940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7333422A Pending JPH09181304A (ja) | 1995-12-21 | 1995-12-21 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH09181304A (ja) |
| CA (1) | CA2193401A1 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026324A (ja) * | 2000-04-04 | 2002-01-25 | Internatl Rectifier Corp | 改良された低電圧パワーｍｏｓｆｅｔ素子およびその製造処理 |
| JP2003509836A (ja) * | 1999-05-25 | 2003-03-11 | ウィリアムス、リチャード・ケイ | 複数の厚さを有するゲート酸化物層を備えたトレンチ半導体素子及びそれを製造する方法 |
| JP2003517725A (ja) * | 1999-08-10 | 2003-05-27 | イノベイティブ・テクノロジー・ライセンシング・エルエルシー | ユニポーラ電界効果トランジスタ |
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