JP3137078B2 - 半導体装置及びそれを用いたトランジスタ - Google Patents
半導体装置及びそれを用いたトランジスタInfo
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びそれ
を用いたトランジスタに関し、特に高耐圧で大電流を流
すことが可能な半導体装置及びそれを使用した電界効果
トランジスタやバイポーラトランジスタに関するもので
ある。
を用いたトランジスタに関し、特に高耐圧で大電流を流
すことが可能な半導体装置及びそれを使用した電界効果
トランジスタやバイポーラトランジスタに関するもので
ある。
【０００２】
【従来の技術】従来、高耐圧デバイスとしては縦型構造
と呼ばれるＶ（Vertical）ＭＯＳやＶＤ（Vertical Dif
fused ）ＭＯＳ、更には、横型構造と呼ばれるＲＥＳＵ
ＲＦ（Reduced Surface Field ）構造やＬＤ（Lateral
Diffused) ＭＯＳなどが知られている(IEEE Trans. on
Electron Devices, vol.ED-27, p.356, "Modeling of t
he On-Resistance of LDMOS,VDMOS and VMOS Power Tra
nsistos" 1980)。
と呼ばれるＶ（Vertical）ＭＯＳやＶＤ（Vertical Dif
fused ）ＭＯＳ、更には、横型構造と呼ばれるＲＥＳＵ
ＲＦ（Reduced Surface Field ）構造やＬＤ（Lateral
Diffused) ＭＯＳなどが知られている(IEEE Trans. on
Electron Devices, vol.ED-27, p.356, "Modeling of t
he On-Resistance of LDMOS,VDMOS and VMOS Power Tra
nsistos" 1980)。
【０００３】これらのトランジスタでは、通常のトラン
ジスタ構造に加え、ドリフト層という領域が存在するこ
とが特徴である。ドリフト層の役割は低ドレイン電圧で
は低抵抗で、高ドレイン電圧ではチャネル全域が空乏化
し、電界集中を抑えることで高耐圧を実現するものであ
る。
ジスタ構造に加え、ドリフト層という領域が存在するこ
とが特徴である。ドリフト層の役割は低ドレイン電圧で
は低抵抗で、高ドレイン電圧ではチャネル全域が空乏化
し、電界集中を抑えることで高耐圧を実現するものであ
る。
【０００４】
【発明が解決しようとする課題】図８に高耐圧トランジ
スタの電流電圧特性を示す。ドレイン電圧ＶD の低い状
態１では、ドレイン電流ＩD はＶD に比例して上昇す
る。この部分を線形領域と呼び、ＶD ／ＩD で定義され
る抵抗をドレイン抵抗と呼ぶ。ドレイン電圧の高い領域
２では電流は飽和する。この領域を飽和領域と呼ぶ。
スタの電流電圧特性を示す。ドレイン電圧ＶD の低い状
態１では、ドレイン電流ＩD はＶD に比例して上昇す
る。この部分を線形領域と呼び、ＶD ／ＩD で定義され
る抵抗をドレイン抵抗と呼ぶ。ドレイン電圧の高い領域
２では電流は飽和する。この領域を飽和領域と呼ぶ。
【０００５】更により高い電圧を印加すると、電流の急
上昇３と共にデバイスが破壊する。この電圧を破壊電圧
またはドレイン耐圧と呼ぶ。高耐圧トランジスタでは、
状態１でのドレイン抵抗が低くかつ状態３でのドレイン
耐圧が高いことが望ましいが、両者には相反する関係が
ある。
上昇３と共にデバイスが破壊する。この電圧を破壊電圧
またはドレイン耐圧と呼ぶ。高耐圧トランジスタでは、
状態１でのドレイン抵抗が低くかつ状態３でのドレイン
耐圧が高いことが望ましいが、両者には相反する関係が
ある。
【０００６】縦型構造デバイスでは電流の流れる方向に
向かってソース側から空乏層が広がるが、電界強度はド
レインからの距離に比例して変化する。そのため、ゲー
ト側で電界が高くゲートとドレイン間の距離の割には耐
圧が上がらない。しかし、電流の流れる領域が広いた
め、チャネルドナー濃度を下げても低い抵抗が維持でき
るので、横型トランジスタに較べ高耐圧でかつ低いドレ
イン抵抗を実現ができる。しかしながら、かかる縦型構
造デバイスでは寄生容量が大きいために、高周波動作に
は向いていないという欠点がある。
向かってソース側から空乏層が広がるが、電界強度はド
レインからの距離に比例して変化する。そのため、ゲー
ト側で電界が高くゲートとドレイン間の距離の割には耐
圧が上がらない。しかし、電流の流れる領域が広いた
め、チャネルドナー濃度を下げても低い抵抗が維持でき
るので、横型トランジスタに較べ高耐圧でかつ低いドレ
イン抵抗を実現ができる。しかしながら、かかる縦型構
造デバイスでは寄生容量が大きいために、高周波動作に
は向いていないという欠点がある。
【０００７】ＲＥＳＵＲＦ構造などの横型構造デバイス
では電流の流れに対して垂直な方向に空乏層が広がるた
め、電流方向の電界強度はほぼ均一になり、ゲートとド
レイン間の距離の割に大きな耐圧が得られる。このた
め、ドリフト層の長さを短くでき、導通状態ではドリフ
ト層は低抵抗になる。しかし印加電圧の範囲で空乏化を
させるためには、限られたシート電荷濃度しか許され
ず、縦型構造デバイスに較べるとドレイン抵抗は下がら
ない欠点がある。しかしながら、この横型構造では、ゲ
ートとドレイン間の寄生抵抗が非常に小さくなることか
ら高周波特性に優れており、横型構造でのドリフト層抵
抗を下げる工夫が求められている。
では電流の流れに対して垂直な方向に空乏層が広がるた
め、電流方向の電界強度はほぼ均一になり、ゲートとド
レイン間の距離の割に大きな耐圧が得られる。このた
め、ドリフト層の長さを短くでき、導通状態ではドリフ
ト層は低抵抗になる。しかし印加電圧の範囲で空乏化を
させるためには、限られたシート電荷濃度しか許され
ず、縦型構造デバイスに較べるとドレイン抵抗は下がら
ない欠点がある。しかしながら、この横型構造では、ゲ
ートとドレイン間の寄生抵抗が非常に小さくなることか
ら高周波特性に優れており、横型構造でのドリフト層抵
抗を下げる工夫が求められている。
【０００８】本発明の目的は、横型構造トランジスタの
基本構造は維持しつつドリフト層の実効的な幅を増大さ
せることでドレイン耐圧を維持しつつオン抵抗を低減す
るようにした半導体装置及びそれを用いたトランジスタ
を提供することである。
基本構造は維持しつつドリフト層の実効的な幅を増大さ
せることでドレイン耐圧を維持しつつオン抵抗を低減す
るようにした半導体装置及びそれを用いたトランジスタ
を提供することである。
【０００９】
【課題を解決するための手段】本発明による半導体装置
は、第１導電型の半導体層と第２導電型の半導体層が交
互に積層して構成された半導体板と、この半導体板の一
対の対向側面において前記第１導電型の半導体層を夫々
接続する接続部材と、前記半導体板の少なくとも１つの
側面で前記第２導電型の半導体層を接続する接続部材
と、これ等各接続部材に設けられた電極と、前記第１及
び第２導電型の半導体層の間に設けられた絶縁物層とを
含むことを特徴とする。
は、第１導電型の半導体層と第２導電型の半導体層が交
互に積層して構成された半導体板と、この半導体板の一
対の対向側面において前記第１導電型の半導体層を夫々
接続する接続部材と、前記半導体板の少なくとも１つの
側面で前記第２導電型の半導体層を接続する接続部材
と、これ等各接続部材に設けられた電極と、前記第１及
び第２導電型の半導体層の間に設けられた絶縁物層とを
含むことを特徴とする。
【００１０】そして、前記電極の全てが同電位の場合に
は、前記第１及び第２導電型の両半導体層共に空乏化せ
ず、前記第１及び第２導電型の半導体層に夫々バイアス
を印加した場合には、前記第１導電型の半導体層が先に
空乏化するようにこれ等第１及び第２導電型の半導体層
の厚と不純物濃度とが夫々設定されていることを特徴と
する。
は、前記第１及び第２導電型の両半導体層共に空乏化せ
ず、前記第１及び第２導電型の半導体層に夫々バイアス
を印加した場合には、前記第１導電型の半導体層が先に
空乏化するようにこれ等第１及び第２導電型の半導体層
の厚と不純物濃度とが夫々設定されていることを特徴と
する。
【００１１】また、本発明による半導体装置は、第１導
電型の半導体層と半絶縁性半導体層が交互に積層して構
成された半導体板と、この半導体板の一対の対向側面に
おいて前記第１導電型の半導体層を夫々接続する接続部
材と、前記半導体板の少なくとも１つの側面で前記半絶
縁性半導体層を接続する接続部材と、これ等各接続部材
に設けられた電極とを含むことを特徴とする。また、前
記電極の全てが同電位の場合には、前記第１導電型の半
導体層及び前記半絶縁性半導体層共に空乏化せず、前記
第１導電型の半導体層及び前記半絶縁性半導体層に夫々
バイアスを印加した場合には、前記第１導電型の半導体
層が先に空乏化するようにこれ等第１導電型の半導体層
及び前記半絶縁性半導体層の厚と不純物濃度とが夫々設
定されていることを特徴とする。
電型の半導体層と半絶縁性半導体層が交互に積層して構
成された半導体板と、この半導体板の一対の対向側面に
おいて前記第１導電型の半導体層を夫々接続する接続部
材と、前記半導体板の少なくとも１つの側面で前記半絶
縁性半導体層を接続する接続部材と、これ等各接続部材
に設けられた電極とを含むことを特徴とする。また、前
記電極の全てが同電位の場合には、前記第１導電型の半
導体層及び前記半絶縁性半導体層共に空乏化せず、前記
第１導電型の半導体層及び前記半絶縁性半導体層に夫々
バイアスを印加した場合には、前記第１導電型の半導体
層が先に空乏化するようにこれ等第１導電型の半導体層
及び前記半絶縁性半導体層の厚と不純物濃度とが夫々設
定されていることを特徴とする。
【００１２】本発明による第１導電型の電界効果トラン
ジスタは、上述の半導体装置の前記第１導電型の半導体
層に対する電極を用いる代わりに、前記第１導電型の半
導体層が全て第１導電型のドレインに接続されているこ
とを特徴とする。
ジスタは、上述の半導体装置の前記第１導電型の半導体
層に対する電極を用いる代わりに、前記第１導電型の半
導体層が全て第１導電型のドレインに接続されているこ
とを特徴とする。
【００１３】更に本発明によるコレクタが前記第１導電
型の半導体からなるバイポーラトランジスタは、上記の
半導体装置の前記第１導電型の半導体層に対する電極を
用いる代わりに、前記第１導電型の半導体層が全て前記
コレクタに接続されていることを特徴とする。
型の半導体からなるバイポーラトランジスタは、上記の
半導体装置の前記第１導電型の半導体層に対する電極を
用いる代わりに、前記第１導電型の半導体層が全て前記
コレクタに接続されていることを特徴とする。
【００１４】
【００１５】本発明では、従来の横型トランジスタでは
１層しかなかったドリフト層を多層化することで、ドレ
イン抵抗を低減する。同じ特性のものを並列に並べるこ
とから、ドレイン耐圧は変わらない。また、寄生抵抗に
関しても、ドリフト層の電子が完全に空乏化するため寄
生容量の増大も少なく、高耐圧、低ドレイン耐圧、高周
波という特性が得られる。
１層しかなかったドリフト層を多層化することで、ドレ
イン抵抗を低減する。同じ特性のものを並列に並べるこ
とから、ドレイン耐圧は変わらない。また、寄生抵抗に
関しても、ドリフト層の電子が完全に空乏化するため寄
生容量の増大も少なく、高耐圧、低ドレイン耐圧、高周
波という特性が得られる。
【００１６】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して詳細に説明する。ここでは、電流がｎ型半
導体に流れるとして説明するが、ｐ型半導体に流れる場
合はｐとｎの符号を互いに逆転することにより全く同じ
効果が得られることは明白である。
面を参照して詳細に説明する。ここでは、電流がｎ型半
導体に流れるとして説明するが、ｐ型半導体に流れる場
合はｐとｎの符号を互いに逆転することにより全く同じ
効果が得られることは明白である。
【００１７】図１は本発明の実施例の基本部分の模式的
斜視図である。従来型の高耐圧ＦＥＴでは、ｎ型半導体
層５が１層のみであり、その両側または片側にｐ型半導
体層４が設けられていた。本発明では、このｎ型及びｐ
型半導体層５，４の構造を多層化するものである。すな
わち、図の下から第１層のｐ型層４、第１層のｎ型層
５、第２層のｐ型層４、第２層のｎ型層５、第３層のｐ
型層４という様に、交互にｐとｎとを積層する構造とな
っている。
斜視図である。従来型の高耐圧ＦＥＴでは、ｎ型半導体
層５が１層のみであり、その両側または片側にｐ型半導
体層４が設けられていた。本発明では、このｎ型及びｐ
型半導体層５，４の構造を多層化するものである。すな
わち、図の下から第１層のｐ型層４、第１層のｎ型層
５、第２層のｐ型層４、第２層のｎ型層５、第３層のｐ
型層４という様に、交互にｐとｎとを積層する構造とな
っている。
【００１８】この積層構造の半導体板の互いに対向する
両側面において、ｎ型層５を全て接続するためのｎ型接
続領域６，７が設けられている。また、この積層構造の
半導体板の一側面において、ｐ型層４を全て接続するた
めのｐ型接続領域８が設けられている。
両側面において、ｎ型層５を全て接続するためのｎ型接
続領域６，７が設けられている。また、この積層構造の
半導体板の一側面において、ｐ型層４を全て接続するた
めのｐ型接続領域８が設けられている。
【００１９】そして、ｎ型接続領域６，７には、電流を
流すためのオーミック電極９（接続領域７の側のオーミ
ック電極は図では見えない）が形成されており、更に配
線１１，１２が接続されている。また、ｐ型接続領域８
には、同様にオーミック電極１０が、配線１３が夫々設
けられている。この配線１３とオーミック電極１０とを
介して、ｐ型層４にはバイアス電圧が供給される。
流すためのオーミック電極９（接続領域７の側のオーミ
ック電極は図では見えない）が形成されており、更に配
線１１，１２が接続されている。また、ｐ型接続領域８
には、同様にオーミック電極１０が、配線１３が夫々設
けられている。この配線１３とオーミック電極１０とを
介して、ｐ型層４にはバイアス電圧が供給される。
【００２０】この場合における各配線１１，１２の各電
位Ｖ11，Ｖ12の関係としては、トランジスタのゲート・
ドレイン間のドリフト領域として動作させて、１１をゲ
ート側とし、また１２をドレイン側としたときには、Ｖ
11＜Ｖ12となる。また配線１３はｐ型層４の電位を固定
するための端子であるので、その電位Ｖ13は必要とする
耐圧や用途により相違するが、ｐ型層４とｎ型層５との
ｐｎ接合部が順方向バイアスにならない様に定められる
ものであり、その限りにおいて、一定電圧でも良く、ま
たＶ11に応じて変化する電圧でも良い。
位Ｖ11，Ｖ12の関係としては、トランジスタのゲート・
ドレイン間のドリフト領域として動作させて、１１をゲ
ート側とし、また１２をドレイン側としたときには、Ｖ
11＜Ｖ12となる。また配線１３はｐ型層４の電位を固定
するための端子であるので、その電位Ｖ13は必要とする
耐圧や用途により相違するが、ｐ型層４とｎ型層５との
ｐｎ接合部が順方向バイアスにならない様に定められる
ものであり、その限りにおいて、一定電圧でも良く、ま
たＶ11に応じて変化する電圧でも良い。
【００２１】かかる多層化構造により、耐圧は試料の長
さ、すなわち半導体板の両側面のｎ型領域６と７の間隔
で決まるので変わりがないが、抵抗は層数が増えること
で抵抗の並列接続の原理から減少する。この構造がドレ
イン抵抗が低く耐圧が上がる理由を図２，３で示してい
る。
さ、すなわち半導体板の両側面のｎ型領域６と７の間隔
で決まるので変わりがないが、抵抗は層数が増えること
で抵抗の並列接続の原理から減少する。この構造がドレ
イン抵抗が低く耐圧が上がる理由を図２，３で示してい
る。
【００２２】図２は図１に示した素子の原理を説明する
図であり、非バイアス印加時の状態を示す。尚、図１と
同等部分は同一符号にて示す。電圧が印加されていない
場合は、図１に示したｐ型層４，ｎ型層５の間には、ビ
ルトイン電圧で生じた僅かの空乏層１６が存在するだけ
であり、ドレイン電圧の低い状態での抵抗は１５で示す
電子の濃度で決まる。尚、１４はｐ型層４の中のホー
ル、１５はｎ型層５の中の電子を夫々示している。
図であり、非バイアス印加時の状態を示す。尚、図１と
同等部分は同一符号にて示す。電圧が印加されていない
場合は、図１に示したｐ型層４，ｎ型層５の間には、ビ
ルトイン電圧で生じた僅かの空乏層１６が存在するだけ
であり、ドレイン電圧の低い状態での抵抗は１５で示す
電子の濃度で決まる。尚、１４はｐ型層４の中のホー
ル、１５はｎ型層５の中の電子を夫々示している。
【００２３】図３は図１の素子のバイアス印加時の状態
を示しており、図１，２と同等部分は同一符号にて示
す。ｎ型領域６，７の間に電圧が印加される（領域７側
が高電位）と、ｐ型層４は一定電位のために電圧の高い
領域７側でｎ層、ｐ層とも空乏化が生じる。すると、空
乏層内では電界がほぼ均一になるので、電界集中が緩和
される。尚、１７は電子の流れる方向を示すものであ
る。
を示しており、図１，２と同等部分は同一符号にて示
す。ｎ型領域６，７の間に電圧が印加される（領域７側
が高電位）と、ｐ型層４は一定電位のために電圧の高い
領域７側でｎ層、ｐ層とも空乏化が生じる。すると、空
乏層内では電界がほぼ均一になるので、電界集中が緩和
される。尚、１７は電子の流れる方向を示すものであ
る。
【００２４】ｐ型層とｎ型層との距離を短くすると、低
いドレインバイアスで大きな電子濃度の変化を起こさせ
ることができるので、低いドレイン抵抗を実現できる。
ｐ型層４の役割は、ｎ型層５に対して電界効果での電子
の空乏化を生じさせることにあるので、必ずしもｐ型層
である必要はない。
いドレインバイアスで大きな電子濃度の変化を起こさせ
ることができるので、低いドレイン抵抗を実現できる。
ｐ型層４の役割は、ｎ型層５に対して電界効果での電子
の空乏化を生じさせることにあるので、必ずしもｐ型層
である必要はない。
【００２５】そこで、ｐ型層の代わりに、静電的には同
様な効果を持つホールトラップ型の半絶縁性基板を用い
ても良い。この方法はイオン注入でのイオンの活性化に
制限のある化合物半導体では非常に有効な方法である。
ｐ型層を用いる場合には、電流方向の耐圧だけでなく、
電流垂直方向のｐｎ接合間の破壊も考慮しなければなら
ず、ｎ型層が先に空乏化すると共にｐ型層も空乏化する
ような不純物濃度やｐ型層の厚さの制御が必要である
が、半絶縁性半導体を用いれば、たとえｐｎ接合間に静
電破壊電圧がかかっても半絶縁層では電流がほとんど流
れないので重大な問題を引き起こさないという長所があ
る。
様な効果を持つホールトラップ型の半絶縁性基板を用い
ても良い。この方法はイオン注入でのイオンの活性化に
制限のある化合物半導体では非常に有効な方法である。
ｐ型層を用いる場合には、電流方向の耐圧だけでなく、
電流垂直方向のｐｎ接合間の破壊も考慮しなければなら
ず、ｎ型層が先に空乏化すると共にｐ型層も空乏化する
ような不純物濃度やｐ型層の厚さの制御が必要である
が、半絶縁性半導体を用いれば、たとえｐｎ接合間に静
電破壊電圧がかかっても半絶縁層では電流がほとんど流
れないので重大な問題を引き起こさないという長所があ
る。
【００２６】図４はこのような構造を示す模式的斜視図
であり、図１と同等部分は同一符号にて示している。こ
こでは、ＧａＡｓのエピタキシャル成長法で鉄ドープの
半絶縁層１８とシリコンドープのｎ型半導体層５とを積
層した構造を示している。ｎ型のオーミック電極１９，
２０は金、ゲルマニウム、ニッケルの合金を用いる。半
絶縁層１８への電極２１は、これがホールトラップ型で
あることからｐ型層へのオーミック電極または価電子帯
に近いエネルギーにフェルミレベルがくる金、白金、ア
ルミニウムなどのショットキーゲート金属を用いる。
であり、図１と同等部分は同一符号にて示している。こ
こでは、ＧａＡｓのエピタキシャル成長法で鉄ドープの
半絶縁層１８とシリコンドープのｎ型半導体層５とを積
層した構造を示している。ｎ型のオーミック電極１９，
２０は金、ゲルマニウム、ニッケルの合金を用いる。半
絶縁層１８への電極２１は、これがホールトラップ型で
あることからｐ型層へのオーミック電極または価電子帯
に近いエネルギーにフェルミレベルがくる金、白金、ア
ルミニウムなどのショットキーゲート金属を用いる。
【００２７】また、図１の構成において、半導体層４，
５の間に絶縁膜を挟むことは電流垂直方向の耐圧を上げ
る効果があると同時に、シリコンプロセスでは、加工上
都合が良いことが多い。図５はこの構造を示す模式的斜
視図であり、図１と同等部分は同一符号にて示す。
５の間に絶縁膜を挟むことは電流垂直方向の耐圧を上げ
る効果があると同時に、シリコンプロセスでは、加工上
都合が良いことが多い。図５はこの構造を示す模式的斜
視図であり、図１と同等部分は同一符号にて示す。
【００２８】ここでは、ｐ型層４、ｎ型層５は多結晶シ
リコンで作られ、その間にシリコン酸化膜２２が挿入さ
れている。ここでは、各電極１９，２０，２１を単純な
金属電極で示しているが、実際には金属の下にｐ型電極
のところではボロンを、ｎ型電極のところでは燐を、夫
々選択的に拡散する。そうすることにより、反対導電型
の層との電気的分離が可能となる。
リコンで作られ、その間にシリコン酸化膜２２が挿入さ
れている。ここでは、各電極１９，２０，２１を単純な
金属電極で示しているが、実際には金属の下にｐ型電極
のところではボロンを、ｎ型電極のところでは燐を、夫
々選択的に拡散する。そうすることにより、反対導電型
の層との電気的分離が可能となる。
【００２９】図６は本発明の他の実施例の構成を示す断
面図であり、ＭＥＳＦＥＴを組み合わせた高耐圧ＦＥＴ
の断面模式図である。このデバイスの作成としては、先
ず、半絶縁性基板３１の上に低濃度のＧａＡｓのｐ型層
エッチングストップ用のＡｌＡｓ層２５を成長させ、更
にＧａＡｓのｐ型層４とｎ型層５とを、ｐ型層が最後に
なるように交互に成長させる。この基板に対して、ドリ
フト層となる領域をクエン酸系のエッチャントを用いて
選択的に残し、イオン注入でチャネル領域２６を形成す
る。
面図であり、ＭＥＳＦＥＴを組み合わせた高耐圧ＦＥＴ
の断面模式図である。このデバイスの作成としては、先
ず、半絶縁性基板３１の上に低濃度のＧａＡｓのｐ型層
エッチングストップ用のＡｌＡｓ層２５を成長させ、更
にＧａＡｓのｐ型層４とｎ型層５とを、ｐ型層が最後に
なるように交互に成長させる。この基板に対して、ドリ
フト層となる領域をクエン酸系のエッチャントを用いて
選択的に残し、イオン注入でチャネル領域２６を形成す
る。
【００３０】次に、ゲート金属３３をチャネル領域上に
選択的に形成し、この電極３３とレジストとをマスクに
して、トランジスタのソース２７、ドレイン２８，高電
圧側電極用領域２９、多層のｎ層間の接続のための領域
２３に高濃度のシリコンを注入してｎ型層を形成する。
次に、ドリフト層の一部２４にレジストをマスクにして
ｐ型不純物であるベリリウムを基板に達する深さにまで
注入し、そして電極３２，３４を形成して完成する。
選択的に形成し、この電極３３とレジストとをマスクに
して、トランジスタのソース２７、ドレイン２８，高電
圧側電極用領域２９、多層のｎ層間の接続のための領域
２３に高濃度のシリコンを注入してｎ型層を形成する。
次に、ドリフト層の一部２４にレジストをマスクにして
ｐ型不純物であるベリリウムを基板に達する深さにまで
注入し、そして電極３２，３４を形成して完成する。
【００３１】層４，５の厚みは各１００ｎｍ、不純物濃
度は１０１７ｃｍ-3程度であるので、この部分の高さは
せいぜい５００ｎｍで十分にイオン注入で基板へ達する
ようにｐ型領域２４の形成は可能である。こうすると、
従来の高耐圧ＦＥＴに較べ半分のドレイン抵抗となる。
層数を増やしていけばさらに低ドレイン抵抗が実現でき
る。
度は１０１７ｃｍ-3程度であるので、この部分の高さは
せいぜい５００ｎｍで十分にイオン注入で基板へ達する
ようにｐ型領域２４の形成は可能である。こうすると、
従来の高耐圧ＦＥＴに較べ半分のドレイン抵抗となる。
層数を増やしていけばさらに低ドレイン抵抗が実現でき
る。
【００３２】図７は本発明の原理をｎ型のシリコンＭＯ
ＳＦＥＴに適用した例である。ここでは、本発明による
積層構造のｎ型層３５、ｐ型層３６はトランジスタのチ
ャネル平面に対して直角の角度をなしている。この場
合、ドレイン抵抗はドリフト層３５の深さに逆比例する
ので、層数と独立にドレイン抵抗を低減できる。
ＳＦＥＴに適用した例である。ここでは、本発明による
積層構造のｎ型層３５、ｐ型層３６はトランジスタのチ
ャネル平面に対して直角の角度をなしている。この場
合、ドレイン抵抗はドリフト層３５の深さに逆比例する
ので、層数と独立にドレイン抵抗を低減できる。
【００３３】本構造は、ｐ型の半導体基板３７に通常の
ｎ型ＭＯＳＦＥＴを作る工程の途中で、イオン注入と拡
散で深いｎ型層３５を形成し、選択イオン注入でｐ型領
域３６をｐ型基板３７に達するまでイオン注入して形成
し、基板３７の電位と同一とする。このｐ型領域３６の
形成のために、イオン注入の代わりに、ドライエッチン
グ等の異方性エッチングで狭く深い溝を掘り、そこにｐ
型ポリシリコンを埋め込む方法も可能である。また、側
壁には酸化膜を残し、底面のみ異方性エッチングでｐ型
基板を露出させる方法でリークの少ないｐ型層、ｎ型層
が実現できる。
ｎ型ＭＯＳＦＥＴを作る工程の途中で、イオン注入と拡
散で深いｎ型層３５を形成し、選択イオン注入でｐ型領
域３６をｐ型基板３７に達するまでイオン注入して形成
し、基板３７の電位と同一とする。このｐ型領域３６の
形成のために、イオン注入の代わりに、ドライエッチン
グ等の異方性エッチングで狭く深い溝を掘り、そこにｐ
型ポリシリコンを埋め込む方法も可能である。また、側
壁には酸化膜を残し、底面のみ異方性エッチングでｐ型
基板を露出させる方法でリークの少ないｐ型層、ｎ型層
が実現できる。
【００３４】尚、３８はｎ型ソース領域、３９はドレイ
ンとドリフト層３５とを接続するためのｎ型領域、４０
は外部高電圧側電極用ｎ型層、４１はゲート電極、４２
はゲート酸化膜である。
ンとドリフト層３５とを接続するためのｎ型領域、４０
は外部高電圧側電極用ｎ型層、４１はゲート電極、４２
はゲート酸化膜である。
【００３５】上記実施例では、ＧａＡｓ ＭＥＳＦＥ
Ｔ，シリコンＭＯＳＦＥＴでの実施例を示したが、ｐチ
ャネル電界効果トランジスタでも同じ原理で実現可能で
ある。また、バイポーラトランジスタでもコレクタを横
に引き出してきた構造であれば、あとはＦＥＴのドレイ
ンと同じ方法で実現可能であることは、当業者であれば
極めて明白である。
Ｔ，シリコンＭＯＳＦＥＴでの実施例を示したが、ｐチ
ャネル電界効果トランジスタでも同じ原理で実現可能で
ある。また、バイポーラトランジスタでもコレクタを横
に引き出してきた構造であれば、あとはＦＥＴのドレイ
ンと同じ方法で実現可能であることは、当業者であれば
極めて明白である。
【００３６】
【発明の効果】本発明により、高耐圧、低ドレイン抵
抗、低寄生容量という、高耐圧トランジスタで必要であ
るが相反していた３つの特性が同時に実現できる。従来
は、これらの特性を同時に実現するためには、ＳｉＣや
ＧａＮなどのワイドバンドギャップ半導体が必要と考え
られていたが、本発明により従来材料でも精密な加工技
術の組み合わせで同様な効果が実現できる。
抗、低寄生容量という、高耐圧トランジスタで必要であ
るが相反していた３つの特性が同時に実現できる。従来
は、これらの特性を同時に実現するためには、ＳｉＣや
ＧａＮなどのワイドバンドギャップ半導体が必要と考え
られていたが、本発明により従来材料でも精密な加工技
術の組み合わせで同様な効果が実現できる。
【図１】本発明の実施例の基本部分の模式的斜視図であ
る。
る。
【図２】本発明の実施例の原理を説明する図の一つで非
バイアス印加時の状態を示す図である。
バイアス印加時の状態を示す図である。
【図３】本発明の実施例の原理を説明する図の一つでバ
イアス印加時の状態を示す図である。
イアス印加時の状態を示す図である。
【図４】本発明の他の実施例の構成を模式的に示す斜視
図である。
図である。
【図５】本発明の更に他の実施例の構成を模式的に示す
斜視図である。
斜視図である。
【図６】本発明の実施例の化合物ＦＥＴ素子の模式的断
面図である。
面図である。
【図７】本発明の実施例のＭＯＳＦＥＴ素子の模式的断
面図である。
面図である。
【図８】高耐圧トランジスタの電流電圧特性を示す図で
ある。
ある。
４，３０，３６ ｐ型層 ５，３５ ｎ型層 ６，７ ｎ型層５を両端で接続するためのｎ型領域 ８ ｐ型層４を接続するためのｐ型領域 ９ ｎ型領域６へのオーミック電極 １０ ｐ型領域８へのオーミック電極 １１〜１３ 配線 １４ ｐ型層４の中のホール １５ ｎ型層５の中の電子 １６ 空乏層 １８ 半絶縁性層 １９，２０ ｎ型オーミック電極 ２１ ｐ型オーミック電極（またはショットキー電極） ２２ 絶縁膜 ２３ 各ｎ層をつなぐイオン注入で作成したｎ型領域 ２４ 各ｐ層をつなぐイオン注入で作成したｐ型領域 ２５ エッチングストップ用ＡｌＡｓ層 ２６ チャネル ２７，３８ ソース ２８，３９ ドレインとドリフト層と接続するｎ型層 ２９，４０ 外部高電圧側電極用ｎ型層 ３１ 半絶縁性基板 ３２ ソース電極 ３３ ゲート電極 ３４ 外部高電圧側電極 ３７ ｐ型基板 ４１ ゲート電極 ４２ ゲート酸化膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−266311（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/00 - 29/96
Claims (6)
- 【請求項１】 第１導電型の半導体層と第２導電型の半
導体層が交互に積層して構成された半導体板と、この半
導体板の一対の対向側面において前記第１導電型の半導
体層を夫々接続する接続部材と、前記半導体板の少なく
とも１つの側面で前記第２導電型の半導体層を接続する
接続部材と、これ等各接続部材に設けられた電極と、前
記第１及び第２導電型の半導体層の間に設けられた絶縁
物層とを含むことを特徴とする半導体装置。 - 【請求項２】 前記電極の全てが同電位の場合には、前
記第１及び第２導電型の両半導体層共に空乏化せず、前
記第１及び第２導電型の半導体層に夫々バイアスを印加
した場合には、前記第１導電型の半導体層が先に空乏化
するようにこれ等第１及び第２導電型の半導体層の厚と
不純物濃度とが夫々設定されていることを特徴とする請
求項１記載の半導体装置。 - 【請求項３】 第１導電型の半導体層と半絶縁性半導体
層が交互に積層して構成された半導体板と、この半導体
板の一対の対向側面において前記第１導電型の半導体層
を夫々接続する接続部材と、前記半導体板の少なくとも
１つの側面で前記半絶縁性半導体層を接続する接続部材
と、これ等各接続部材に設けられた電極とを含むことを
特徴とする半導体装置。 - 【請求項４】 前記電極の全てが同電位の場合には、前
記第１導電型の半導体層及び前記半絶縁性半導体層共に
空乏化せず、前記第１導電型の半導体層及び前記半絶縁
性半導体層に夫々バイアスを印加した場合には、前記第
１導電型の半導体層が先に空乏化するようにこれ等第１
導電型の半導体層及び前記半絶縁性半導体層の厚と不純
物濃度とが夫々設定されていることを特徴とする請求項
３記載の半導体装置。 - 【請求項５】 前記第１導電型の電界効果トランジスタ
であって、請求項１〜４いずれか記載の半導体装置の前
記第１導電型の半導体層に対する電極を用いる代わり
に、前記第１導電型の半導体層が全て第１導電型のドレ
インに接続されていることを特徴とする電界効果トラン
ジスタ。 - 【請求項６】 コレクタが前記第１導電型の半導体から
なるバイポーラトランジスタであって、請求項１〜４い
ずれか記載の半導体装置の前記第１導電型の半導体層に
対する電極を用いる代わりに、前記第１導電型の半導体
層が全て前記コレクタに接続されていることを特徴とす
るバイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16907198A JP3137078B2 (ja) | 1998-06-17 | 1998-06-17 | 半導体装置及びそれを用いたトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16907198A JP3137078B2 (ja) | 1998-06-17 | 1998-06-17 | 半導体装置及びそれを用いたトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000012715A JP2000012715A (ja) | 2000-01-14 |
| JP3137078B2 true JP3137078B2 (ja) | 2001-02-19 |
Family
ID=15879797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16907198A Expired - Fee Related JP3137078B2 (ja) | 1998-06-17 | 1998-06-17 | 半導体装置及びそれを用いたトランジスタ |
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| Country | Link |
|---|---|
| JP (1) | JP3137078B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5716467B2 (ja) * | 2011-03-11 | 2015-05-13 | 富士通株式会社 | 電界効果トランジスタとその製造方法 |
| JP7465123B2 (ja) * | 2020-03-12 | 2024-04-10 | 株式会社東芝 | 半導体装置 |
-
1998
- 1998-06-17 JP JP16907198A patent/JP3137078B2/ja not_active Expired - Fee Related
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|---|---|
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