JP2005510087A - ゲート電荷が低いトレンチ金属酸化膜半導体電界効果トランジスタ - Google Patents

ゲート電荷が低いトレンチ金属酸化膜半導体電界効果トランジスタ Download PDF

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Abstract

トレンチ金属酸化膜半導体電界効果トランジスタデバイスは、（ａ）第１の伝導性（好ましくは、ｎ型伝導性）を有するシリコン製の基板（２００）と、（ｂ）基板上に形成され、第１の伝導性を有し、基板より低い多数キャリア濃度を有するシリコン製のエピタキシャル層（２０２）と、（ｃ）エピタキシャル層の上部内に形成された、第２の伝導性（好ましくは、ｐ型伝導性）を有するボディ領域（２０４）と、（ｄ）エピタキシャル層の表面から、デバイスのボディ領域を貫通してエピタキシャル層内に延び、トレンチ側壁及びトレンチ底部を有するトレンチ（２０６）と、（ｆ）トレンチの内部に形成され、少なくともトレンチ底部を覆う下側部分（２１０ｄ）と、トレンチ側壁の少なくとも上部領域を覆う上側部分とを有する酸化領域（２１０ｔ）と、（ｇ）トレンチ内において、酸化領域に隣接する導電領域（２１１ｇ）と、（ｈ）ボディ領域の上部であってトレンチに隣接する部分に形成された、第１の伝導性を有するソース領域（２１２）とを備える。酸化領域の下側部分（２１０ｄ）は、酸化領域の上側部分より厚く形成されている。

Description

本発明は、マイクロエレクトロニクス回路に関し、特に、低ゲート電荷のトレンチ金属酸化膜半導体電界効果トランジスタに関する。
トレンチゲートを用いる金属酸化膜半導体電界効果トランジスタ（metal oxide semiconductor field effect transistor：以下、ＭＯＳＦＥＴという。）デバイスは、低いオン抵抗を示す。このようなトレンチＭＯＳＦＥＴデバイスでは、チャネルは、プレーナ構造のトランジスタにおいて多く用いられている横方向ではなく、縦方向に形成される。このようなトランジスタは、単位面積あたりの電流は大きいが、順方向電圧降下を低くすることが要求される。
図１は、トレンチＭＯＳＦＥＴデバイスの部分的な断面を示す図であり、トレンチＭＯＳＦＥＴデバイスは、ｎ＋基板１と、ｎ−エピタキシャル層２と、ｐボディ領域３と、ｎ＋領域１１とを備える。多くの場合、ｐボディ領域３は、ｎ＋基板１上に成長されたｎ−エピタキシャル層２内に拡散されており、ｎ＋領域１１は、ボディ領域３内に拡散されている。これらの２回の拡散工程のため、この種のトランジスタは、トレンチゲートを有する二重拡散金属酸化膜半導体電界効果トランジスタ（double-diffused metal oxide semiconductor field effect transistor with trench gating）と呼ばれ、また、これを省略して「トレンチＤＭＯＳ」とも呼ばれる。
図１に示すトレンチＭＯＳＦＥＴデバイスは、更にトレンチ８を備え、トレンチ８には、導電材料１０が埋め込まれ、導電材料１０は、酸化領域１５、１６によって、領域２、３、１１から分離されている。このような構成により、トレンチ８内の導電材料１０及び絶縁材料１６は、それぞれトレンチＭＯＳＦＥＴデバイスのゲート層及びゲート酸化層として機能する。ｎ＋領域１１は、ＭＯＳＦＥＴデバイスのソースとして機能し、エピタキシャル層２及びｎ＋基板１は、共にＭＯＳＦＥＴデバイスのドレインとして機能する。ｐボディ領域３とゲート１０間に電圧を印加すると、ｐボディ領域３内に電荷が容量的に誘導され、トレンチ８に隣接するトレンチＭＯＳＦＥＴデバイスのｐボディ領域３内にチャネルが形成される。ソース１１とドレイン１、２間に別の電圧が印加されると、このチャネルを介して、ソース金属１４からドレイン１、２に電流が流れ、これをトレンチＭＯＳＦＥＴデバイスのパワーオン状態と呼ぶ。
トレンチＭＯＳＦＥＴデバイスの具体例は、例えば、米国特許第５，９０７，７７６号明細書、第５，０７２，２６６号明細書、第５，５４１，４２５号明細書、第５，８６６，９３１号明細書に開示されており、これらの文献は参照により本願に援用されるものとする。
典型的なＭＯＳＦＥＴデバイスは、単一の集積回路（すなわち、半導体ウェハの部分）内に並列に組み込まれる多数の独立したＭＯＳＦＥＴトランジスタセルを備える。すなわち、図１に示す集積回路は、通常、多くのセルを含んでいる。セルの構造は、正方形及び六角形が一般的である。図１に示すような設計では、基板領域１は、個々のＭＯＳＦＥＴトランジスタセルの全てに対して共通のドレインとして機能する。ＭＯＳＦＥＴトランジスタセルの全てのソース１１は、通常、ｎ＋ソース領域上に配設された金属ソースコンタクト１４を介して互いに短絡されている。トレンチ８内の導電材料１０と金属ソースコンタクト１４との間には、ＢＰＳＧ（borophosphosilicate glass）等の絶縁領域１２が設けられ、これによりゲート１０がソース領域１１に短絡することを防いでいる。したがって、複数のゲート１０を互いに接続するために、トレンチ８内の導電材料１０は、通常、ＭＯＳＦＥＴセルを越えて、金属ソースコンタクト１４が形成される端子領域（termination region）に延びている。このように導電材料１１は、トレンチ８を介して互いに接続されるので、この構成により、デバイスの全てのゲート領域について単一のゲートコンタクトが実現される。この結果、集積回路は、個々のトランジスタセルのマトリクスからなるが、これら複数のセルは、１個の大きなトランジスタとして動作する。
トレンチＭＯＳＦＥＴデバイスでは、オン抵抗を更に低くしたいという要求が根強く存在する。オン抵抗を低減する最も簡単な方法は、セルの密度を高めることである。しかしながら、セルの密度を高めると、トレンチＭＯＳＦＥＴデバイスに関連したゲート電荷が高くなってしまう。図１に示すデバイスは、オムロン株式会社（Omron Corp.）の特開平５−３３５５８２号明細書「縦型ＭＯＳＦＥＴ装置及びその製造方法（Vertical MOSFET device and Manufacture thereof）」に開示されており、この文献の開示内容全体は、参照により本願に援用されるものとする。このデバイスでは、トレンチ側壁の酸化膜はｐボディ領域３内にチャネルを形成するが、トレンチ底面の酸化膜は、チャネルを余り形成しないにもかかわらず、ゲート電荷を制御することができるという事実を利用している。したがって、ゲート電荷を削減するために、トレンチ８の底面の酸化膜１５を側壁の酸化膜１６より厚く形成することができる。特開平５−３３５５８２号要約書（JP05335582 abstract）によると、減圧ＣＶＤによりトレンチ８が平坦化するまで酸化膜を堆積し、この酸化膜をエッチバックすることにより溝部の底部に厚いゲート酸化膜１５が形成される。次に、熱酸化により溝部の側壁部に薄いゲート酸化膜が形成される。
しかしながら、例えば特開平５−３３５５８２号要約書に開示されているようにＣＶＤによってゲート酸化層を形成すると、ＣＶＤによって形成されたゲート酸化層とシリコンとの間の界面において、高い固定電荷（high state charge）が生成されてしまう。本発明は、従来のデバイスのこのような問題及びこの他の問題を解決するトレンチＭＯＳＦＥＴデバイスの設計及び製造方法を提供することを目的とする。
本発明に係るトレンチ金属酸化膜半導体電界効果トランジスタデバイスは、（ａ）第１の伝導性（好ましくは、ｎ型伝導性）を有するシリコン製の基板と、（ｂ）基板上に形成され、第１の伝導性を有し、基板より低い多数キャリア濃度を有するシリコン製のエピタキシャル層と、（ｃ）エピタキシャル層の上部内に形成された、第２の伝導性（好ましくは、ｐ型伝導性）を有するボディ領域と、（ｄ）エピタキシャル層の表面から、デバイスのボディ領域を貫通してエピタキシャル層内に延び、トレンチ側壁及びトレンチ底部を有するトレンチと、（ｆ）トレンチの内部に形成され、少なくともトレンチ底部を覆う下側部分と、トレンチ側壁の少なくとも上部領域を覆う上側部分とを有する酸化領域と、（ｇ）トレンチ内において、酸化領域に隣接する導電領域と、（ｈ）ボディ領域の上部であってトレンチに隣接する部分に形成された、第１の伝導性を有するソース領域とを備える。酸化領域の下側部分は、酸化領域の上側部分より厚く形成されている。更に、シリコンとの間に界面を形成する酸化領域の部分は、熱成長により形成されている。
また、本発明に係る更なるトレンチ金属酸化膜半導体電界効果トランジスタデバイスは、（ａ）第１の伝導性（好ましくは、ｎ型伝導性）を有するシリコン製の基板と、（ｂ）基板上に形成され、第１の伝導性を有し、基板より低い多数キャリア濃度を有するシリコン製のエピタキシャル層と、（ｃ）エピタキシャル層の上部内に形成された、第２の伝導性（好ましくは、ｐ型伝導性）を有するボディ領域と、（ｄ）エピタキシャル層の表面から、ボディ領域を貫通してエピタキシャル層内に延び、トレンチ側壁及びトレンチ底部を有するトレンチと、（ｅ）トレンチの内部に形成され、少なくともトレンチ底部を覆う下側部分と、トレンチ側壁の少なくとも上部領域を覆う上側部分とを有する酸化領域と、（ｆ）トレンチ内において、酸化領域に隣接する導電領域と、（ｇ）ボディ領域の上部であってトレンチに隣接する部分に形成された、第１の伝導性を有するソース領域とを備える。酸化領域の下側部分は、酸化領域の上側部分より厚く形成されている。この実施例では、酸化領域の下側部分は、酸化領域の上側部分より厚く、トレンチ側壁に沿った導電領域に隣接する酸化領域に段差（shoulder）が形成されている。
幾つかの実施例においては、酸化領域の下側部分は、トレンチに接する熱成長部分（厚さは、例えば５００〜２０００Åとする。）と、導電領域に接する堆積酸化物部分（この厚さも、例えば５００〜２０００Åとする。）とから構成され、酸化領域の上側部分は、熱成長酸化層（厚さは、例えば１００〜１０００Åとする。）である。堆積酸化物部分は、好ましくは、高密度化されたテトラエチルオルソシリケート（ＴＥＯＳ）である。
他の実施例においては、酸化領域の下側部分は、厚い熱成長酸化領域（厚さは、例えば５００〜２０００Åとする。）であり、酸化領域の上側部分は、薄い熱成長酸化領域（厚さは、例えば１００〜１０００Åとする。）である
導電領域は、好ましくは、多結晶シリコンから形成する。幾つかの実施例においては、導電領域は、多結晶シリコン部分と、高融点金属又は高融点金属合金（例えば、タングステン部分又はチタン−タングステン合金部分）から選択された部分とを含む。また、他の実施例においては、導電領域は、多結晶シリコン部分と、高融点金属シリサイド部分（例えば、ケイ化チタン部分）とを含む。
本発明の他の具体例においては、（ａ）第１の伝導性を有するシリコン製の基板と、（ｂ）基板上に形成され、第１の伝導性（好ましくは、ｎ型伝導性）を有し、基板より低い多数キャリア濃度を有するシリコン製のエピタキシャル層と、（ｃ）エピタキシャル層の上部内に形成された、第２の伝導性（好ましくは、ｐ型伝導性）を有するボディ領域と、（ｄ）エピタキシャル層の表面から、ボディ領域を貫通してエピタキシャル層内に延び、トレンチ側壁及びトレンチ底部を有するトレンチと、（ｅ）（１）トレンチの内部に形成され、トレンチ側壁の上部領域を覆う上側部分と、（２）トレンチ側壁の下部領域及びトレンチ底部を覆うＵ字状の下側部分とを有する酸化領域と、（ｆ）トレンチ内において、酸化領域に隣接する導電領域と、（ｇ）ボディ領域の上部であってトレンチに隣接する部分に形成された、第１の伝導性を有するソース領域とを備える。この実施例において、酸化領域のＵ字状の下側部分の厚さは、上側部分の厚さより厚く形成されている。
また、本発明に係るトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法は、（ａ）第１の伝導性を有するシリコン製の基板を準備する工程と、（ｂ）基板上に、第１の伝導性を有し、基板より低い多数キャリア濃度を有するシリコン製のエピタキシャル層を成長させる工程と、（ｃ）エピタキシャル層の上部内に、第２の伝導性を有するボディ領域を形成する工程と、（ｄ）エピタキシャル層の表面から、ボディ領域を貫通してエピタキシャル層内に延び、トレンチ側壁及びトレンチ底部を有するトレンチをエッチングする工程と、（ｆ）トレンチの内部に、少なくともトレンチ底部を覆う下側部分と、トレンチ側壁の少なくとも上部領域を覆う上側部分とを有する酸化領域を形成する工程と、（ｇ）トレンチ内において、酸化領域に隣接する導電領域を堆積させる工程と、（ｈ）ボディ領域の上部であってトレンチに隣接する部分に、第１の伝導性を有するソース領域を形成する工程とを有する。この実施例では、酸化領域の下側部分は、酸化領域の上側部分より厚く、トレンチ側壁に沿った導電領域に隣接する酸化領域に段差（shoulder）が形成される。
幾つかの実施例においては、トレンチの内部に酸化領域を形成する工程は、（ａ）トレンチ内に熱酸化層を形成する工程と、（ｂ）熱酸化層上に堆積酸化層を形成する工程と、（ｃ）トレンチの底部の堆積酸化層上に、エッチングレジスト層（例えば、フォトレジスト層又はポリシリコン層）を形成する工程と、（ｄ）堆積酸化層のエッチングレジスト層によって覆われていない部分をエッチングする工程とを有する。熱酸化処理は、好ましくは、堆積酸化層のエッチングの後に行う。
本発明の他の実施例においては、トレンチの内側に酸化領域を形成する工程は、（ａ）トレンチ内に厚い熱酸化層を形成する工程と、（ｂ）トレンチ底部内の厚い酸化層上にエッチングレジスト層（例えば、フォトレジスト層又はポリシリコン層）を形成する工程と、（ｃ）厚い酸化層のエッチングレジスト層によって覆われていない部分をエッチングする工程とを有する。熱酸化処理は、好ましくは、厚い酸化層のエッチングの後に行う。
本発明により、セル密度が高く、したがってオン抵抗を低くすることができ、同時にゲート電荷が許容可能な程度に十分低い改善されたトレンチ金属酸化膜半導体電界効果トランジスタデバイスを実現できる。
また、本発明により、トレンチ底部により厚い酸化層を有するとともに、酸化層／半導体界面に望ましくない高い固定電荷レベル（high state charge level）を生じさせないトレンチ金属酸化膜半導体電界効果トランジスタデバイスを実現できる。
更に、本発明により、ＣＶＤ酸化層とシリコン間に界面ができることを防止し、この界面に関連した高い固定電荷レベルを低減させることができるトレンチ金属酸化膜半導体電界効果トランジスタデバイスを実現できる。
更に、本発明により、多くの場合熱酸化によって形成される高品質な酸化層／シリコン界面をゲートトレンチ内に形成することができ、界面の固定電荷のレベルが許容可能な程度に十分低いトレンチ金属酸化膜半導体電界効果トランジスタデバイスを実現できる。
本発明のこれらの及び他の実施例及びその利点は、特許請求の範囲及び発明の実施の形態により更に明らかとなる。
以下、本発明の好ましい具体例を示す図面を参照して、本発明を更に詳細に説明する。なお、本発明は、後述する具体例とは異なる形式で実現してもよく、したがって、これらの具体例によって限定されてるものではない。
図２に示すトレンチＤＭＯＳは、ｎ＋基板２００と、このｎ＋基板２００上に成長されたｎエピタキシャル層２０２とを備える。ｎ＋基板２００は、通常シリコン基板からなり、例えば、その厚さは１０〜２５ミル（mil）であり、その抵効率は０．００５〜０．０１Ω・ｃｍである。ｎエピタキシャル層２０２も、通常シリコンからなり、例えば、その厚さは５〜６μｍであり、その抵効率は０．１８〜０．２５Ω・ｃｍである。
エピタキシャル層２０２内に形成されたトレンチ２０６の側壁は、熱成長酸化領域（thermally grown oxide region）２１０ｔによって覆われており、またトレンチ２０６は、その底部に堆積酸化物領域２１０ｄ（deposited oxide region）を有する。なお、トレンチ２０６の底部は、Ｖ字状、断面が丸められたＵ字状（rounded u-shaped）、断面が正方形のＵ字状（square u-shaped）等、様々な形状に形成することができる。トレンチ２０６の側壁は、実質的に垂直であり、代表的には、７５°（テーパ面）〜９０°（垂直面）〜１００°（内曲面）の範囲を有し、より好ましくは、８５°〜９０°とする。トレンチ２０６には、更に、ポリシリコン領域２１１ｇが埋め込まれている。ポリシリコン領域２１１ｇは、代表的には、１５〜２５Ω／ｓｑの抵抗率を有する。代表的には、トレンチ２０６の深さは、１．０〜２．０μｍであり、幅は０．２〜２．０μｍである。トレンチ２０６間の領域は、その形状からメサ又はトレンチメサと呼ばれ、その幅は、代表的には、０．２〜１．０μｍである。
熱成長酸化領域２１０ｔの厚さは、代表的には、１００〜１０００Åであり、堆積酸化物領域２１０ｄの厚さは、代表的には、５００〜２０００Åである。このようにして複合的な酸化領域（composite oxide region）を形成することにより、トレンチＭＯＳＦＥＴデバイスのセル密度を著しく高める（例えば、２０〜５００Ｍ／ｉｎ．ｓｑ．）ことができる。このような高い密度に関連するゲート電荷は、トレンチの底部に、熱成長酸化領域２１０ｔと堆積酸化物領域２１０ｄからなる厚い酸化領域を形成することによって抑制される。上述のように、トレンチ底部の酸化領域２１０ｄ、２１０ｔは、デバイスの動作中にチャネルの形成には大きく貢献しないため、厚く形成してもよく、これによりゲート電荷を低減することができる。一方、トレンチ２０６の側壁に沿った熱成長酸化領域２１０ｔの堆積酸化物領域２１０ｄより上にある部分は、十分薄く形成でき、これによりデバイスの動作中に、隣接するｐボディ領域２０４内に効果的にチャネル領域を形成することができる。更に、この構成では、シリコンに隣接するのは、堆積酸化物領域２１０ｄではなく、熱成長酸化領域２１０ｔである。この結果、従来の構造（例えば、特開平５−３３５５８２号要約書に開示されている構造）のシリコンと堆積酸化物の界面において高い固定電荷が生成されるといった問題を回避することができる。
エピタキシャル層２０２内には、ｐボディ領域２０４が形成される。このような構造では、ｐボディ領域２０４の抵抗率は、代表的には０．１〜１．０Ω・ｃｍとし、エピタキシャル層２０２の表面からの深さは、１〜２μｍとする。図２に示すトレンチＤＭＯＳデバイスは、更に、ｎ＋ソース領域２１２を備え、このｎ＋ソース領域２１２は、エピタキシャル層２０２の表面から０．３〜０．４５μｍの深さに形成し、抵抗率は０．００１〜０．００３Ω・ｃｍとする。
この実施例では、電極２１８に対する良好なオーミックコンタクトを実現するために、ｎ＋ソース領域２１２間に上位ｐボディ（ｐ＋領域）２１５を設けている。ここでは、上位ｐボディ領域２１５の深さをｎ＋ソース領域２１２と同様の深さに形成しているが、この深さは変更することができる。上位ｐボディ領域２１５の抵抗率は、代表的には、０．００２〜０．００５Ω・ｃｍとする。
ｎ＋ソース領域２１２は、金属ソースコンタクト２１８を介して、電気的に接続されている。例えばＢＰＳＧ（borophosphosilicate glass）を材料とする絶縁層２１６は、ゲート電極に関連するポリシリコン領域２１１ｇがソースコンタクト２１８を介してｎ＋ソース領域２１２に短絡することを防いでいる。トレンチＭＯＳＦＥＴセルの領域の外側に位置するポリシリコンのゲートランナ部には、多くの場合、別の金属ゲートコンタクト（図示せず）が接続される。また、ｎ＋基板２００には、多くの場合、金属ドレインコンタクト（図示せず）が電気的に接続される。
本発明の他の実施例を図３に示す。図３に示す実施例は、トレンチの内壁に形成された酸化領域を除いて、基本的に図２と同じ構造を有している。詳しくは、図２に示す構成では、酸化領域は、熱成長酸化領域２１０ｔと堆積酸化物領域２１０ｄとの組合せによって構成されているが、図３に示す構成では、酸化領域は、その全体が熱成長酸化領域２１０ｔのみから構成されている。但し、ここでも、図２に示す構成と同様に、トレンチ２０６内の酸化領域２１０ｔのトレンチ底部における厚さ（代表的には５００〜２０００Å）は、トレンチ側壁の上部に沿った厚さ（代表的には１００〜１０００Å）より厚く形成されている。これにより、ゲート機能が維持されるとともに、デバイスのゲート電荷が低減されている。更に、堆積酸化物領域ではなく、熱成長酸化領域２１０ｔがシリコンに隣接しているため、界面における高い固定電荷（high interface state charge）の問題が回避されている。
本発明の更なる実施例を図４及び図５に示す。図４に示す実施例は、基本的に図２に示す実施例と同様であり、図５に示す実施例は、基本的に、図３に示す実施例と同様である。但し、図４及び図５に示す実施例では、図２及び図３に示す実施例のポリシリコンゲート領域２１１ｇをポリシリコンゲート領域２１１ｇとタングステン金属領域２１１ｍからなる複合的なゲート領域（composite gate region）に置き換えている。これにより、ポリシリコンゲート領域２１１ｇのみを備える実施例に比べて、ゲート抵抗を低くすることができ、スイッチング周波数を高めることができる。更なる変形例として、タングステンを例えばチタン−タングステン合金等の高融点金属（refractory metal）又は金属合金に置き換えてもよい。
本発明の更なる実施例を図６及び図７に示す。図６に示す実施例は、基本的に図２に示す実施例と同様であり、図７に示す実施例は、基本的に、図３に示す実施例と同様である。但し、図６及び図７に示す実施例では、図２及び図３に示す実施例のポリシリコンゲート領域２１１ｇを複合的なゲート領域（composite gate region）に置き換えている。図６及び図７に示す実施例では、これらの領域は、ポリシリコンゲート領域２１１ｇと、例えばケイ化チタン等の高融点金属シリサイド領域２１１ｍｓ（代表的にはＴｉＳｉ２）とに置き換えている。シリサイドを容易に形成できる高融点金属としては、チタン、タングステン、タンタル、モリブデン等がある。
以下、図２に示すデバイスを製造するための製造工程を図８Ａ〜図８Ｇを用いて説明する。まず、ｎ＋にドープしたｎ＋基板２００上にｎにドープしたｎエピタキシャル層２０２を成長させる。ここで、ｎ＋基板２００の厚さは、例えば２５０μｍとし、ｎ＋基板２００のｎ型不純物の不純物濃度は、例えば５×１０１９ｃｍ−３とし、ｎエピタキシャル層２０２の厚さは、例えば６．０μｍとし、ｎエピタキシャル層２０２のｎ型不純物の不純物濃度は、例えば３．４×１０１６ｃｍ−３とする。次に、打込み及び拡散処理によって、ｎエピタキシャル層２０２内にｐ領域２０４を形成する。ｎエピタキシャル層２０２には、例えば、４０ｋｅＶで６×１０１３ｃｍ−２のドーズ量でホウ素を打ち込み、１５０℃の温度で１．８μｍの深さまでこの不純物を拡散させる。
次に、例えば、化学気相成長（chemical vapor deposition：以下、ＣＶＤという。）によりマスク酸化層（図示せず）を成長させ、パターン化されたトレンチマスク（図示せず）で覆う。次に、例えばバッファードフッ酸（buffered HF）によってマスク酸化層をエッチングし、パターン化されたマスク酸化層（図示せず）を形成する。次に、パターン化されたマスク酸化層の開口部を介して、通常反応性イオンエッチングによってトレンチをエッチングする。この実施例では、トレンチの深さを約２．０μｍとする。このトレンチ形成工程によって、分離した複数のｐボディ領域２０４を画定する。次に通常ドライ酸化によって犠牲酸化層（図示せず）を成長させ、シリコン表面の品質を向上させる。そして、この酸化層を、通常バッファードフッ酸によって除去し、これにより図８Ａに示す構造が形成される。
次に、例えばドライ酸化によって、デバイス全体上に熱成長ゲート酸化層（thermal gate oxide layer）２１０ｔを成長させる。熱成長酸化層２１０ｔの厚さは、好ましくは１００〜１０００Åとする。次に、例えば５００〜６００°の温度におけるプラズマＣＶＤ（plasma enhanced chemical vapor deposition：ＰＥＣＶＤ）によって、テトラエチルオルソシリケート（tetraethylorthosilicate：ＴＥＯＳ又はＳｉ（ＯＣ２Ｈ５）４）層２１０を堆積させ、これにより図８Ｂに示す構造が形成される。ＴＥＯＳ層２１０の厚さは、代表的には４００〜１０００Åとする。
次に、フォトレジスト層２０７で構造体を覆い、及びトレンチを埋め込み、これにより図８Ｃに示す構造が形成される。次に、例えば反応性イオンエッチングによってフォトレジスト層２０７をエッチングし、トレンチ２０６の底部にレジスト部分２０７を残して、この他の全てのフォトレジスト層を取り除き、これにより図８Ｄに示す構造が形成される。次に、例えばバッファードフッ酸によってＴＥＯＳ層２１０をエッチングし、これにより図８Ｅに示す構造が形成される。
続いて、例えば硫酸（sulfuric acid）によって、残りのレジスト部分２０７を除去する。次に、窒素雰囲気内で、９５０°でアニール処理を行うことによってＴＥＯＳ層２１０の密度を高め、高密度に堆積された二酸化シリコン領域２１０ｄを形成する。次に、この構造体に対し、例えば９５０〜１１５０°の温度で、１０〜２０分間、更なる熱酸化処理を行い、ゲート酸化層２１０ｔの堆積酸化物領域２１０ｄに覆われていない部分が十分な厚さを確実に有するようにする。この厚さは、代表的には、１０〜１０００Åとする。
次に、多くの場合ＣＶＤを用いて、ポリシリコン層によりこの構造体を覆い、及びトレンチを埋め込む。ポリシリコンには、その抵抗率を例えば２０Ω／ｓｑ程度に低減するために、ｎ型不純物をドープする。ｎ型不純物のドーピングは、例えば、亜リン酸クロライド（phosphorous chloride）を用いたＣＶＤにより、若しくはヒ素又はリンを打ち込むことによって行うことができる。次に、周知のように、ゲートランナ領域のポリシリコンを保護するパターン化されたマスク層（図示せず）を形成し、例えば、反応性イオンエッチングによって、マスキングされていないポリシリコン層をエッチングする。トレンチセグメント内のポリシリコン層は、エッチングの不均一性を鑑み、通常若干深めにエッチングし、これにより形成されるポリシリコンゲート領域２１１ｇの表面は、隣接するｐボディ領域２０４の表面より０．１〜０．２μｍ低い位置に形成される。これにより、図８Ｆに示す構造が形成される。
次に、酸化層２１０ｔをウェットエッチングによって１００Åの厚さにエッチングし、打込み酸化層（implant oxide）（図示せず）を形成する。打込み酸化層は、打込みチャネリング効果（implant-channeling effects）、打込み損傷、及び後のソース領域の形成時における重金属汚染を避けるために設ける。次に、パターン化されたマスク層（図示せず）を設け、打込み及び拡散処理によって、ｐボディ領域２０４の上部に、ソース領域２１２を形成する。ソース領域２１２は、例えば、１×１０１６ｃｍ−２のドーズ量でヒ素を打ち込み、９５０℃の温度で、この不純物を０．４μｍの深さまで拡散させることによって形成することができる。次に、更なるマスク（図示せず）を形成し、ホウ素を打ち込み、拡散させて、ｎ＋領域２１２間に上位ｐボディ（ｐ＋領域）領域２１５を形成する。上位ｐボディ領域２１５には、１．５１４ｃｍ−２のドーズ量でホウ素を打ち込み、０．３〜０．６μｍの深さに拡散させる。
次に、例えば、プラズマＣＶＤ（ＰＥＣＶＤ）によって、構造体全体の上にＢＰＳＧ（boro-phospho-silicate glass）を形成した後、パターン化されたフォトレジスト層（図示せず）を形成する。次に、例えば反応性イオンエッチングによって構造体をエッチングし、各ソース領域２１２の少なくとも一部の上にあるＢＰＳＧ及び酸化層を取り除き、これ以外のＢＰＳＧ領域２１６を残す。フォトレジスト層を取り除いた後、この構造体に、ソース電極として機能する金属コンタクト層（例えば、アルミニウムを材料とする）２１８を形成する。これにより、断面を図８Ｇに示す構造体が形成される。多くの場合、同じ工程により、セルの外側に位置するゲートランナに別の金属コンタクトを接続する。更に、多くの場合、ドレイン電極として機能する更なる金属コンタクトを基板２００に接続して設ける。
図２に示すトレンチＭＯＳＦＥＴ構造を製造するための製造工程の他の具体例について、図９Ａ〜図９Ｇを用いて説明する。図９Ａに示す構造を形成するための工程は、図８Ａを用いて上述した工程と同じである。図９Ｂに示す構造を形成するための工程は、基本的に図８Ｂを用いて上述した工程と同じであるが、図９Ｂでは、ＴＥＯＳ層２１０を堆積させた後に高密度化し、高密度な二酸化シリコン層２１０ｄを形成している点が図８Ｂの場合と異なる。後に詳細に説明するが、図８Ａから図８Ｇを用いて説明した具体例と異なり、ここでは、高密度な二酸化シリコン層２１０ｄの一部は、後の工程においても継続的にポリシリコンに覆われるため、高密度化の工程をこの早い段階で行っている。
次に、図８Ｆを用いて上述した工程と同様の工程により、ドープされたポリシリコン層２１１ｇによって構造体を覆い、及びトレンチを埋め込み、これにより、図９Ｃに示す構造が形成される。次に、トレンチ底部のみにポリシリコン層２１１ｇを残すように、例えば反応性イオンエッチングによって他のポリシリコン層をエッチングし、これにより、図９Ｄに示す構造が形成される。
次に、例えば反応性イオンエッチングにより、高密度化された二酸化シリコン層２１０ｄをエッチングし、トレンチ底部を覆っているポリシリコン層２１１ｇによって保護されている部分を除く全ての二酸化シリコン層２１０ｄを除去する。これにより、図９Ｅに示す構造が形成される。次に、図８Ｆを用いて説明した処理と同様に、この構造体に対し、更なる熱酸化処理を行い、ゲート酸化層２１０ｔの堆積酸化物領域２１０ｄに覆われていない部分が十分な厚さを確実に有するようにする。続いて、更なるポリシリコン層によってデバイスの表面を覆い、及びトレンチを埋め込む。更に、図８Ｆを用いて上述したように、ゲートランナ領域内のポリシリコンを保護するパターン化されたマスク層を形成して、ポリシリコン層を若干深めにエッチングし、トレンチ内に最終的なポリシリコン領域２１１ｇを形成する。これにより、図９Ｆに示す構造が形成される。そして、図８Ｇを用いて上述した工程と同じ工程によって、図９Ｇに示すデバイスが完成する。
次に、図３に示すトレンチＭＯＳＦＥＴ構造の製造工程について、図１０Ａ〜図１０Ｈを用いて説明する。
まず、図８Ａに示した工程と同様に、ｎ＋にドープしたｎ＋基板２００上にｎにドープしたｎエピタキシャル層２０２を成長させる。次に、打込み及び拡散によって、エピタキシャル層２０２内にｐ領域２０４を形成する。次に、マスク酸化層を成長させ、パターン化されたトレンチマスク（図示せず）で覆う。次に、マスク酸化層をエッチングし、パターン化されたマスク酸化層２１０を形成する。次に、パターン化されたマスク酸化層２１０の開口部を介して、トレンチ２０６をエッチングし、分離した複数のｐボディ領域２０４を画定する。これにより、図１０Ａに示す構造が形成される。
この時点で、構造体全体上に厚い酸化層２１０ｔ（先の工程によって形成されたパターン化されたマスク酸化層２１０を含む）を形成する。これにより、図１０Ｂに示す構造が形成される。厚い酸化層２１０ｔは、例えば９５０〜１１５０°の温度で、１０〜１２０分間、ウェット酸化又はドライ酸化を行うことによって成長させることができる。この酸化処理により、厚い酸化層２１０ｔは、好ましくは５００〜２０００μｍの厚さに形成される。
次に、フォトレジスト層２０７によってこの構造体を覆い、及びトレンチを埋め込むことにより、図１０Ｃに示す構造が形成される。次に、例えば反応性イオンエッチングによって、フォトレジスト層２０７をエッチングし、トレンチ２０６の底部にレジスト部分２０７を残して、この他の全てのフォトレジスト層を取り除き、これにより図１０Ｄに示す構造が形成される。
次に、例えば反応性イオンエッチングにより、酸化層２１０ｔをエッチングし、トレンチの底部を覆っているフォトレジスト層によって保護されている部分以外の全ての厚い酸化層を除去し、図１０Ｅに示すように、独立した、厚い熱成長酸化領域２１０ｔを形成する。
次に、例えば硫酸により、残りのレジスト部分２０７を除去する。次に、例えば、９５０〜１１５０°の温度でドライ酸化を行うことにより、構造体の露出しているシリコン表面に薄膜ゲート酸化層を形成する。薄膜ゲート酸化層の厚さは、代表的には、１００〜１０００Åとする。図１０Ｆに示すように、この酸化処理により、トレンチの底部に厚い領域を有し、及びトレンチの上部の側壁（及び構造体の表面）に薄い領域を有する熱成長酸化領域２１０ｔが形成される。
次に、図１０Ｇに示すように、構造体全体上にゲート領域用のポリシリコン層２１１ｇを形成して、デバイスの表面を覆い、及びトレンチを埋め込む。この構造に対し、図８Ｆ及び図８Ｇを用いて説明したものと同様の処理を施すことにより、図１０Ｈに示す構造が形成される。
次に、図４に示すトレンチＭＯＳＦＥＴ構造の製造工程について、図１１Ａ及び図１１Ｂを用いて説明する。
ここでは、まず、図８Ａ〜図８Ｅを用いて説明した工程と同じ工程を行う。この時点で、残っているレジスト層を除去し、ＴＥＯＳ層を高密度化し、高密度な二酸化シリコン層２１０ｄを形成し、更に、図８Ｆを用いて説明したように、ゲート酸化層２１１ｔを厚くする。但し、ここでは、実質的により薄いポリシリコン層２１１ｇをデバイスの表面及びトレンチ内に形成し、トレンチがポリシリコン層２１１ｇによって完全には埋め込まれないようにする。これに代えて、例えばＣＶＤ等の周知の手法を用いて、タングステン（Ｗ）又はチタン−タングステン合金（ＴｉＷ）（又は、必要であればケイ化タングステン（ＷＳｉ））を材料とする金属層２１１ｍを堆積させることによって、トレンチを埋め込む。これにより、図１１Ａに示す構造が形成される。
上述のように、ゲートランナ領域内のポリシリコン及びＷ／ＴｉＷを保護するパターン化されたマスク層を形成し、ポリシリコン層２１１ｇ及びＷ／ＴｉＷ２１１ｍを若干深めにエッチングし、ポリシリコン層２１１ｇ及びＷ／ＴｉＷ２１１ｍからなる複合的なゲート領域を形成する。そして、図８Ｇを用いて説明したものと同様の工程により、図１１Ｂに示すデバイスが完成する。
次に、図１１Ｃを用いて、図５に示すトレンチＭＯＳＦＥＴ構造の製造工程を説明する。ここでは、まず、図１０Ａ〜１０Ｆを用いて説明した工程と同じ工程を実行する。但し、この時点では、トレンチをポリシリコンによって埋め込まない。これに代えて、デバイス表面及びトレンチ内に比較的薄いポリシリコン層２１１ｇを形成する。次に、図１１Ｂを用いて説明したように、タングステン（Ｗ）又はチタン−タングステン合金（ＴｉＷ）（又は、必要であればケイ化タングステン（ＷＳｉ））を材料とする金属層２１１ｍを堆積させることによって、トレンチを埋め込む。これにより、図１１Ｃに示す構造が形成される。
次に、図１２Ａ及び図１２Ｂを用いて、図６に示すトレンチＭＯＳＦＥＴ構造の製造工程を説明する。この製造工程は、基本的に、図８Ａ〜図８Ｆを用いて説明したものと同様であるが、但し、ここでは、トレンチ内のポリシリコン層２１１ｇの表面が、隣接するエピタキシャル層２０４の表面より０．１〜０．５μｍ下に位置するように、トレンチセグメント内のポリシリコン層をより深くエッチングする。次に、ゲートランナ領域内のポリシリコンを保護するパターン化されたマスク層を除去し、例えばスパッタリングによって、例えばチタン層である高融点金属層２１１ｍを堆積させ、これにより図１２Ａに示す構造が形成される。次に、高速熱アニール処理によって、高融点金属とトレンチ内のポリシリコンとを合金化し、高融点金属シリサイド（この場合、ケイ化チタン（ＴｉＳｉ２））領域２１１ｍｓを形成する。次に、トレンチ領域内にＴｉＳｉ２が形成された後に、酸化層上の未反応のＴｉ部分を除去する。次に、図８Ｇを用いて説明したものと同様の工程により、図１２Ｂに示す構造が形成される。
次に、図１２Ｃを用いて、図７に示すトレンチＭＯＳＦＥＴ構造の製造工程について説明する。ここでは、まず、図１０Ａ〜図１０Ｇを用いて説明したものと同様の工程を行う。そして、ゲートランナ領域内のポリシリコンを保護するパターン化されたマスク層を形成した後、図１２Ａ及び図１２Ｂを用いて説明したものと同様の工程を行うことにより、図１２Ｃに示す構造が形成される。
以上、様々な実施の形態を図示し、説明したが、上述の説明から、この実施の形態を修正及び変更することができ、このような修正及び変更は、添付の請求の範囲に基づく本発明の思想及び範囲から逸脱するものではない。例えば、本発明は、上述の実施例とは伝導性（conductivities）が逆の構造にも同様に適用することができる。
従来のトレンチＭＯＳＦＥＴトランジスタデバイスの部分断面図である。 本発明に基づくトレンチＭＯＳＦＥＴトランジスタデバイスの部分断面図である。 本発明に基づくトレンチＭＯＳＦＥＴトランジスタデバイスの他の実施例の部分断面図である。 本発明に基づくトレンチＭＯＳＦＥＴトランジスタデバイスの他の実施例の部分断面図である。 本発明に基づくトレンチＭＯＳＦＥＴトランジスタデバイスの他の実施例の部分断面図である。 本発明に基づくトレンチＭＯＳＦＥＴトランジスタデバイスの他の実施例の部分断面図である。 本発明に基づくトレンチＭＯＳＦＥＴトランジスタデバイスの他の実施例の部分断面図である。 図２に示すトレンチＭＯＳＦＥＴトランジスタデバイスの製造工程を説明するための部分断面図である。 図２に示すトレンチＭＯＳＦＥＴトランジスタデバイスの製造工程を説明するための部分断面図である。 図２に示すトレンチＭＯＳＦＥＴトランジスタデバイスの製造工程を説明するための部分断面図である。 図２に示すトレンチＭＯＳＦＥＴトランジスタデバイスの製造工程を説明するための部分断面図である。 図２に示すトレンチＭＯＳＦＥＴトランジスタデバイスの製造工程を説明するための部分断面図である。 図２に示すトレンチＭＯＳＦＥＴトランジスタデバイスの製造工程を説明するための部分断面図である。 図２に示すトレンチＭＯＳＦＥＴトランジスタデバイスの製造工程を説明するための部分断面図である。 図２に示すトレンチＭＯＳＦＥＴトランジスタデバイスの製造工程の他の例を説明するための部分断面図である。 図２に示すトレンチＭＯＳＦＥＴトランジスタデバイスの製造工程の他の例を説明するための部分断面図である。 図２に示すトレンチＭＯＳＦＥＴトランジスタデバイスの製造工程の他の例を説明するための部分断面図である。 図２に示すトレンチＭＯＳＦＥＴトランジスタデバイスの製造工程の他の例を説明するための部分断面図である。 図２に示すトレンチＭＯＳＦＥＴトランジスタデバイスの製造工程の他の例を説明するための部分断面図である。 図２に示すトレンチＭＯＳＦＥＴトランジスタデバイスの製造工程の他の例を説明するための部分断面図である。 図２に示すトレンチＭＯＳＦＥＴトランジスタデバイスの製造工程の他の例を説明するための部分断面図である。 図３に示すトレンチＭＯＳＦＥＴトランジスタデバイスの製造工程を説明するための部分断面図である。 図３に示すトレンチＭＯＳＦＥＴトランジスタデバイスの製造工程を説明するための部分断面図である。 図３に示すトレンチＭＯＳＦＥＴトランジスタデバイスの製造工程を説明するための部分断面図である。 図３に示すトレンチＭＯＳＦＥＴトランジスタデバイスの製造工程を説明するための部分断面図である。 図３に示すトレンチＭＯＳＦＥＴトランジスタデバイスの製造工程を説明するための部分断面図である。 図３に示すトレンチＭＯＳＦＥＴトランジスタデバイスの製造工程を説明するための部分断面図である。 図３に示すトレンチＭＯＳＦＥＴトランジスタデバイスの製造工程を説明するための部分断面図である。 図３に示すトレンチＭＯＳＦＥＴトランジスタデバイスの製造工程を説明するための部分断面図である。 図４及び図５に示すようなトレンチＭＯＳＦＥＴトランジスタデバイスの製造工程を説明するための部分断面図である。 図４及び図５に示すようなトレンチＭＯＳＦＥＴトランジスタデバイスの製造工程を説明するための部分断面図である。 図４及び図５に示すようなトレンチＭＯＳＦＥＴトランジスタデバイスの製造工程を説明するための部分断面図である。 図６及び図７に示すようなトレンチＭＯＳＦＥＴトランジスタデバイスの製造工程を説明するための部分断面図である。 図６及び図７に示すようなトレンチＭＯＳＦＥＴトランジスタデバイスの製造工程を説明するための部分断面図である。 図６及び図７に示すようなトレンチＭＯＳＦＥＴトランジスタデバイスの製造工程を説明するための部分断面図である。

Claims (27)

  1. 第１の伝導性を有するシリコン製の基板と、
    上記基板上に形成され、上記第１の伝導性を有し、上記基板より低い多数キャリア濃度を有するシリコン製のエピタキシャル層と、
    上記エピタキシャル層の上部内に形成された、第２の伝導性を有するボディ領域と、
    上記エピタキシャル層の表面から、上記ボディ領域を貫通して該エピタキシャル層内に延び、トレンチ側壁及びトレンチ底部を有するトレンチと、
    上記トレンチの内部に形成され、少なくとも上記トレンチ底部を覆う下側部分と、上記トレンチ側壁の少なくとも上部領域を覆う上側部分とを有する酸化領域と、
    上記トレンチ内において、上記酸化領域に隣接する導電領域と、
    上記ボディ領域の上部であって上記トレンチに隣接する部分に形成された、上記第１の伝導性を有するソース領域とを備え、
    上記酸化領域の下側部分は、該酸化領域の上側部分より厚く、上記トレンチ側壁に沿った上記導電領域に隣接する上記酸化領域に段差が形成されていることを特徴とするトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  2. 上記酸化領域の下側部分は、上記トレンチに接する熱成長部分と、上記導電領域に接する堆積酸化物部分とから構成され、上記酸化領域の上側部分は、熱成長酸化層であることを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  3. 上記堆積酸化物部分は、高密度化されたテトラエチルオルソシリケート（ＴＥＯＳ）であることを特徴とする請求項２記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  4. 上記熱成長酸化層の厚さは、５００〜２０００Åの範囲内であることを特徴とする請求項２記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  5. 上記堆積酸化物部分の厚さは、５００〜２０００Åの範囲内であることを特徴とする請求項２記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  6. 上記酸化領域の上側部分の厚さは、１００〜１０００Åの範囲内であることを特徴とする請求項２記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  7. 上記酸化領域の下側部分は、厚い熱成長酸化領域であり、上記酸化領域の上側部分は、薄い熱成長酸化領域であることを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  8. 上記厚い熱成長酸化領域の厚さは、５００〜２０００Åの範囲内であることを特徴とする請求項７記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  9. 上記薄い熱成長酸化領域の厚さは、１００〜１０００Åの範囲内であることを特徴とする請求項７記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  10. 上記導電領域は、多結晶シリコンを含むことを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  11. 上記導電領域は、多結晶シリコン部分と、高融点金属又は高融点金属合金から選択された部分とを含むことを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  12. 上記導電領域は、多結晶シリコン部分と、タングステン部分とを含むことを特徴とする請求項１１記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  13. 上記導電領域は、多結晶シリコン部分と、チタン−タングステン合金部分とを含むことを特徴とする請求項１１記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  14. 上記導電領域は、多結晶シリコン部分と、高融点金属シリサイド部分とを含むことを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  15. 上記導電領域は、多結晶シリコン部分と、ケイ化チタン部分とを含むことを特徴とする請求項１４記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  16. 上記第１の伝導性は、ｎ型伝導性であり、上記第２の伝導性は、ｐ型伝導性であることを特徴とする請求項１記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  17. 第１の伝導性を有するシリコン製の基板を準備する工程と、
    上記基板上に、上記第１の伝導性を有し、上記基板より低い多数キャリア濃度を有するシリコン製のエピタキシャル層を成長させる工程と、
    上記エピタキシャル層の上部内に、第２の伝導性を有するボディ領域を形成する工程と、
    上記エピタキシャル層の表面から、上記ボディ領域を貫通して該エピタキシャル層内に延び、トレンチ側壁及びトレンチ底部を有するトレンチをエッチングする工程と、
    上記トレンチの内部に、少なくとも上記トレンチ底部を覆う下側部分と、上記トレンチ側壁の少なくとも上部領域を覆う上側部分とを有する酸化領域を形成する工程と、
    上記トレンチ内において、上記酸化領域に隣接する導電領域を堆積させる工程と、
    上記ボディ領域の上部であって上記トレンチに隣接する部分に、上記第１の伝導性を有するソース領域を形成する工程とを有し、
    上記酸化領域の下側部分は、該酸化領域の上側部分より厚く、上記トレンチ側壁に沿った上記導電領域に隣接する上記酸化領域に段差が形成されることを特徴とするレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。
  18. 上記トレンチの内部に酸化領域を形成する工程は、
    上記トレンチ内に熱酸化層を形成する工程と、
    上記熱酸化層上に堆積酸化層を形成する工程と、
    上記トレンチの底部の上記堆積酸化層上に、エッチングレジスト層を形成する工程と、
    上記堆積酸化層の上記エッチングレジスト層によって覆われていない部分をエッチングする工程とを有することを特徴とする請求項１７記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。
  19. 上記エッチングレジスト層は、フォトレジスト層であることを特徴とする請求項１８記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。
  20. 上記エッチングレジスト層は、ポリシリコン層であることを特徴とする請求項１８記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。
  21. 上記熱酸化は、上記堆積酸化層のエッチングの後に行われることを特徴とする請求項１８記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。
  22. 上記トレンチの内側に酸化領域を形成する工程は、
    上記トレンチ内に厚い熱酸化層を形成する工程と、
    上記トレンチ底部内の上記厚い酸化層上にエッチングレジスト層を形成する工程と、
    上記厚い酸化層の上記エッチングレジスト層によって覆われていない部分をエッチングする工程とを有することを特徴とする請求項１７記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。
  23. 上記エッチングレジスト層は、フォトレジスト層であることを特徴とする請求項２２記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。
  24. 上記エッチングレジスト層は、ポリシリコン層であることを特徴とする請求項２２記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。
  25. 上記熱酸化は、上記厚い酸化層のエッチングの後に行われることを特徴とする請求項２２記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。
  26. 第１の伝導性を有するシリコン製の基板と、
    上記基板上に形成され、上記第１の伝導性を有し、上記基板より低い多数キャリア濃度を有するシリコン製のエピタキシャル層と、
    上記エピタキシャル層の上部内に形成された、第２の伝導性を有するボディ領域と、
    上記エピタキシャル層の表面から、上記ボディ領域を貫通して該エピタキシャル層内に延び、トレンチ側壁及びトレンチ底部を有するトレンチと、
    上記トレンチの内部に形成され、上記トレンチ側壁の少なくとも上部領域を覆う上側部分と、少なくとも上記トレンチ底部を覆い、上記上側部分より実質的に厚い下側部分とを有する酸化領域と、
    上記トレンチ内において、上記酸化領域に隣接する導電領域と、
    上記ボディ領域の上部であって上記トレンチに隣接する部分に形成された、上記第１の伝導性を有するソース領域とを備え、
    上記シリコンとの間に界面を形成する上記酸化領域の部分は、熱成長により形成されていることを特徴とするトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
  27. 第１の伝導性を有するシリコン製の基板と、
    上記基板上に形成され、上記第１の伝導性を有し、上記基板より低い多数キャリア濃度を有するシリコン製のエピタキシャル層と、
    上記エピタキシャル層の上部内に形成された、第２の伝導性を有するボディ領域と、
    上記エピタキシャル層の表面から、上記ボディ領域を貫通して該エピタキシャル層内に延び、トレンチ側壁及びトレンチ底部を有するトレンチと、
    上記トレンチの内部に形成され、上記トレンチ側壁の上部領域を覆う上側部分と、該トレンチ側壁の下部領域及び上記トレンチ底部を覆い、上記上側部分より実質的に厚いＵ字状の下側部分とを有する酸化領域と、
    上記トレンチ内において、上記酸化領域に隣接する導電領域と、
    上記ボディ領域の上部であって上記トレンチに隣接する部分に形成された、上記第１の伝導性を有するソース領域とを備えるトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
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