JP7493309B2 - 炭化ケイ素体を有する半導体デバイスおよび製造方法 - Google Patents

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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure

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Description

本開示は、高電圧阻止能力を有する炭化ケイ素半導体デバイスに関する。
パワー半導体デバイスは、通常、たとえばＤＣ／ＡＣコンバータ、ＡＣ／ＡＣコンバータ、またはＡＣ／ＤＣコンバータにおいて電気エネルギーを変換し、重い誘導性負荷を駆動するために使用される。縦型パワー半導体デバイスでは、表側での第１の負荷電極と半導体ダイの裏側での第２の負荷電極との間で負荷電流が流れる。ケイ素と比較して炭化ケイ素の絶縁破壊電界強度は高いので、炭化ケイ素の半導体スイッチは、公称阻止電圧が同じ場合での同等のケイ素デバイスよりも著しく薄い。したがって、炭化ケイ素半導体デバイスのオン抵抗は、電圧阻止能力が同じケイ素デバイスのオン抵抗よりも著しく低くすることができる。
所与のサイズの炭化ケイ素デバイスのオン抵抗を、さらに改善する必要がある。
本開示の一実施形態は、ゲート電極およびゲート誘電体を備える半導体デバイスに関する。ゲート電極は、炭化ケイ素体の第１の表面から、この炭化ケイ素体内にまで延在する。ゲート誘電体は、ゲート電極と炭化ケイ素体との間に配置される。ゲート電極は、金属構造体、およびこの金属構造体とゲート誘電体との間に半導体層を備える。
本開示の別の態様は、半導体デバイスを製造する方法に関する。この方法は、炭化ケイ素基板を設けることを含み、ここでゲート・トレンチが、炭化ケイ素基板の主表面から炭化ケイ素基板内にまで延在する。ゲート・トレンチの少なくとも１つの側壁上に、ゲート誘電体が形成される。ゲート・トレンチ内にゲート電極が形成される。ゲート電極は、金属構造体、およびこの金属構造体とゲート誘電体との間に半導体層を備える。
添付図面は、実施形態をさらに理解できるように添付されており、本明細書に組み込まれ、またその一部分をなしている。各図面は、半導体デバイス、および半導体デバイスを製造する方法の実施形態を示しており、この説明とともに実施形態の原理を説明するのに役立つものである。以下の詳細な説明および特許請求の範囲に、さらなる実施形態が記載されている。
一実施形態による半導体デバイスの一部分の概略垂直断面図を示す。 さらなる実施形態による、接触層を有する半導体デバイスの一部分の概略垂直断面図を示す。 さらなる実施形態による、ゲート構造体が表側にある半導体デバイスの概略平面図を示す。 片側チャネルを有するトランジスタ・セルを備える半導体デバイスの、概略水平断面図を示す。 片側チャネルを有するトランジスタ・セルを備える半導体デバイスの、概略垂直断面図を示す。 片側チャネルを有するトランジスタ・セルに関連するさらなる実施形態による接触層を有する半導体デバイスの概略横断面図を示す。 深い接触構造体を有するトランジスタ・セルに関連するさらなる実施形態による接触層を有する半導体デバイスの概略横断面図を示す。 シャロー・トレンチ・ゲート構造体を有するトランジスタ・セルに関連するさらなる実施形態による接触層を有する、半導体デバイスの概略横断面図を示す。 半導体デバイスを製造する方法を説明するための、簡略化された流れ図である。 第１の負荷電極の接触層と金属ゲート電極の第１の層との同時形成に関する実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 第１の負荷電極の接触層と金属ゲート電極の第１の層との同時形成に関する実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 第１の負荷電極の接触層と金属ゲート電極の第１の層との同時形成に関する実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 第１の負荷電極の接触層と金属ゲート電極の第１の層との同時形成に関する実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 第１の負荷電極の接触層と金属ゲート電極の第１の層との同時形成に関する実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 第１の負荷電極の接触層と金属ゲート電極の第１の層との同時形成に関する実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 第１の負荷電極の接触層と金属ゲート電極の第１の層との同時形成に関する実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 第１の負荷電極の接触層と金属ゲート電極の第１の層との同時形成に関する実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 第１の負荷電極の接触層の事前ケイ素化に関する別の実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 第１の負荷電極の接触層の事前ケイ素化に関する別の実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 第１の負荷電極の接触層の事前ケイ素化に関する別の実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 第１の負荷電極の接触層の事前ケイ素化に関する別の実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 第１の負荷電極の接触層の事前ケイ素化に関する別の実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 第１の負荷電極の接触層の事前ケイ素化に関する別の実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 第１の負荷電極の接触層の事前ケイ素化に関する別の実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 第１の負荷電極の接触層の事前ケイ素化に関する別の実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 第１の負荷電極の接触層の形成に先立つ、金属ゲート電極の第１の層の形成に関するさらなる実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 第１の負荷電極の接触層の形成に先立つ、金属ゲート電極の第１の層の形成に関するさらなる実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 第１の負荷電極の接触層の形成に先立つ、金属ゲート電極の第１の層の形成に関するさらなる実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 第１の負荷電極の接触層の形成に先立つ、金属ゲート電極の第１の層の形成に関するさらなる実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 第１の負荷電極の接触層の形成に先立つ、金属ゲート電極の第１の層の形成に関するさらなる実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 第１の負荷電極の接触層の形成に先立つ、金属ゲート電極の第１の層の形成に関するさらなる実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 金属ゲート電極の第１の層の形成に先立つ、第１の負荷電極のニッケル・アルミニウム接触層の形成に関する一実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 金属ゲート電極の第１の層の形成に先立つ、第１の負荷電極のニッケル・アルミニウム接触層の形成に関する一実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 金属ゲート電極の第１の層の形成に先立つ、第１の負荷電極のニッケル・アルミニウム接触層の形成に関する一実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 金属ゲート電極の第１の層の形成に先立つ、第１の負荷電極のニッケル・アルミニウム接触層の形成に関する一実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 金属ゲート電極の第１の層の形成に先立つ、第１の負荷電極のニッケル・アルミニウム接触層の形成に関する一実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 金属ゲート電極の第１の層の形成に先立つ、第１の負荷電極のニッケル・アルミニウム接触層の形成に関する一実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 金属ゲート電極の第１の層の形成に先立つ、第１の負荷電極のニッケル・アルミニウム接触層の形成に関する一実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 第１の負荷電極のニッケル・アルミニウム接触層の形成に先立つ、モリブデンを含む金属ゲート電極の第１の層の形成に関する一実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 第１の負荷電極のニッケル・アルミニウム接触層の形成に先立つ、モリブデンを含む金属ゲート電極の第１の層の形成に関する一実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 第１の負荷電極のニッケル・アルミニウム接触層の形成に先立つ、モリブデンを含む金属ゲート電極の第１の層の形成に関する一実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 第１の負荷電極のニッケル・アルミニウム接触層の形成に先立つ、モリブデンを含む金属ゲート電極の第１の層の形成に関する一実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 第１の負荷電極のニッケル・アルミニウム接触層の形成に先立つ、モリブデンを含む金属ゲート電極の第１の層の形成に関する一実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 第１の負荷電極のニッケル・アルミニウム接触層の形成に先立つ、モリブデンを含む金属ゲート電極の第１の層の形成に関する一実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 第１の負荷電極のニッケル・アルミニウム接触層の形成に先立つ、モリブデンを含む金属ゲート電極の第１の層の形成に関する一実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 第１の負荷電極のニッケル・アルミニウム接触層の形成に先立つ、モリブデンを含む金属ゲート電極の第１の層の形成に関する一実施形態による、半導体デバイスを製造する方法を説明するための、半導体基板の概略垂直断面図を示す。 さらなる実施形態による、リン含有量の少ないゲート電極を有する半導体デバイスの一部分の概略垂直断面図を示す。
以下の詳細な説明では、その一部分を形成し、実施形態を実施することのできる具体的な実施形態を例として示す添付図面を参照する。本開示の範囲から逸脱することなく、他の実施形態を利用してもよく、また構造的または論理的な変更を加えてもよいことを理解されたい。たとえば、一実施形態向けに図示され、または説明されている特徴を、他の実施形態に使用し、または他の実施形態とともに使用して、さらなる実施形態を生み出すことができる。本開示は、このような修正形態および変形形態を含むものである。各例は、具体的な文言を使用して説明してあり、添付特許請求の範囲に記載の範囲を限定するものと解釈すべきではない。各図面の縮尺は精確ではなく、例示的な目的のためだけにある。別段の記載がなければ、対応する各要素は、様々な図面において同じ参照符号によって示してある。
「ｈａｖｉｎｇ」、「ｃｏｎｔａｉｎｉｎｇ」、「ｉｎｃｌｕｄｉｎｇ」、「ｃｏｍｐｒｉｓｉｎｇ」などの用語は排他的ではなく、所定の構造体、要素、または特徴の存在を示すが、追加の要素または特徴を排除するものではない。冠詞「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈が明らかに他の意味を示すのでない限り、単数のみならず複数をも含むことを意図する。
「電気的に接続された」という用語は、電気的に接続された要素間の永続的な低抵抗接続、たとえば、当該要素間の直接接触、または金属ならびに／もしくは高濃度ドープの半導体材料を介した低抵抗接続を表す。「電気的に結合された」という用語は、信号および／または電力の伝送用に適合した１つまたは複数の介在要素が、電気的に結合された要素間、たとえば、第１の状態での低抵抗接続、および第２の状態での高抵抗電気デカップリングを一時的に実現するように制御可能である各要素間に存在してもよいことを含む。
各図は、ドーピング・タイプ「ｎ」または「ｐ」の次に「－」または「＋」を示すことによって、相対的なドーピング濃度を示す。たとえば、「ｎ－」は「ｎ」ドーピング領域のドーピング濃度より低いドーピング濃度を意味し、「ｎ＋」ドーピング領域は、「ｎ」ドーピング領域よりドーピング濃度が高い。相対ドーピング濃度が同じドーピング領域は、必ずしも絶対ドーピング濃度が同じわけではない。たとえば、２つの異なる「ｎ」ドーピング領域は、絶対ドーピング濃度が同じでもよく、または異なっていてもよい。
物理的寸法に与えられる範囲は境界値を含む。たとえば、ａ～ｂのパラメータｙの範囲は、ａ≦ｙ≦ｂであると解釈する。「最大でも」および「少なくとも」のように境界値が１つの範囲にも、同じことが言える。
化合物または合金からの層または構造の主成分は、その原子がその化合物または合金を形成するような元素である。たとえば、ニッケルおよびケイ素は、ニッケルシリサイド層の主成分であり、銅およびアルミニウムは、銅アルミニウム合金の主成分である。物質の混合物からの層または構造体の主成分は、この混合物中で規定された比率を有することになる要素である。たとえば、同時スパッタリングによって得られる層の主成分は、同時スパッタリングに使用される対象物に含まれる元素である。この主成分に加えて、各層および各構造体は、プロセスの不完全性に起因する意図しない不純物、ならびにドーパントなど意図的な添加剤を含んでもよい。
本出願との関連で使用される金属および金属性という用語は、半金属を含まない。具体的には、金属および金属性という用語は、ホウ素、ケイ素、ゲルマニウム、ヒ素、アンチモン、および／またはテルルといった元素を含まない。たとえば、金属という用語は、遷移金属およびポスト遷移金属を含む。ポスト遷移金属は、原子番号１３、３０～３１、４８～５０、および８０～８４の化学元素を含んでもよい。遷移金属は、少なくとも、原子番号２１～２９、３９～４７、および７２～７９の化学元素を含んでもよい。金属構造体は、少なくとも金属性部分を含み、この金属性部分に加えて、非金属材料または半金属材料からのさらなる部分を含んでもよい。
共形層は、この共形層が形成される基材との界面に沿って、実質的に厚さが同じである。共形層は、基材のエッジ、ステップ、または他の要素に沿って厚さの変化をわずかに示すことがあるが、それにもかかわらず、厚さの変化の大きさが共形層の平均厚さと比較して小さい場合には共形層とみなされる。共形層は、ＣＶＤ（化学気相成長）、めっき、またはＡＬＤ（原子層堆積）などの薄膜堆積法によって形成してもよい。
一実施形態は、炭化ケイ素体の第１の表面から、炭化ケイ素体中に延在することのあるゲート電極を有する半導体デバイスに関する。ゲート誘電体は、ゲート電極と炭化ケイ素体との間に配置されてもよい。ゲート電極は、金属構造体および半導体層を備えてもよく、ここでこの半導体層は、金属構造体とゲート誘電体との間に存在する。
炭化ケイ素体の第１の表面は、炭化ケイ素体の主表面でもよく、これに沿って炭化ケイ素体が延在する。第１の表面は、横方向に広がっていてもよい。鉛直方向で第１の表面に対して垂直に、炭化ケイ素体は、横方向での炭化ケイ素体の延在と比較して厚さがわずかである。
金属構造体は、ゲート電極の配線抵抗値を低減することができる。金属構造体はまた、ストライプ形状のゲート電極に沿った半導体デバイスの切替え動作の均一性を改善することができ、半導体デバイスの横方向の延在全体にわたってオン電流をより均一に分配する。
半導体層は、半導体デバイスの閾値電圧を金属構造体の仕事関数から切り離すことができるように、この金属構造体をゲート誘電体から分離してもよい。半導体層が存在することで、ボディ領域内のドーパント濃度が減少するのを防止することができ、通常これを、より長いチャネル長によって補償して、ドレイン誘起障壁低下（ＤＩＢＬ）を回避しなければならない。チャネルをより長くすると、本質的にチャネル抵抗値を増大させることなく、半導体層が金属ゲートの使用を容易にすることがさらに可能である。
半導体層は、金属構造体を形成している間に、ゲート誘電体をさらに覆って保護することができる。前記形成は、ゲート誘電体内の欠陥につながる可能性のある、侵襲性の前駆物質、たとえば塩素ベースの前駆物質を加えることを含んでもよい。
一実施形態によれば、半導体層は、ドープ済み多結晶ケイ素、たとえばｎドープ多結晶ケイ素、および真性多結晶ケイ素のうち少なくとも１つを含んでもよい。ゲート電極の有効仕事関数およびボディ領域でのドーピングは、半導体デバイスの閾値電圧を規定するのに寄与する。高濃度ドープの多結晶ケイ素から少なくとも部分的に半導体層を形成することで、ボディ領域でのドーパント濃度を比較的高くすることが容易にでき、ドーパント濃度が高いと、チャネル抵抗を比較的低くすることができる。半導体層内のドーピング濃度は、たとえば多結晶ケイ素の場合、少なくとも１０１８ｃｍ－３でもよく、最大でも２×１０２１ｃｍ－３でもよい。
半導体層は、不要な不純物として、または意図された不純物としてリン原子を含んでもよく、この半導体層中のリン原子の濃度は、最大でも１０１９ｃｍ－３、または最大でも５×１０１８ｃｍ－３、または最大でも１０１８ｃｍ－３である。こうした低いリン含有量は、ゲート電極中の半導体層の良好な導電性を可能にするのに十分となり得る。
たとえば、半導体層は、平均ドーパント濃度が少なくとも１０２０ｃｍ－３の比較的高濃度ドープのｎ型多結晶ケイ素層でもよく、この半導体層は、ヒ素原子、硫黄原子、および／またはセレン原子を含む。たとえば、半導体層は、最大でも１０１９ｃｍ－３、または最大でも５×１０１８ｃｍ－３、または最大でも１０１８ｃｍ－３のリン濃度で、リン原子を全く含まないか、またはごく一部だけ含む。
別の例によれば、半導体層は、比較的弱めにドープされたｎ型多結晶ケイ素層でもよく、ここで、半導体層中の総ドナー濃度は、最大でも５×１０１９ｃｍ－３、または最大でも１０１９ｃｍ－３、または最大でも５×１０１８ｃｍ－３である。たとえば、弱めにドープされたｎ型多結晶ケイ素層中のリン濃度は、最大でも５×１０１８ｃｍ－３、または最大でも１０１８ｃｍ－３でもよい。
一代替実施形態によれば、半導体層は、真性、または正味ドーパント濃度が真性キャリア濃度よりも低いほぼ真性であってもよい。
一実施形態によれば、半導体層はｐ型結晶ケイ素層でもよく、またはその層を含んでもよい。具体的には、半導体層は、平均ドーパント濃度が少なくとも１０２０ｃｍ－３の比較的高濃度ドープのｐ型多結晶ケイ素層でもよく、またはその層を含んでもよい。この場合、半導体層は、もっぱらアクセプタ原子、たとえばホウ素原子を含む可能性がある。あるいは、半導体層は、ドナー原子、たとえばリン原子をさらに含んでもよい。リン原子の場合、リン原子の濃度は、この場合最大でも５×１０１８ｃｍ－３、または最大でも１０１８ｃｍ－３となる場合がある。ｐドープ半導体層を有するゲート電極は、ｎチャネル・トランジスタ・セルを有する半導体デバイス、特にｎドープ・ソース領域およびｐドープ・ボディ領域を有する半導体デバイスに設けてもよい。
金属構造体は、半導体層と直接接触していてもよく、少なくとも第１の遷移金属を含む、第１の層を備えてもよい。
第１の遷移金属は、モリブデン、チタン、またはタンタルでもよい。第１の遷移金属に加えて、第１の層は窒素を含んでもよい。たとえば、Ｔｉ、ＴｉＮ、Ｍｏ、ＭｏＮ、ＴａＮからの第１の層は、半導体層との結合を形成してもよく、また半導体層上に金属構造体を十分に接着してもよい。
金属構造体は、第１の層上に形成された充填構造体をさらに備えてもよく、この第１の層は、この充填構造体を半導体層から分離することができる。充填構造体は、第２の遷移金属を含んでもよい。第２の遷移金属は、少なくとも１つの主成分で第１の層と異なっていてもよい。たとえば、第２の遷移金属はタングステンでもよい。
一実施形態によれば、半導体デバイスは、炭化ケイ素体と接触している接触層を備えてもよい。この接触層を、第１の表面に直接形成してもよい。接触層の材料および第１の層の材料は、ゲート誘電体、第１の層、接触層、およびゲート電極を負荷電極から分離する層間絶縁膜の完全性を確保する適切なプロセスによって選択することができる。
一実施形態によれば、接触層は、チタン、窒化チタン、タンタル、および／または窒化タンタルを含んでもよく、金属構造体の第１の層は、チタン、窒化チタン、タンタル、および／または窒化タンタルを含む。接触層および第１の層は、同じ材料、または異なる材料から形成してもよい。接触層と第１の層の両方は、炭化ケイ素体と半導体層の両方の接触領域が露出している段階で形成してもよい。たとえば、第１の層および接触層は、第１の層の形成が接触層の形成についていかなる制約をももたらすことなく、また接触層の形成が第１の層の形成についていかなる制約をももたらすことなく、同時に形成することができる。
別の実施形態によれば、接触層は、ニッケル・アルミニウム（ＮｉＡｌ）を含んでもよく、第１の層は、モリブデンおよび／または窒化モリブデンを含んでもよい。接触層を形成する前に、第１の層を形成し、これを層間絶縁膜で被覆してもよい。ケイ化モリブデン（ＭｏＳｉ）の形成温度は、ＮｉＡｌを形成するのに通常加えられる形成温度よりも高いので、ＮｉＡｌ接触層の形成は、その前の層間絶縁膜を損傷しないが、それというのも、層間絶縁膜は、ケイ素化によってこの層間絶縁膜に機械的ひずみをもたらす金属を覆わないからである。
一実施形態によれば、第１の層と充填構造体との間に第２の層を形成してもよく、この第２の層は、第３の遷移金属を含み、少なくとも１つの主成分において第１の層とは異なる。
実施形態によれば、炭化ケイ素体は、ドリフト構造体、ソース領域、およびボディ領域を備える。ドリフト構造体は、少なくともドリフト領域を備える。ドリフト領域は電圧維持層を形成し、このドリフト領域での垂直方向の延在およびドーパント濃度は、半導体デバイスがその公称阻止電圧能力に達するように選択される。ソース領域は、ボディ領域と第１の表面との間に配置されている。ボディ領域は、ドリフト構造体との第１のｐｎ接合部、およびソース領域との第２のｐｎ接合部を形成する。ボディ領域は、ゲート誘電体と接触している。
少なくとも１つの実施形態によれば、半導体デバイスは、炭化ケイ素体の第１の表面上にゲート構造体を備える。ゲート構造体およびゲート電極は、最大でも２つの接触領域を介して電気的に接続してもよい。接触領域は、第１の方向に沿って互いに離間している。この第１の方向は、第１の表面と平行に延びてもよい。たとえば、ゲート構造体は、ストライプ形状のゲート電極との、最大でも２つの接触領域を形成してもよい。この場合、ストライプ形状のゲート電極の接触領域は、第１の方向に沿って互いに離間しており、この第１の方向は、ストライプ形状のゲート電極の主要延在方向に垂直に延びてもよい。ゲート構造体は金属を含んでもよい。
低抵抗性の金属ゲート電極を用いる場合、半導体デバイスは、ストライプ形状のゲート電極の、２つの反対端の間でゲート電極へのいかなる追加の接触部をも必要としない場合がある。通常第１の表面上方に形成されるゲート・フィンガであって、ゲート構造体の長手方向の両端部までの距離でストライプ形状のゲート構造体と接触するゲート・フィンガを、省略してもよい。ゲート・フィンガを省略する場合、半導体デバイスの作用面積、および半導体デバイスの面積効率が増大する。
少なくとも１つの実施形態では、半導体デバイスは、炭化ケイ素体の第１の表面上および／または第１の表面で第１の負荷電極を備える。ゲート構造体は、第１の負荷電極と炭化ケイ素体の外側面との間に形成してもよい。炭化ケイ素体の外側面は、この炭化ケイ素体の垂直方向に沿って延びてもよい。
少なくとも１つの実施形態によれば、ゲート構造体は、ゲート・パッド、およびこのゲート・パッドに接続された（たとえば、電気的に接続された）少なくとも１つのゲート導電線を備えてもよい。ゲート導電線は、トランジスタ・セル・フィールドの回りに、閉じたフレームまたは不完全なフレームを形成してもよい。ゲート導電線は、ストライプ形状の複数のゲート電極の、それぞれ単一の電極と接触している。ゲート電極のそれぞれは、第１の方向に沿って長手方向の延在を有してもよい。ゲート電極は、第１の方向と直交する方向に互いに離間している。
少なくとも１つの実施形態では、半導体デバイスは、炭化ケイ素体に複数のゲート電極を備える。ゲート電極のそれぞれは、第１の方向に沿って長手方向の延在を有してもよい。さらに、ゲート電極は、第１の方向と直交する方向に互いに離間している。たとえば、ゲート電極は、第１の方向に対して垂直に延びる第２の方向に沿って、均等に分散してもよい。
本開示の実施形態はさらに、半導体デバイスを製造する方法に関する。本明細書に記載の半導体デバイスの少なくともいくつかの実施形態は、本明細書に記載の方法を用いて製造することができる。すなわち、半導体デバイスについて開示された各特徴は、この方法についても開示されており、その逆の場合も同じである。
この方法の少なくとも１つの実施形態では、炭化ケイ素基板が提供される。トレンチが、炭化ケイ素基板の主表面から炭化ケイ素基板内にまで延在する。トレンチの少なくとも１つの側壁上に、ゲート誘電体が形成される。トレンチ内のゲート電極は、金属構造体、およびこの金属構造体とゲート誘電体との間に半導体層を備える。
少なくとも１つの実施形態によれば、ゲート電極の形成は、半導体層上および主表面上に第１の金属層を堆積させることを含む。第１の金属層の各部分から、主表面上の接触層および金属構造体の第１の層が形成される。第１の金属層の形成が、前もって形成された接触層に悪影響を及ぼさないように、また、接触層の形成が、前もって形成された第１の金属層に悪影響を及ぼさないように、第１金属層および接触層を同時に形成してもよい。たとえば、第１の金属層および接触層は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮのうち少なくとも１つから形成してもよい。
少なくとも１つの実施形態によれば、接触層は、主表面上に形成してもよく、次いで（すなわち続いて）金属構造体の第１の層が半導体層上に形成される。接触層は、金属シリサイドおよび／またはニッケル・アルミニウムを含むことができる。接触層は、第１層に先立って形成されるので、この接触層の形成は、前もって形成された第１の層に悪影響を及ぼさない。たとえば、接触層は、ニッケルおよびアルミニウムを含んでもよく、第１の層は、主成分としてＴｉ、ＴｉＮ、Ｔａ、またはＴａＮのうち少なくとも１つを含んでもよい。
少なくとも１つの実施形態によれば、金属構造体の第１の層が半導体層上に形成され、次いで（すなわち続いて）接触層が主表面上に形成される。第１の層は、ケイ素化温度がニッケル・アルミニウム接触層での処理温度を超える、遷移金属または遷移金属窒化物を含んでもよい。たとえば、第１の層はモリブデンまたは窒化モリブデンを含んでもよく、接触層はニッケルおよびアルミニウムを含んでもよい。モリブデンまたは窒化モリブデンから接触層を形成することで、炭化ケイ素体のドープ領域へのオーム接点としてのニッケル・アルミニウムの後形成が容易になる。
図１に示す半導体デバイス５００は、ＩＧＢＴ（絶縁ゲート・バイポーラ・トランジスタ）、ＭＣＤ（ＭＯＳ制御ダイオード）、またはＩＧＦＥＴ（絶縁ゲート型電界効果トランジスタ）、たとえば、ＭＯＳＦＥＴ（金属酸化膜半導体ＦＥＴ）でもよい。
半導体デバイス５００は、主成分であるケイ素および炭素を含む炭化ケイ素結晶に基づく、炭化ケイ素体１００を備える。炭化ケイ素結晶は、水素および酸素のような不要な不純物、および／または意図された不純物、たとえばドーパント原子を含んでもよい。一例として、炭化ケイ素結晶のポリタイプは、２Ｈ、６Ｈ、１５Ｒ、または４Ｈでもよい。
炭化ケイ素体１００の表側の第１の表面１０１は、平面でもよく、または盛り上がっていてもよい。平らな第１の表面１０１に直交し、または盛り上がった第１の表面１０１の平均平面に直交する面法線１０４が、垂直方向を規定する。面法線１０４に直交する方向が、水平の横方向である。
半導体デバイス５００は、第１の表面１０１から炭化ケイ素体１００内に延在するトレンチ・ゲート構造体１５０を有する、トランジスタ・セルＴＣを備えてもよい。トレンチ・ゲート構造体１５０は、ゲート誘電体４９０、および導電性ゲート電極４００を備える。
ゲート電極４００は、炭化ケイ素体１００から電気的に分離されている。たとえば、ゲート誘電体４９０は、ゲート電極４００を炭化ケイ素体１００から完全に分離することができる。他の実施形態によれば、材料構成が、ゲート誘電体４９０とは異なり、かつ／またはゲート誘電体４９０よりも厚い、１つまたは複数のさらなる誘電体構造体を、ゲート電極４００と炭化ケイ素体１００との間に形成してもよい。
ゲート電極４００は、金属構造体４５０および半導体層４２０を備え、ここで、半導体層４２０は、金属構造体４５０とゲート誘電体４９０との間に配置される。半導体層４２０は、金属構造体４５０をゲート誘電体４９０から分離することができる。
半導体層４２０は、高濃度ドープの多結晶ケイ素でもよく、またはそれを含んでいてもよい。たとえば、半導体層４２０は、ｎドープまたはｐドープの多結晶ケイ素を含む。半導体層４２０でのドーパント濃度は、少なくとも１０１９ｃｍ－３でもよい。金属構造体４５０は、均一な構造体でもよく、または様々な材料の１つまたは複数の副層を備えてもよい。
図２には、ソース領域１１０、ボディ領域１２０、およびトレンチ・ゲート構造体１５０を備えるトランジスタ・セルＴＣを有する半導体デバイス５００が示してある。トレンチ・ゲート構造体１５０は、第１の表面１０１から炭化ケイ素体１００内に延在する、ゲート電極４００を備える。ソース領域１１０およびボディ領域１２０は、炭化ケイ素体１００の一部分から形成される半導体メサ１７０内に形成される。第１の負荷電極３１０は、ソース領域１１０およびボディ領域１２０に電気的に接続される。層間絶縁膜２１０は、第１の負荷電極３１０とゲート電極４００を電気的に分離する。
ソース領域１１０およびボディ領域１２０は、トレンチ・ゲート構造体１５０の第１の側壁に直接隣接している。ソース領域１１０は、ボディ領域１２０と第１の表面１０１との間に存在している。ボディ領域１２０は、ソース領域１１０をドリフト構造体１３０から分離する。ドリフト構造体１３０は、ボディ領域１２０と炭化ケイ素体１００の第２の表面との間に形成され、この第２の表面は、第１の表面１０１の反対側にある。ボディ領域１２０およびドリフト構造体１３０は、第１のｐｎ接合部ｐｎ１を形成する。ボディ領域１２０とソース領域１１０は、第２のｐｎ接合部ｐｎ２を形成する。
トレンチ・ゲート構造体１５０の垂直方向の延在は、０．３μｍ～５μｍの範囲内、たとえば０．５μｍ～２μｍの範囲内でもよい。トレンチ・ゲート構造体１５０の側壁は、第１の表面１０１に垂直でもよく、または第１の表面１０１への距離が増すにつれて先細になっていてもよい。第１の表面１０１の平面内のトレンチ・ゲート構造体１５０の幅ｗ１は、５００ｎｍ～５μｍの範囲内、たとえば１μｍ～３μｍの範囲内でもよい。
トレンチ・ゲート構造体１５０は、ゲート電極４００を少なくともボディ領域１２０から分離するゲート誘電体４９０を備える。ゲート誘電体４９０は、半導体誘電体、たとえば熱成長もしくは堆積した半導体酸化物、たとえば酸化ケイ素、半導体窒化物、たとえば堆積もしくは熱成長した窒化ケイ素、および／または半導体酸窒化物、たとえば酸窒化ケイ素を含んでもよく、またはこれらから構成されてもよい。ゲート誘電体４９０の厚さおよび材料構成は、トランジスタ・セルＴＣについて適切な閾値電圧を実現するように選択してもよい。エンハンスメント型のｎチャネル・トランジスタ・セルについての一実施形態によれば、１．０Ｖ～８Ｖの範囲の適切な閾値電圧を達成するようにゲート誘電体４９０の厚さおよび材料構成を選択してもよい。
ゲート電極４００は、ゲート誘電体４９０と接触している半導体層４２０を備えてもよい。半導体層４２０は共形層でもよく、その厚さｔｈ１は、５０ｎｍ～５００ｎｍの範囲内、たとえば１００ｎｍ～３００ｎｍでもよい。
金属構造体４５０は、半導体層４２０と接触している第１の層４５１、この第１の層４５１と接触している第２の層４５２、および充填構造体４５５を備えてもよい。第１の層４５１および第２の層４５２のうち少なくとも一方は共形層でもよい。第１の層４５１と第２の層４５２の合計の厚さは、５０ｎｍ～５００ｎｍの範囲内、たとえば１００ｎｍ～３００ｎｍの範囲内でもよい。
第１の層４５１は、チタン、タンタル、またはモリブデンなど第１の遷移金属を含んでもよい。たとえば、第１の層４５１は、唯一の主成分として遷移金属を含んでもよい。一実施形態によれば、第１の層４５１は、第２の主成分として窒素を含んでもよい。第１の負荷電極３１０は、ソース領域１１０およびボディ領域１２０と直接接触している、接触層３１１を備えてもよい。接触層３１１は、第１の層４５１と同じ材料構成、または別の材料構成を有してもよい。一実施形態によれば、接触層３１１は、ニッケル・アルミニウムを含んでもよい。
図３は、中央領域６１０、および、水平面内でこの中央領域６１０を囲繞し、炭化ケイ素体１００の表側での第１の表面と、反対側の第２の表面１０２とを接続する外側の側面１０３からこの中央領域６１０を分離する、エッジ領域６９０を備える、半導体デバイス５００の平面図である。中央領域６１０は、機能性トランジスタ・セルＴＣを備える。エッジ領域６９０は、機能性トランジスタ・セルＴＣを欠いている。
ゲート電極４００は、表側から炭化ケイ素体１００内に延在する。ゲート電極４００は、水平な第１の方向１９１に沿った水平な長手方向の延在ｌ１と、水平な第２の方向１９２に沿った幅ｗ１とを有してもよく、長さｌ１は、幅ｗ１の少なくとも１０倍でもよい。ゲート電極４００は、中央領域６１０の少なくとも一方の側から反対側まで延在してもよく、エッジ領域６９０内に延在してもよい。第２の方向１９２に沿って、ストライプ形状の複数のゲート電極４００を配置してもよい。
炭化ケイ素体１００の表側では、ゲート構造体３３０がゲート電極４００と接触している。ゲート構造体３３０は、単一の接触領域に沿って、または２つの接触領域に沿って各ゲート電極４００に電気的に接続されていてもよく、ここで２つの接触領域は、第１の方向１９１に沿って互いに離間している。
図３の実施形態では、ゲート構造体３３０は、エッジ領域６９０内に完全に、または少なくとも部分的に形成できる２つのゲート導電線３３６を備える。中央領域６１０は、完全な中央領域６１０を使用して、アクティブなトランジスタ・セルを形成することができるように、ゲート構造体３３０を欠いていてもよい。ゲート導電線３３６は、中央領域６１０の周りに、閉じたフレームまたは不完全なフレームを形成してもよい。
ゲート構造体３３０はさらに、ゲート・パッド３３４を備えてもよい。ゲート導電線３３６は、比較的細い金属線でもよい。ゲート・パッド３３４は、比較的厚いメタライゼーションを備えてもよい。ゲート・パッド３３４は、ゲート導電線３３６と直接接続されてもよく、または抵抗器を介して、たとえば電気抵抗値が数オームの多結晶ケイ素構造体を介して接続されてもよい。
第１の負荷電極３１０は、比較的厚いメタライゼーションを備えてもよい。ゲート・パッド３３４および第１の負荷電極３１０用のメタライゼーションは、同じ材料を基にしてもよく（たとえば、同じ材料を含んでもよく、または同じ材料から構成されてもよい）、また厚さが同じでもよい。第１の負荷電極３１０は、ゲート導電線３３６と垂直方向にオーバラップしてもよく、ここで層間絶縁膜が、第１の負荷電極３１０とゲート導電線３３６を電気的に分離してもよい。第１の負荷電極３１０およびゲート・パッド３３４は、第１の負荷電極３１０およびゲート・パッド３３４を半導体デバイス５００の端子と接続する、ボンド・ワイヤまたは金属クリップ用のランディング・パッドを形成してもよい。
図４Ａおよび図４Ｂには、４Ｈ－ＳｉＣからの炭化ケイ素体１００を有する半導体デバイス５００が示してある。＜０００１＞結晶軸は、面法線１０４に対して軸外し角度αだけ傾斜している。＜１１－２０＞結晶軸は、水平面に対して軸外し角度αだけ傾斜している。＜１－１００＞結晶軸は、断面に直交している。軸外し角度αは、２°～８°の範囲内でもよい。たとえば、軸外し角度αは４°でもよい。
一実施形態によれば、第１の表面１０１は、鋸歯状でもよく、第１および第２の表面部分を含んでもよい。第１の表面部分は、互いに位置がずれていてもよく、水平面に対して軸外し角度αだけ傾斜していてもよい。第２の表面部分は、第１の表面部分に対して傾斜しており、鋸歯状の第１の表面１０１の断面線が鋸歯状の線に近似するようにこの第１の表面部分を接続する。
炭化ケイ素体１００の裏側では、反対側の第２の表面１０２が、第１の表面１０１と平行に延在してもよい。第１の表面１０１の面法線１０４は垂直方向を画定し、第１の表面１０１と平行な方向は水平方向である。
トランジスタ・セルＴＣが、第１の表面１０１に沿って表側に形成される。ドリフト構造体１３０が、裏側での第２の表面１０２からトランジスタ・セルＴＣを分離する。ドリフト構造体１３０は、第２の表面１０２に直接隣接する高濃度ドープの接触構造体１３９、およびトランジスタ・セルＴＣと高濃度ドープの接触構造体１３９との間の低濃度ドープのドリフト領域１３１を備えてもよい。
高濃度ドープの接触構造体１３９は、結晶インゴットから得られる基板部分でもよく、またはこの基板部分を備えてもよく、第２の表面１０２に直接隣接する第２の負荷電極３２０とのオーム接点を形成する。接触構造体１３９での平均ドーパント濃度が十分に高くて、第２の負荷電極３２０とのオーム接触が確実になる。半導体デバイス５００が、ＭＣＤまたはＩＧＦＥＴであるか、またはそれらを含む場合、接触構造体１３９の導電型はドリフト領域１３１と同じである。半導体デバイス５００がＩＧＢＴである場合、接触構造体１３９は、ドリフト領域１３１の相補的な導電型を有するか、または両方の導電型の領域を含む。
ドリフト領域１３１は、エピタキシーによって接触構造体１３９上に成長させた層に形成してもよい。ドリフト領域１３１での平均正味ドーパント濃度は、１Ｅ１５ｃｍ－３～５Ｅ１６ｃｍ－３の範囲でもよい。ドリフト領域１３１の垂直方向の延在は、半導体デバイス５００の公称阻止能力に関係している。ドリフト領域１３１の垂直方向の延在は、約１μｍ～数１０μｍの範囲でもよい。ドリフト構造体１３０は、さらなるドープ領域、たとえばフィールド・ストップ領域、バリア領域、および／もしくはドリフト領域１３１の導電型の電流拡散領域、またはカウンタドープ領域を備えてもよい。
ドリフト領域１３１は、接触構造体１３９に直接隣接してもよく、またはドリフト領域１３１と単極性ホモ接合を形成するバッファ層を、ドリフト領域１３１と接触構造体１３９との間に挟んでもよく、ここで一例として、バッファ層の垂直方向の延在は、ほぼ１μｍ～１０μｍの範囲でもよく、バッファ層内の平均ドーパント濃度は、３Ｅ１７ｃｍ－３～１Ｅ１８ｃｍ－３の範囲でもよい。バッファ層は、炭化ケイ素体１００での機械的応力を緩和することができ、かつ／またはドリフト構造体１３０での電界を整形するのに寄与することができる。
トランジスタ・セルＴＣは、第１の表面１０１から炭化ケイ素体１００内に延在するトレンチ・ゲート構造体１５０に沿って形成される。炭化ケイ素体１００は、隣接するトレンチ・ゲート構造体１５０の間に半導体メサ１７０を備える。
水平の第１の方向１９１に沿ったトレンチ・ゲート構造体１５０の長手方向の延在は、この第１の方向に直交する水平の第２の方向１９２に沿った幅よりも広い。トレンチ・ゲート構造体１５０は、トランジスタ・セル領域の片側から反対側に延在する長いストライプでもよく、ここで、トレンチ・ゲート構造体１５０の長さは数ミリメートルまででもよい。他の実施形態によれば、トランジスタ・セル領域の片側から反対側に延在する線に沿って、分離された複数のトレンチ・ゲート構造体１５０を形成してもよく、またはトレンチ・ゲート構造体１５０は、グリッドのメッシュに形成される半導体メサ１７０とともにグリッドを形成してもよい。
底部においては、トレンチ・ゲート構造体１５０は丸みを帯びていてもよく、ここで、曲率の半径は、以下に説明されるゲート誘電体４９０の厚さの少なくとも２倍でもよい。
トレンチ・ゲート構造体１５０は、等間隔で離間してもよく、幅が等しくてよく、かつ／または規則的なパターンを形成してもよい。トレンチ・ゲート構造体１５０の中心間距離（ピッチとも呼ぶ）は、１μｍ～１０μｍの範囲内、たとえば２μｍ～５μｍでもよい。トレンチ・ゲート構造体１５０の垂直方向の延在は、０．３μｍ～５μｍの範囲内、たとえば０．５μｍ～２μｍの範囲内でもよい。
トレンチ・ゲート構造体１５０は、第１の表面１０１までの距離が増すにつれて先細になってもよい。たとえば、対向する長手方向の２つのメサ側壁１７１、１７２のうち少なくとも第１のメサ側壁１７１が、電荷担体移動度の高い主結晶面、たとえば｛１１－２０｝結晶面によって形成されるように、垂直方向に対するトレンチ・ゲート構造体１５０のテーパ角度は、軸外し角度αに等しくてもよく、または軸外し角度αから多くとも±１度だけずれていてもよい。第１のメサ側壁１７１とは反対側の第２のメサ側壁１７２は、軸外し角度αの２倍、たとえば４度以上、たとえば約８度だけ、主結晶面に対して傾斜していてもよい。第１および第２のメサ側壁１７１、１７２は、中間の半導体メサ１７０の長手方向の両側にあり、隣接する２つの異なるトレンチ・ゲート構造体１５０に直接隣接している。
本明細書に記載の通り、トレンチ・ゲート構造体１５０は、導電性ゲート電極４００、およびゲート誘電体４９０を備える。図４Ｂに示す例では、ゲート電極４００は、充填構造体４５５および第１の層４５１を有する金属構造体４５０を備える。充填構造体４５５を電気的に接続できるように、この充填構造体４５５は、第１の表面１０１において自由にアクセス可能でもよい。ゲート電極４００は、半導体層４２０および第１の層４５１をさらに備え、この第１の層４５１は、充填構造体４５５から半導体層４２０を分離し、具体的には完全に分離する。金属構造体４５０は、第１の層４５１と半導体層４２０との間に配置してもよい第２の層４５２（図４Ｂには図示せず）を備えてもよい。さらに、ゲート誘電体４９０は、半導体層４２０と炭化ケイ素体１００との間に配置される。
ゲート誘電体４９０、半導体層４２０、第１の層４５１、および／または（該当する場合）第２の層４５２は、トレンチ側壁およびトレンチ底部を完全に覆ってもよい。
半導体メサ１７０は、表側に配置されたソース領域１１０を備える。ソース領域１１０は、第１の表面１０１に直接隣接していてもよく、それぞれの半導体メサ１７０の長手方向の第１のメサ側壁１７１と第２のメサ側壁１７２の両方に直接隣接していてもよい。
半導体メサ１７０は、ドリフト構造体１３０からソース領域１１０を分離する、ボディ領域１２０をさらに備える。ボディ領域１２０は、ドリフト構造体１３０との第１のｐｎ接合部ｐｎ１、およびソース領域１１０との第２のｐｎ接合部ｐｎ２を形成する。ボディ領域１２０は、第１のメサ側壁１７１に直接隣接している。ボディ領域１２０の垂直方向の延在は、トランジスタ・セルＴＣのチャネル長に対応し、０．２μｍ～１．５μｍの範囲内でもよい。ソース領域１１０およびボディ領域１２０は、表側で第１の負荷電極３１０に電気的に接続されている。
第１の負荷電極３１０は、第１の負荷端子Ｌ１を形成してもよく、または第１の負荷端子Ｌ１に電気的に接続もしくは結合してもよく、この端子は、ＭＣＤのアノード端子、ＩＧＦＥＴのソース端子、またはＩＧＢＴのエミッタ端子でもよい。第２の負荷電極３２０は、第２の負荷端子Ｌ２を形成してもよく、または第２の負荷端子Ｌ２に電気的に接続または結合してもよく、この端子は、ＭＣＤのカソード端子、ＩＧＦＥＴのドレイン端子、またはＩＧＢＴのコレクタ端子でもよい。
遮蔽領域１６０は、ボディ領域１２０と第２のメサ側壁１７２とを分離することができる。第２のメサ側壁１７２に沿った遮蔽領域１６０でのドーパント濃度は、第１のメサ側壁１７１に沿ったボディ領域１２０でのドーパント濃度より高くてもよく、たとえば少なくとも１０倍の高さでもよい。
一実施形態によれば、トランジスタ・セルＴＣは、ｐドープのボディ領域１２０、ｎドープのソース領域１１０、およびｎドープのドリフト領域１３１を有するｎチャネルＦＥＴセルである。別の実施形態によれば、トランジスタ・セルＴＣは、ｎドープのボディ領域１２０、ｐドープのソース領域１１０、およびｐドープのドリフト領域１３１を有するｐチャネルＦＥＴセルである。
ゲート誘電体４９０は、ボディ領域１２０の各部分をゲート電極４００に容量結合する。ゲート電極４００での電位が、半導体デバイス５００の閾値電圧を上回るか、または下回ると、ボディ領域１２０内の少数電荷キャリアが、ゲート誘電体４９０に沿って反転チャネルを形成するという効果を電界がもたらし、ここで、この反転チャネルは、ソース領域１１０とドリフト構造体１３０を接続し、それによって半導体デバイス５００をオンにする。オン状態では、負荷電流は、第１の負荷電極３１０と第２の負荷電極３２０との間の第１のメサ側壁１７１にほぼ沿って、炭化ケイ素体１００を通って流れる。同時に、遮蔽領域１６０でのドーパント濃度が相対的に高いことによって、第２のメサ側壁１７２に沿った反転チャネルの形成を抑制することができる。
図５には、第１のメサ側壁１７１に沿って形成される第１のソース部分１１１、および第２のメサ側壁１７２に沿って形成される第２のソース部分１１２を含む、ソース領域１１０が示してある。第１の負荷電極３１０を介して、第１のソース部分１１１と第２のソース部分１１２を電気的に接続してもよい。あるいは、またはさらに、第１のソース部分１１１から第２のソース部分１１２へと、第１の表面１０１に沿って炭化ケイ素体１００内に延在する第３のソース部分を介して、第１のソース部分１１１と第２のソース部分１１２を接続してもよい。
ドリフト構造体１３０は、ボディ領域１２０に直接隣接し、隣接する各遮蔽領域１６０の間に延在してもよい、電流拡散領域１３７を備えてもよい。
第１の負荷電極３１０は、接触層３１１および主金属構造体３１５を備えてもよい。接触層３１１は、遷移金属または遷移金属窒化物、たとえばＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｍｏ、ＭｏＮ、または金属アルミニウム化合物、たとえばケイ化物部分の有無にかかわらずＮｉＡｌを含んでもよい。
図６に示してある半導体デバイス５００は、トランジスタ・セルＴＣを有するＳｉＣ ＴＭＯＳＦＥＴでもよい。トランジスタ・セルＴＣのトレンチ・ゲート構造体１５０は、第１の表面１０１から炭化ケイ素体１００内に延在する。トレンチ・ゲート構造体１５０の側壁は、第１の表面１０１に垂直でもよい。隣接する各トレンチ・ゲート構造体１５０の間の半導体メサは、ボディ領域１２０およびソース領域１１０を備え、このソース領域１１０は、第１の表面１０１に沿って形成してもよい。ボディ領域１２０は、ドリフト構造体１３０との第１のｐｎ接合部ｐｎ１、およびソース領域１１０との第２のｐｎ接合部ｐｎ２を形成する。半導体メサ１７０の側壁は、炭化ケイ素結晶の主結晶面でもよい。
第１の負荷電極３１０は、隣接する各トレンチ・ゲート構造体１５０の間を、第１の負荷電極３１０から層間絶縁膜２１０の開口部を通って半導体メサへと延在してもよい、トレンチ接触部３１６を備えてもよい。第１の負荷電極３１０は、ソース領域１１０およびボディ領域１２０に電気的に接続される。
トランジスタ・セルＴＣは、ボディ領域１２０の導電型を有する遮蔽領域１６０を備えてもよい。遮蔽領域１６０は、ボディ領域１２０よりもドーパント濃度が高くてもよく、トレンチ・ゲート構造体１５０から横方向に離間していてもよい。隣接する２つの遮蔽領域１６０は、２つの遮蔽領域１６０の間に形成されるトレンチ・ゲート構造体１５０を、後側の電極（これは、第２の負荷電極３２０に対応してもよい）に印加される電位から遮蔽することができる。遮蔽領域１６０の垂直方向の延在は、トレンチ・ゲート構造体１５０の垂直方向の延在よりも大きくてよい。たとえば、遮蔽領域１６０での局所的な最大ドーパント濃度は、トレンチ・ゲート構造体１５０の底部までよりも、第１の表面１０１までの距離が長くてもよい。
図１～図５を参照して先に述べたように、トレンチ・ゲート構造体１５０はゲート電極４００を備えてもよい。図２～図５を参照して述べたように、第１の負荷電極３１０は接触層３１１を備えてもよい。
図７の半導体デバイス５００は、ほぼＶ字形の垂直断面領域を有するシャロー・トレンチ内に形成されるトレンチ・ゲート構造体１５０を備える、ＳｉＣ－ＴＭＯＳＦＥＴでもよい。トレンチ・ゲート構造体１５０は、半導体層４２０を含むゲート電極４００を備えてもよく、この半導体層４２０は、トレンチ・ゲート構造体１５０の側壁および底部に沿って、ほぼ均一な厚さで延在してもよい。ゲート電極４００は、シャロー・トレンチを充填できる金属構造体４５０を備える。
隣接する各トレンチ・ゲート構造体１５０の間の半導体メサ１７０は、第１の表面１０１に沿って形成されるソース領域１１０、およびこのソース領域１１０をドリフト構造体１３０から分離するボディ領域１２０を備える。ボディ領域１２０は、高濃度ドープの接触領域１４９を含んでもよく、この接触領域１４９での平均ドーパント濃度は、接触領域１４９の外側のボディ領域１２０の主領域１２１での濃度よりも著しく高い。半導体メサ１７０の側壁は、たとえば（０－３３－８）結晶面でもよい。トレンチ・ゲート構造体１５０および第１の負荷電極３１０の詳細については、図１～図６での説明を参照する。
図８には、半導体デバイスを製造する方法の例示的な実施形態が示してある。この方法は、炭化ケイ素基板を設けること（９０２）を含み、ここでトレンチが、炭化ケイ素基板の主表面から炭化ケイ素基板内にまで延在し、ゲート誘電体が、このトレンチの少なくとも１つの側壁上に形成される。たとえば、ゲート誘電体は、トレンチのすべての側壁上およびトレンチの底部に形成される。ゲート電極がトレンチ内に形成され（９０４）、ここで、このゲート電極は、金属構造体、およびこの金属構造体とゲート誘電体との間の半導体層を備えてもよい。
図９Ａ～図１３Ｈには、炭化ケイ素デバイスを製造する方法の例示的な実施形態が示してある。炭化ケイ素デバイスは、特に図１、図２、図３、図４Ａ、図４Ｂ、図５、図６、および図７の実施形態に関連して、本明細書に記載の半導体デバイスでもよい。それとは逆に、本明細書に記載の半導体デバイスは、図９Ａ～図１３Ｈの実施形態に関連して説明する方法で製造してもよい。
図９Ａ～図１３Ｈでは、簡略化するためにドープ領域を示していない。半導体基板７００はドープ領域を含んでもよく、ここで、ドープ領域は、先に述べたようにドリフト構造体、ソース領域、ボディ領域、遮蔽領域、および／または電流拡散領域のうち少なくとも１つを形成してもよい。ゲート・トレンチを形成する前から、表側に主金属層を形成する前までの任意の段階で、このドープ領域を形成してもよい。
図９Ａ～図９Ｈは、炭化ケイ素デバイスを製造する方法を示し、ここで、ゲート金属構造体４５０の第１の層４５１、および第１の負荷電極の接触層３１１が、同じ層の異なる部分または層スタックとして同時に形成される。
ゲート・トレンチ７５０が、炭化ケイ素基板７００内に形成される。たとえば、炭化ケイ素基板７００の主表面７０１上に形成されるトレンチ・エッチング・マスクは、反応性イオン・エッチングなどの異方性エッチング・プロセスをマスクしてもよい。エッチング・プロセスは、主表面７０１で露出している炭化ケイ素基板７００の各部分を選択的に除去し、したがってゲート・トレンチ７５０を形成してもよい。エッチング・プロセスの後に、トレンチ・エッチング・マスクを除去してもよい。
トレンチ・エッチング・マスクを除去する前後に、炭化ケイ素基板７００の露出部分、および／またはゲート・トレンチ７５０にゲート誘電体層４９１を形成してもよい。ゲート誘電体層４９１の形成は、酸素および／または窒素を含有する雰囲気中での熱処理を含んでもよい。あるいは、またはさらに、ゲート誘電体層４９１の形成は、たとえばＣＶＤ（化学気相成長）による誘電体材料の堆積を含んでもよい。
図９Ａには、主表面７０１から炭化ケイ素基板７００内に延在するゲート・トレンチ７５０を有する、炭化ケイ素基板７００が示してある。この炭化ケイ素基板７００は、ベース基板上に形成される１つまたは複数のエピタキシー層を含んでもよく、このベース基板は、結晶インゴットからスライスしてもよい。この１つまたは複数のエピタキシー層を、均一にドープしてもよい。たとえば、この１つまたは複数のエピタキシー層は、窒素原子を含んでもよい。炭化ケイ素基板７００はまた、不要な不純物、たとえば酸素を含んでもよい。
ゲート・トレンチ７５０は、断面に直交する水平で長手方向の延在を有するストライプ形状でもよい。ゲート・トレンチ７５０は、互いに平行に延びていてもよく、また等間隔に離間していてもよい。
一例として、ゲート誘電体層４９１は、熱成長酸化ケイ素、熱成長窒化ケイ素、熱成長ケイ素酸化窒化物、および堆積酸化ケイ素、たとえばＣＶＤ酸化ケイ素のうち少なくとも１つを含んでもよい。ゲート誘電体層４９１は、ほぼ均一な厚さでゲート・トレンチ７５０を覆ってもよく、主表面７０１をカバーしてもよい。
たとえばＣＶＤなどの堆積プロセスを使用して、ゲート・トレンチ７５０を充填するｎドープおよび／またはｐドープの多結晶半導体材料４２５を堆積させてもよい（図９Ｂ参照）。ゲート・トレンチ７５０の外側に堆積される多結晶半導体材料４２５の各部分は、たとえば、ウェット・エッチング・プロセスまたはＣＭＰによって除去してもよい。誘電体層を堆積させ、フォトリソグラフィによってパターン付けして、第１の層間絶縁膜部分２０２を形成してもよい。
図９Ｂには、多結晶半導体材料４２５が、ゲート・トレンチ７５０を充填する方法ステップが示してある。第１の層間絶縁膜部分２０２は、ゲート・トレンチ７５０内の多結晶半導体材料４２５を覆い、主表面７０１の接触領域７０２を露出させる。図９Ａのゲート誘電体層４９１の残りの部分は、ゲート・トレンチ７５０を覆い、炭化ケイ素基板７００から多結晶半導体材料４２５を分離するゲート誘電体４９０を形成する。
第１のレジスト層を堆積させ、フォトリソグラフィによってパターン付けして、ゲート・トレンチ７５０の中央部分の垂直投影部に第１のレジスト・マスク開口部６１５を有する、第１のレジスト・マスク６１１を形成してもよい。時間制御異方性エッチング・プロセスは、第１のレジスト・マスク開口部６１５の垂直投影部でのゲート・トレンチ７５０内の、第１の層間絶縁膜部分２０２および多結晶半導体材料４２５の各部分を除去することができる。
図９Ｃには、第１のレジスト・マスク開口部６１５の真下のゲート・トレンチ７５０での多結晶半導体材料４２５内に延在する、補助トレンチ７５５が示してある。補助トレンチ７５５は、第１のレジスト・マスク６１１を使用する、先に述べた半導体材料４２５の時間制御異方性エッチング・プロセスの結果でもよい。前記エッチング・プロセスによって除去されなかった多結晶半導体材料４２５の残りの部分は、半導体層４２０、たとえば本明細書に記載の半導体層４２０を形成する。
一実施形態によれば、補助トレンチ７５５の形成は、接触領域７０２を露出させるプロセスと組み合わせてもよい。たとえば、ゲート・トレンチ７５０の中央部分の垂直投影部での第１の開口部、および接触領域７０２の垂直投影部での第２の開口部を含む、単一のレジスト・マスクを形成してもよい。
第１のレジスト・マスク６１１を除去してもよい。第１の金属層８１０は、金属含有材料を堆積させることによって、たとえばスパッタリングおよび／または気相成長によって形成してもよい。第１の金属層８１０上に金属充填層８１５を堆積させてもよい。
図９Ｄによれば、第１の金属層８１０は、接触領域７０２での炭化ケイ素基板７００、およびゲート・トレンチ７５０での半導体層４２０と直接接触している。しかし、少なくとも、第１の金属層８１０と炭化ケイ素基板７００および／または半導体層４２０との間の位置に、さらなる層を配置することのできる実施形態が存在してもよい。第１の金属層８１０は、第１の層間絶縁膜部分２０２の露出部分をさらに覆ってもよい。第１の金属層８１０は、チタン、窒化チタン、タンタル、および窒化タンタルなど少なくとも１つの遷移金属または遷移金属窒化物を含んでもよい。一例として、第１の金属層８１０の厚さは、５ｎｍ～５０ｎｍの範囲内でもよい。金属充填層８１５は、タングステンもしくは銅のような少なくとも１つの遷移金属、および／または、たとえばアルミニウムなど少なくとも１つのポスト遷移金属を含んでもよい。
第１の層間絶縁膜部分２０２の上に堆積される金属充填層８１５の一部分は、たとえば時間制御および／またはエンドポイント制御のウェット・エッチングなどの凹部によって除去してもよく、この凹部は、第１の層間絶縁膜部分２０２上の第１の金属層８１０の露出とともに、またはその露出の後に停止してもよい。
図９Ｅには、金属充填層８１５の残りの部分８１６を除いて、図９Ｄの金属充填層８１５の一部分が除去されている方法のステップが示してある。さらなる方法ステップでは、第１の金属層８１０の露出部分を除去し、第２の誘電体層２０３を堆積させてもよく、ここで、この第２の誘電体層２０３は、ほぼ均一な厚さの共形層でもよい。
図９Ｆに示す方法ステップでは、図９Ｅの第１の金属層８１０の第１の部分から、接触領域７０２内に接触層３１１が形成される。図９Ｅの第１の金属層８１０の第２の部分は、ゲート・トレンチ７５０内に金属の第１の層４５１を形成する。図９Ｅの金属充填層８１５の残りの部分８１６は、ゲート・トレンチ７５０内に金属充填構造体４５５を形成する。第１の層４５１および充填構造体４５５が、金属構造体４５０を形成する。フォトリソグラフィによって、第２の誘電体層２０３をパターン付けしてもよい。
図９Ｇに示す方法ステップでは、第１の層間絶縁膜部分２０２、および第２の誘電体層２０３の残りの部分から、層間絶縁膜２１０が形成される。層間絶縁膜２１０は、ＣＶＤ酸化ケイ素および／または他の誘電体材料、たとえばドープ・ガラスもしくは非ドープ・ガラスを含んでもよい。主金属層を表側に堆積させ、フォトリソグラフィによってパターン付けしてもよい（図９Ｇには図示せず）。
図９Ｈに示す方法ステップでは、主金属層の残りの部分から主金属構造体３１５が形成される。接触層３１１および主金属構造体３１５は、第１の負荷電極３１０の少なくとも一部分を形成してもよい。
図９Ａ～図９Ｈの方法は、同じ金属層を使用して、第１の負荷電極３１０の接触層３１１、およびゲート金属構造体４５０の第１の層４５１を形成する。このプロセスは、第１の層４５１を後に形成することによって生じる、それまでに形成された接触層３１１の劣化を回避し、接触層３１１を後に形成することによって生じる、第１の層４５１の劣化を回避する。
図９Ａ～図９Ｈの実施形態による方法は、図９Ｃの第１のレジスト・マスク開口部６１５をゲート・トレンチ７５０に位置合せすることを含む。以下の実施形態は、ゲート電極の金属構造体４５０を自己整合的に形成できるように、ゲート・トレンチ７５０を均一な厚さで覆う共形多結晶ケイ素層の堆積を含む。
図１０Ａ～図１０Ｈについて説明する方法は、主表面７０１の接触領域７０２内の接触層３１１と、ゲート・トレンチ７５０内の金属の第１の層４５１とを同時に形成する前での、接触領域７０２内の事前ケイ素化を含む。
図９Ａを参照して説明したように、ゲート・トレンチ７５０およびゲート誘電体層４９１を形成してもよい。フォトリソグラフィによって、共形のｎドープまたはｐドープの多結晶半導体層を堆積およびパターン付けして、ゲート・トレンチ７５０内に半導体層４２０を形成してもよい。
図１０Ａには、実質的に均一な厚さで各ゲート・トレンチ７５０を覆う半導体層４２０が示してあり、ここで、この半導体層４２０の厚さｔｈ１は、ゲート・トレンチ７５０の横幅ｗ１の半分よりも少ない。ゲート誘電体４９０が、炭化ケイ素基板７００から半導体層４２０を分離する。主表面７０１の接触領域７０２が露出される。
半導体層４２０の露出面（たとえば、ゲート誘電体４９０と反対側の表面）に沿って、半導体層４２０を酸化して、半導体層４２０上に犠牲酸化物層４７１を形成してもよい。ゲート・トレンチ７５０を充填する、第１の犠牲材料４７２を堆積させてもよい。ゲート・トレンチ７５０の外側の第１の犠牲材料４７２の各部分は、たとえばウェット・エッチングによって除去してもよい。第２の犠牲材料４７５を堆積させ、フォトリソグラフィによってパターン付けして、接触領域７０２を露出させてもよい。
図１０Ｂには、ゲート・トレンチ７５０を充填する第１の犠牲材料４７２が示してある。一例として、第１の犠牲材料４７２は、多結晶ケイ素でもよい。犠牲酸化物層４７１は、半導体層４２０から第１の犠牲材料４７２を分離する。第２の犠牲材料４７５は、第１の犠牲材料４７２を覆い、接触領域７０２を露出させる。第２の犠牲材料４７５は、誘電材料、たとえば窒化ケイ素でもよい。
露出した接触領域７０２の事前ケイ素化は、たとえば、少なくとも７００℃の温度での加熱処理を含んでもよい。第２の犠牲材料４７５の残りの部分を除去して、ゲート・トレンチ７５０内の第１の犠牲材料４７２を露出させてもよい。
図１０Ｃには、接触領域７０２での炭化ケイ素基板７００の事前ケイ素化部分７１１が示してある。たとえば、犠牲酸化物層４７１の材料に対して選択的なウェット・エッチングによって、第１の犠牲材料４７２を除去してもよい。たとえば、半導体層４２０の材料に対して選択的なウェット・エッチング・プロセスによって、犠牲酸化物層４７１を除去してもよい。
さらなる方法ステップでは、第１の金属層および金属充填層を堆積させ、凹ませてもよい（図１０には図示せず）。このために、第１の金属層および／または金属充填層を、少なくとも部分的に除去してもよい。これは、半導体層４２０の露出、または半導体層４２０の水平部分における第１の金属層の各部分の露出とともに停止する、ウェット・エッチング・プロセスおよび／またはＣＭＰを含んでもよい。これによって、金属構造体４５０を形成してもよい。
図１０Ｄでのゲート・トレンチ７５０は、第１の層４５１を有する金属構造体４５０、および充填構造体４５５を備える。第１の層４５１は、第１の金属層の第１の部分から形成される。充填構造体４５５は、金属充填層の残りの部分から形成される。接触領域７０２では、主表面７０１の事前ケイ素化部分７１１に接触層３１１が形成される。
たとえば、時間制御ウェット・エッチング・プロセスによって、接触領域７０２と金属構造体４５０との間の半導体層４２０の露出部分を部分的に除去してもよい。
図１０Ｅの例示的な実施形態に示すように、半導体層４２０の一部分を部分的に除去するステップは、半導体層４２０の上縁が主表面７０１と実質的に同一平面上にあるときに停止してもよい。その後、除去プロセスによって形成された凹部に、層間絶縁膜層２０５を堆積させてもよい。
図１０Ｆには、接触領域７０２と金属構造体４５０との間の空間を充填する、層間絶縁膜層２０５が示してある。層間絶縁膜層２０５をフォトリソグラフィによってパターン付けして、接触層３１１を露出させてもよい。
図１０Ｇには、金属構造体４５０を覆う層間絶縁膜２１０を形成する、層間絶縁膜層２０５の残留物が示してある。主金属層を表側に堆積させ、フォトリソグラフィによってパターン付けしてもよい（図１０Ｇには図示せず）。
図１０Ｈには、接触層３１１、および主金属層の一部分から形成される主金属構造体３１５を備える、第１の負荷電極３１０が示してある。金属構造体４５０、半導体層４２０、ゲート誘電体４９０、接触層３１１、主金属構造体３１５、および層間絶縁膜２１０の詳細および材料に関しては、図９Ａ～図９Ｈの説明を参照する。
図１１Ａ～図１１Ｆは、ホット注入と組み合わせてもよい方法を示す。ホット注入は、高温でのイオン注入を含み、この注入によって生じる結晶欠陥の密度が、温度の上昇につれて減少するという効果を利用する。高温注入によって、ＳｉＣがアモルファス化する前に、注入量の増加が可能になる。
図１１Ａには、図９Ａを参照して説明するように、ゲート誘電体層４９１上に形成される共形の多結晶層４２１が示してある。たとえばスパッタリングによって、多結晶層４２１上に第１の補助金属層８２０を形成してもよい。
図１１Ｂには、遷移金属または遷移金属窒化物、たとえばチタン、窒化チタン、タンタル、または窒化タンタルを含んでもよい、第１の補助金属層８２０が示してある。第１の補助金属層８２０は、ほぼ均一な厚さで多結晶層４２１を覆ってもよい。
図１１Ｃには、たとえばＣＶＤによって堆積させてもよく、ゲート・トレンチ７５０、具体的には多結晶層４２１および第１の補助金属層８２０によって充填されていないゲート・トレンチ７５０の各部分を充填する、金属充填層８１５が示してある。金属充填層８１５は、たとえば、タングステンを含んでもよく、またはタングステンから構成されてもよい。ゲート・トレンチ７５０の外側の、第１の補助金属層８２０および多結晶層４２１の、金属充填層８１５の各部分を除去してもよい。この除去は、ゲート誘電体層４９１上で停止してもよい１つまたは複数のウェット・エッチング・プロセスおよび／またはＣＭＰを含んでもよい。
図１１Ｄには、ゲート電極４００を有するトレンチ・ゲート構造体１５０が示してあり、このゲート電極４００は、図１１Ｃの金属充填層８１５の一部分から形成される金属構造体４５０、図１１Ｃの第１の補助金属層の一部分から形成される第１の層４５１、および図１１Ｃの多結晶層４２１の一部分から形成される半導体層４２０を含む。
図１１Ｅには、たとえばＣＶＤによって主表面７０１上に形成される層間絶縁膜層２０５が示してある。この層間絶縁膜層２０５は、接触領域７０２を露出させるようにパターン付けしてもよい（図１１Ｆ参照）。接触金属層８３０は、露出した接触領域７０２、または露出した接触領域７０２と層間絶縁膜２１０の両方に形成または堆積してもよい。接触金属層８３０に主金属層を形成してもよい。
あるいは、層間絶縁膜層２０５をパターン付けするレジスト・マスクを除去する前に、接触金属層８３０を堆積させてもよい。
図１１Ｆには、この図１１Ｅの層間絶縁膜層２０５の残りの部分から形成される層間絶縁膜２１０が示してある。主表面７０１の接触領域７０２での接触金属層８３０の一部分が、第１の負荷電極３１０の接触層３１１を形成する。接触金属層８３０は、遷移金属または遷移金属窒化物、たとえば、チタン、窒化チタン、タンタル、または窒化タンタルを含んでもよい。主金属層の残りの部分が、第１の負荷電極３１０の主金属構造体３１５を形成する。主金属構造体３１５は、アルミニウム銅合金を含んでもよい。
図１１Ａ～図１１Ｆによる接触層３１１の形成は、第１の層４５１にとって有効なケイ素化プロセスをもたらす可能性のあるいかなる高温ステップをも含まない。金属構造体４５０の体積膨張と、金属構造体４５０で起こり得る体積膨張の結果として生じることがある層間絶縁膜２１０の亀裂とを回避することができる。
以下の方法は、ニッケル・アルミニウムを使用して、負荷電極と炭化ケイ素基板との間に接触層を形成する。ニッケル・アルミニウムは、炭化ケイ素体でのｎ型領域およびｐ型領域への、抵抗が低く信頼性の高い接触部を実現する。ニッケル・アルミニウム接触部の形成には、通常、高温プロセスを必要とする。
図１２Ａ～図１２Ｇには、この方法の一実施形態が示してあり、ここで、ニッケル・アルミニウム接触部を形成するのに使用される可能性のある高温プロセスが金属ゲートに影響を及ぼさないように、金属ゲートに先立ってニッケル・アルミニウム接触部が形成される。
図１２Ａには、主表面７０１から炭化ケイ素基板７００内に延在するゲート・トレンチ７５０、この主表面７０１上にあってゲート・トレンチ７５０を覆うゲート誘電体層４９１、および共形多結晶ケイ素層の各部分から形成される半導体層４２０が示してあり、ここで、ゲート・トレンチ７５０の外側に堆積された多結晶ケイ素層の他の部分を、たとえばＣＭＰによって除去してもよい。フォトレジスト層を堆積させ、フォトリソグラフィによってパターン付けして、第２のレジスト・マスク６２０を形成してもよい。
図１２Ｂには、第２のレジスト・マスク６２０が、ゲート・トレンチ７５０を覆い、主表面７０１の接触領域７０２を露出させる様子が示してある。ゲート誘電体層４９１の露出部分を除去してもよい。ニッケル・アルミニウム層８４０を形成してもよい。ニッケル・アルミニウム層８４０を形成することは、堆積プロセス、たとえばスパッタリングを含んでもよい。
図１２Ｃによれば、ニッケル・アルミニウム層８４０の第１の部分が、接触領域７０２内に形成され、ニッケル・アルミニウム層８４０の第２の部分が、第２のレジスト・マスク６２０上に形成される。第２のレジスト・マスク６２０を除去すると、ニッケル・アルミニウム層８４０の第２の部分がリフトオフする。加熱処理、たとえば少なくとも１１００℃の最低温度での急速熱アニールは、ニッケル・アルミニウム層８４０の第１の部分を接触領域７０２内の接触層３１１に変換することができ、ここで、接触層３１１は、ニッケル、アルミニウム、およびニッケルシリサイドを含む。第２の補助金属層８５０および金属充填層８１５を、接触層３１１および半導体層４２０全体に堆積させてもよい。
図１２Ｄには、ゲート・トレンチ７５０を覆う第２の補助金属層８５０、およびゲート・トレンチ７５０を充填する金属充填層８１５が示してある。主表面７０１上の金属充填層８１５の一部分を除去してもよい。主表面７０１上の金属充填層８１５の一部分の除去は、ＣＭＰを含んでもよく、ゲート・トレンチ７５０の外側の第２の補助金属層８５０の一部分の除去を含んでもよい。ＣＭＰは、接触層３１１または第２の補助金属層８５０で停止してもよい。選択的エッチング・プロセスは、第２の補助金属層８５０の露出部分を除去してもよい。
図１２Ｅには、金属構造体４５０を含むトレンチ・ゲート構造体１５０が示してあり、ここで、この金属構造体４５０は、図１２Ｄの第２の補助金属層８５０の一部分から形成される第１の層４５１、および図１２Ｄの金属充填層８１５の残りの部分から形成される金属構造体４５０を含む。
図１２Ｆには、主表面７０１上に堆積される層間絶縁膜層２０５が示してある。層間絶縁膜層２０５をパターン付けして、接触層３１１を露出させてもよい。図９Ｈまたは図１１Ｆを参照して説明するように、主金属層を堆積させてもよい。
少なくとも、接触層３１１がニッケルおよびアルミニウムを基にしている点で、図１２Ｇは図１１Ｆと異なる。
主に、別の遷移金属または遷移金属窒化物を含む第１の金属補助層の代わりに、モリブデン層が形成されるという点で、図１３Ａ～図１３Ｈの方法は図１１Ａ～図１１Ｆの方法と異なる。
図１３Ａ～図１３Ｅに示す方法ステップは、図１１Ａ～図１１Ｅの方法ステップに対応しており、ここで、図１１Ａ～図１１Ｅの第１の補助金属層８２０の代わりに、モリブデン含有層８８０が多結晶層４２１上に形成される。
したがって、図１３Ｅでは、トレンチ・ゲート構造体１５０は、半導体層４２０および金属構造体４５０を含み、この金属構造体４５０は、モリブデンを含む金属の第１の層４５１を含み、モリブデンが唯一の主成分でもよい。さらなる詳細に関しては、図１１Ａ～図１１Ｅの説明を参照する。
フォトレジスト層を、図１３Ｅの層間絶縁膜層上に堆積させ、フォトリソグラフィによってパターン付けして、接触領域７０２を露出させる第３のレジスト・マスク６３０を形成してもよい。第３のレジスト・マスク６３０をエッチング・マスクとして使用して、接触領域７０２上の層間絶縁膜層２０５の一部分を除去してもよい。
図１３Ｆには、図１３Ｅの層間絶縁膜層２０５の残りの部分によって形成される、第３のレジスト・マスク６３０および層間絶縁膜２１０が示してある。たとえばスパッタリングによって、ニッケル・アルミニウム層８４０を堆積させてもよい。
図１３Ｇには、接触領域７０２を覆う堆積ニッケル・アルミニウム層８４０の第１の部分、および第３のレジスト・マスク６３０の水平面部分を覆う堆積ニッケル・アルミニウム層８４０の第２の部分が示してある。
第３のレジスト・マスク６３０を除去し、ニッケル・アルミニウム層８４０の第２の部分をリフトオフする。炭化ケイ素基板７００の接触領域７０２内のニッケル・アルミニウム層８４０の残りの第１の部分を、加熱処理によってケイ素化してもよい。ニッケル・アルミニウム層８４０の未反応成分を除去し、第２の熱処理、たとえば少なくとも７５０℃で、最大でも１１００℃の最低温度での第２のＲＴＰを実行してもよい。前述の通り、主金属層を堆積させ、パターン付けしてもよい。
図１３Ｈには、主金属層から形成される主金属構造体３１５を備える、第１の負荷電極３１０が示してある。第１の負荷電極３１０は、ケイ素部分を含んでもよいニッケル・アルミニウム層から形成される、接触層３１１を備える。
接触層３１１の形成に適用される温度は、ケイ化モリブデンの形成温度よりも低い。したがって、接触層３１１の形成は、層間絶縁膜２１０を損傷することがあるトレンチ・ゲート構造体１５０でのケイ素化を必要としない。
図１４には、トランジスタ・セルＴＣと、接触層３１１を介してトランジスタ・セルＴＣのソース領域１１０およびボディ領域１２０に電気的に接続された第１の負荷電極３１０とを有する、別の半導体デバイス５００が示してある。別の実施形態では、接触層３１１はなくてもよい。図１および図２を参照してより詳細に説明するように、半導体デバイス５００は、第１の表面１０１から炭化ケイ素体１００内に延在するトレンチ・ゲート構造体１５０をさらに備える。
トレンチ・ゲート構造体１５０は、ゲート電極４００、およびゲート誘電体４９０を備える。ゲート電極４００およびゲート誘電体４９０に加えて、トレンチ・ゲート構造体１５０は、さらなる絶縁性構造体、およびさらなる導電性構造体を備えてもよく、ここで、このさらなる導電性構造体は、ゲート電極４００から電気的に分離されてもよい。
ゲート電極４００は、ゲート誘電体４９０と接触している半導体層４２０を備えてもよい。半導体層４２０は、厚さが５０ｎｍ～５００ｎｍ、たとえば１００ｎｍ～３００ｎｍの範囲の共形層でもよく、またはトレンチ・ゲート構造体１５０の両側壁に形成されるゲート誘電体４９０の２つの部分の間の空間を完全に充填してもよい。トレンチ・ゲート構造体１５０およびゲート電極４００は、金属構造体を欠いていてもよい。
半導体層４２０は、不要な不純物として、または意図された不純物としてリン原子を含んでもよく、この半導体層４２０中のリン原子の濃度は、最大でも１×１０１９ｃｍ－３、または最大でも５×１０１８ｃｍ－３、または最大でも１０１８ｃｍ－３である。半導体層４２０においてリン含有量が相対的に低くなると、リンの存在によって生じる悪影響を軽減することができる。
たとえば、半導体層４２０は、平均ドーパント濃度が少なくとも１０２０ｃｍ－３の比較的高濃度ドープのｎ型多結晶ケイ素層でもよく、この半導体層４２０は、ヒ素原子、硫黄原子、および／またはセレン原子を含む。半導体層４２０は、最大でも５×１０１８ｃｍ－３、または最大でも１０１８ｃｍ－３のリン濃度で、リン原子を全く含まないか、またはごく一部だけ含んでもよい。
一実施形態によれば、半導体層４２０は、平均ドーパント濃度が少なくとも１０２０ｃｍ－３の比較的高濃度ドープのｐ型多結晶ケイ素層でもよく、この半導体層４２０は、もっぱらアクセプタ原子、たとえばホウ素原子を含んでもよい。あるいは、半導体層４２０は、ドナー原子、たとえばリン原子をさらに含んでもよく、ここで、リン原子の濃度は、最大でも５×１０１８ｃｍ－３または最大でも１０１８ｃｍ－３である。
ｐドープ半導体層４２０を有するゲート電極４００は、ｎドープのソース領域１１０およびｐドープのボディ領域１２０を有する、ｎチャネル・トランジスタ・セルＴＣと組み合わせてもよい。本明細書においては特定の実施形態を図示し説明してきたが、様々な代替実装形態および／または同等な実装形態を、本開示の範囲から逸脱することなく示され説明されたこの特定の実施形態の代わりとしてもよいことが、当業者には理解されよう。本出願は、本明細書において議論した特定の実施形態の任意の改変形態または変形形態を包含するものである。したがって、本開示は、特許請求の範囲およびその均等物によってのみ限定されるものである。
１００ 炭化ケイ素体
１０１ 第１の表面
１０２ 第２の表面
１０３ 側面
１０４ 面法線
１１０ ソース領域
１１１ 第１のソース部分
１１２ 第２のソース部分
１２０ ボディ領域
１２１ 主領域
１３０ ドリフト構造体
１３１ ドリフト領域
１３７ 電流拡散領域
１３９ 接触構造体
１４９ 接触領域
１５０ トレンチ・ゲート構造体
１６０ 遮蔽領域
１７０ 半導体メサ
１７１ 第１のメサ側壁
１７２ 第２のメサ側壁
１９１ 第１の方向
１９２ 第２の方向
２０２ 第１の層間絶縁膜部分
２０３ 第２の誘電体層
２０５ 層間絶縁膜層
２１０ 層間絶縁膜
３１０ 第１の負荷電極
３１１ 接触層
３１５ 主金属構造体
３１６ トレンチ接触部
３２０ 第２の負荷電極
３３０ ゲート構造体
３３４ ゲート・パッド
３３６ ゲート導電線
４００ ゲート電極
４２０ 半導体層
４２１ 多結晶層
４２５ 多結晶半導体材料
４５０ 金属構造体
４５１ 第１の層
４５２ 第２の層
４５５ 充填構造体
４７１ 犠牲酸化物層
４７２ 第１の犠牲材料
４７５ 第２の犠牲材料
４９０ ゲート誘電体
４９１ ゲート誘電体層
５００ 半導体デバイス
６１０ 中央領域
６１１ 第１のレジスト・マスク
６１５ 第１のレジスト・マスク開口部
６２０ 第２のレジスト・マスク
６３０ 第３のレジスト・マスク
６９０ エッジ領域
７００ 炭化ケイ素基板
７０１ 主表面
７０２ 接触領域
７１１ 事前ケイ素化部分
７５０ ゲート・トレンチ
７５５ 補助トレンチ
８１０ 第１の金属層
８１５ 金属充填層
８１６ 残りの部分
８２０ 第１の補助金属層
８３０ 接触金属層
８４０ ニッケル・アルミニウム層
８５０ 第２の補助金属層
８８０ モリブデン含有層
９０２ 炭化ケイ素基板を設ける
９０４ ゲート電極がトレンチ内に形成される

Claims (19)

  1. 半導体デバイスであって、
    炭化ケイ素体（１００）の第１の表面（１０１）から前記炭化ケイ素体（１００）内に延在するゲート電極（４００）と、
    前記ゲート電極（４００）と前記炭化ケイ素体（１００）との間のゲート誘電体（４９０）と、
    前記炭化ケイ素体（１００）と接触している接触層（３１１）と、
    を備え、
    前記ゲート電極（４００）が、金属構造体（４５０）、および前記金属構造体（４５０）と前記ゲート誘電体（４９０）との間に半導体層（４２０）を含み、
    前記金属構造体（４５０）は、前記炭化ケイ素体（１００）の前記第１の表面（１０１）と同一平面またはそれより上にある上面を有し、
    前記金属構造体（４５０）の前記上面は層間絶縁膜で覆われていて、
    前記接触層（３１１）が、ニッケル・アルミニウムを含む、半導体デバイス。
  2. 前記半導体層（４２０）が、ドープ多結晶ケイ素および／または真性多結晶ケイ素のうち少なくとも一方を含む、請求項１に記載の半導体デバイス。
  3. 前記半導体層（４２０）が、ｐドープ多結晶ケイ素を含む、請求項１または２に記載の半導体デバイス。
  4. 前記金属構造体（４５０）が第１の層（４５１）を備え、前記第１の層（４５１）が、前記半導体層（４２０）と接触しており、少なくとも第１の遷移金属を含む、請求項１～３のいずれか一項に記載の半導体デバイス。
  5. 前記第１の層（４５１）がさらに窒素を含む、請求項４に記載の半導体デバイス。
  6. 前記第１の遷移金属が、モリブデン、チタン、またはタンタルである、請求項４または５に記載の半導体デバイス。
  7. 前記金属構造体（４５０）が充填構造体（４５５）を備え、前記第１の層（４５１）が前記充填構造体（４５５）と前記半導体層（４２０）との間に配置され、前記充填構造体が第２の遷移金属を含み、前記充填構造体が、少なくとも１つの主成分において前記第１の層（４５１）とは異なる、請求項４～６のいずれか一項に記載の半導体デバイス。
  8. 前記第２の遷移金属がタングステンであり、かつ／または前記第１の遷移金属とは異なる、請求項７に記載の半導体デバイス。
  9. 前記接触層（３１１）が、チタン、窒化チタン、タンタル、および／または窒化タンタルを含み、前記金属構造体（４５０）の前記第１の層（４５１）が、チタン、窒化チタン、タンタル、および／または窒化タンタルを含む、請求項４～８のいずれか一項に記載の半導体デバイス。
  10. 前記金属構造体（４５０）の前記第１の層（４５１）が、モリブデンおよび／または窒化モリブデンを含む、請求項４～８のいずれか一項に記載の半導体デバイス。
  11. 第２の層（４５２）が、前記第１の層（４５１）と前記充填構造体（４５５）との間に配置され、前記第２の層（４５２）が、少なくとも第３の遷移金属を含み、前記第２の層（４５２）が、少なくとも１つの主成分において前記第１の層（４５１）とは異なる、請求項７または８に記載の半導体デバイス。
  12. 前記炭化ケイ素体（１００）が、ドリフト構造体（１３０）、ソース領域（１１０）、およびボディ領域（１２０）を備え、前記ボディ領域（１２０）が、前記ドリフト構造体（１３０）との第１のｐｎ接合部（ｐｎ１）、および前記ソース領域（１１０）との第２のｐｎ接合部（ｐｎ２）を形成し、前記ソース領域（１１０）が、前記ボディ領域（１２０）と前記第１の表面（１０１）との間に配置され、前記ボディ領域（１２０）が、前記ゲート誘電体（４９０）と接触している、請求項１～１１のいずれか一項に記載の半導体デバイス。
  13. 前記炭化ケイ素体（１００）の前記第１の表面（１０１）上にゲート構造体（３３０）をさらに備え、前記ゲート構造体（３３０）および前記ゲート電極（４００）が、最大でも２つの接触領域において電気的に接続され、前記接触領域が、第１の方向（１９１）に沿って互いに離間している、請求項１～１２のいずれか一項に記載の半導体デバイス。
  14. 前記炭化ケイ素体（１００）の前記第１の表面（１０１）上に第１の負荷電極（３１０）をさらに備え、前記ゲート構造体（３３０）が、前記第１の負荷電極（３１０）と前記炭化ケイ素体（１００）の側面（１０３）との間に配置される、請求項１３に記載の半導体デバイス。
  15. 前記ゲート構造体（３３０）が、ゲート・パッド（３３４）および少なくとも１つのゲート導電線（３３６）を備え、前記ゲート導電線（３３６）が前記ゲート・パッド（３３４）と接続されている、請求項１３または１４に記載の半導体デバイス。
  16. 前記炭化ケイ素体（１００）が、複数のゲート電極（４００）を備え、前記ゲート電極（４００）のそれぞれが、第１の方向（１９１）に沿って長手方向の延在を有し、前記ゲート電極（４００）が、前記第１の方向（１９１）と直交する方向に互いに離間している、請求項１～１５のいずれか一項に記載の半導体デバイス。
  17. 半導体デバイスを製造する方法であって、
    炭化ケイ素基板（７００）を設けるステップであって、ゲート・トレンチ（７５０）が、前記炭化ケイ素基板（７００）の主表面（７０１）から、前記炭化ケイ素基板（７００）内に延在し、ゲート誘電体（４９０）が、前記ゲート・トレンチ（７５０）の少なくとも１つの側壁に形成されるステップと、
    前記ゲート・トレンチ（７５０）内にゲート電極（４００）を形成するステップであって、前記ゲート電極（４００）が、金属構造体（４５０）、および前記金属構造体（４５０）と前記ゲート誘電体（４９０）との間に半導体層（４２０）を備えるステップと、
    を含み、
    前記ゲート電極（４００）を形成するステップが、前記半導体層（４２０）および前記主表面（７０１）上に第１の金属層（８１０）を堆積させるステップを含み、
    前記第１の金属層（８１０）が、遷移金属および／または遷移金属窒化物を含み、
    前記主表面（７０１）上の接触層（３１１）および前記金属構造体（４５０）の第１の層（４５１）が、前記第１の金属層（８１０）の各部分から形成される、方法。
  18. 接触層（３１１）が、前記主表面（７０１）上に形成され、次いで、前記金属構造体（４５０）の第１の層（４５１）が、前記半導体層（４２０）上に形成され、前記接触層（３１１）が、金属シリサイドおよび／またはニッケル・アルミニウムを含む、請求項１７に記載の方法。
  19. 前記金属構造体（４５０）の第１の層（４５１）が、前記半導体層（４２０）上に形成され、次いで、接触層（３１１）が、前記主表面（７０１）上に形成され、前記第１の層（４５１）が、遷移金属ならびに／もしくは遷移金属窒化物を含み、前記接触層（３１１）が、遷移金属ならびに／もしくは遷移金属窒化物を含むか、または、前記第１の層（４５１）が、モリブデンならびに／もしくは窒化モリブデンを含み、前記接触層（３１１）が、ニッケル・アルミニウムを含む、請求項１７に記載の方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9725310B2 (en) * 2013-12-20 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Micro electromechanical system sensor and method of forming the same
IT201800007780A1 (it) * 2018-08-02 2020-02-02 St Microelectronics Srl Dispositivo mosfet in carburo di silicio e relativo metodo di fabbricazione
JP2022015398A (ja) * 2020-07-09 2022-01-21 新電元工業株式会社 半導体装置及び半導体装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005510087A (ja) 2001-11-15 2005-04-14 ゼネラル セミコンダクター，インク． ゲート電荷が低いトレンチ金属酸化膜半導体電界効果トランジスタ
JP2009099872A (ja) 2007-10-18 2009-05-07 Toshiba Corp 半導体装置及びその製造方法
WO2010110246A1 (ja) 2009-03-25 2010-09-30 ローム株式会社 半導体装置
JP2013004636A (ja) 2011-06-15 2013-01-07 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2738394B1 (fr) 1995-09-06 1998-06-26 Nippon Denso Co Dispositif a semi-conducteur en carbure de silicium, et son procede de fabrication
US6274905B1 (en) 1999-06-30 2001-08-14 Fairchild Semiconductor Corporation Trench structure substantially filled with high-conductivity material
JP4917246B2 (ja) 2003-11-17 2012-04-18 ローム株式会社 半導体装置およびその製造方法
US7355207B2 (en) * 2004-05-24 2008-04-08 Denso Corporation Silicon carbide semiconductor device and method for manufacturing the same
JP5033305B2 (ja) * 2004-10-01 2012-09-26 株式会社日立製作所 炭化珪素半導体装置
US7365382B2 (en) * 2005-02-28 2008-04-29 Infineon Technologies Ag Semiconductor memory having charge trapping memory cells and fabrication method thereof
US7807536B2 (en) 2006-02-10 2010-10-05 Fairchild Semiconductor Corporation Low resistance gate for power MOSFET applications and method of manufacture
US7612407B2 (en) * 2006-08-07 2009-11-03 Force-Mos Technology Corp. Ltd Trenched MOSFET device configuration with reduced mask processes
US8058687B2 (en) * 2007-01-30 2011-11-15 Alpha & Omega Semiconductor, Ltd. Split gate with different gate materials and work functions to reduce gate resistance of ultra high density MOSFET
US8115251B2 (en) * 2007-04-30 2012-02-14 International Business Machines Corporation Recessed gate channel with low Vt corner
KR20120088058A (ko) 2010-11-15 2012-08-08 삼성전자주식회사 금속 알루미늄 질화물을 이용한 반도체 소자의 제조 방법
JP6026528B2 (ja) * 2011-07-14 2016-11-16 アーベーベー・テヒノロギー・アーゲー 絶縁ゲート型バイポーラトランジスタ
JP6102140B2 (ja) 2012-09-20 2017-03-29 三菱電機株式会社 半導体装置
US9136397B2 (en) 2013-05-31 2015-09-15 Infineon Technologies Ag Field-effect semiconductor device
KR20150090669A (ko) 2014-01-29 2015-08-06 에스케이하이닉스 주식회사 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
US9548372B2 (en) 2015-01-29 2017-01-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with tunable work function
US10418453B2 (en) * 2017-11-22 2019-09-17 Taiwan Semiconductor Manufacturing Co., Ltd. Forming metal contacts on metal gates

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005510087A (ja) 2001-11-15 2005-04-14 ゼネラル セミコンダクター，インク． ゲート電荷が低いトレンチ金属酸化膜半導体電界効果トランジスタ
JP2009099872A (ja) 2007-10-18 2009-05-07 Toshiba Corp 半導体装置及びその製造方法
WO2010110246A1 (ja) 2009-03-25 2010-09-30 ローム株式会社 半導体装置
JP2013004636A (ja) 2011-06-15 2013-01-07 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法

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