CN112185893A - 一种沟槽mosfet的制造方法 - Google Patents

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Abstract

本发明公开了一种沟槽MOSFET的制造方法，包括以下步骤：步骤S1：在衬底的表面形成外延层；步骤S2：在外延层的表面形成硬掩膜，硬掩膜包括氮化硅以及氧化硅，氮化硅设置在氧化硅的表面，在外延层之中注入硼原子；步骤S3：在外延层中形成沟槽，在沟槽的表面生长栅氧化层；步骤S4：淀积多晶硅，去除沟槽之外的多晶硅；步骤S5：在扩散区的侧面表层之中注入砷原子，在多晶硅的顶部生长氧化层，扩散区中的硼原子再次发生热扩散，形成第一掺杂区，砷原子发生热扩散形成第三掺杂区；步骤S6：去除氮化硅，注入硼原子形成第二掺杂区。本发明提供的一种沟槽MOSFET的制造方法具有更小的单位面积导通电阻、可实现更好的雪崩电流及其一致性等优点。

Description

一种沟槽MOSFET的制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种沟槽MOSFET的制造方法。
背景技术
MOSFET芯片是一种分立器件，属于半导体功率器件范畴，与集成电路同属于半导体芯片领域，MOSFET的最关键指标参数包括击穿电压(特指漏源击穿电压)、导通电阻和阈值电压(口语中也称之为开启电压)，通常情况下，击穿电压越大越好，导通电阻越小越好。为实现其标称的击穿电压，MOSFET芯片内部结构中都采用特定电阻率、特定厚度的外延层来承压，通常所需实现的击穿电压越高，外延层的电阻率或(和)厚度也就越大，芯片的单位面积的导通电阻随之也越大，所以说，单位面积的导通电阻与击穿电压是一对互为矛盾的参数；最大程度的减小MOSFET芯片的导通电阻，是芯片研发工程师最重要的工作之一，为减小MOSFET芯片的导通电阻，最直接的方法是增大芯片的面积，但这种方法也最直接的增加了芯片的成本，所以说，最大程度的改善单位面积的导通电阻，才是芯片研发工程师的职责所在。
现有技术的缺点：在采用光刻、刻蚀的工艺方法形成源区接触孔m的制程中，光刻工艺总是存在一定精度的对准偏差，即实践工艺中的源区接触孔m不完全处于相邻沟槽c之间的中轴线位置，因此对源区接触孔m所在区域进行离子注入形成的浓体区k也不位于相邻沟槽c之间的中轴线位置，即浓体区k的左右边沿至对应沟槽c的距离(X1与X2)不相等，如示意图1所示。当源区接触孔m光刻的对准偏差比较大时，X1与X2严重不对等，MOSFET的阈值电压会发生变化，雪崩电流也变差，整体性能严重下降；更严重的，当接触孔光刻的对准偏差特别大时，源区接触孔m边缘偏至沟槽c所在区域，会直接导致MOSFET的源区与多晶栅短路而发生功能失效。
正因为如此，现有技术中MOSFET芯片的元胞密度不能设计得太高(元胞密度越高，意味着X1和X2的设计值就越小，当源区接触孔光刻存在较小的对准偏差时，就会导致X1与X2严重不对等，芯片的性能下降甚至功能失效)，现有技术中的MOSFET因受此因素局限所以其单位面积的导通电阻不能做得更小。
发明内容
本发明提供了一种沟槽MOSFET的制造方法，旨在解决芯片单位面积的导通电阻大的问题。
为了解决上述技术问题，本发明提供一种沟槽MOSFET的制造方法，包括以下步骤：
步骤S1：在衬底的表面形成外延层；
步骤S2：在所述外延层的表面形成硬掩膜，所述硬掩膜包括氮化硅以及氧化硅，所述氮化硅设置在所述氧化硅的表面，在所述外延层之中注入硼原子；
步骤S3：在所述外延层中形成沟槽，在所述沟槽的表面生长栅氧化层；
步骤S4：淀积多晶硅，去除所述沟槽之外的多晶硅；
步骤S5：在扩散区的侧面表层之中注入砷原子，在多晶硅的顶部生长氧化层，所述扩散区中的硼原子再次发生热扩散，形成第一掺杂区，所述砷原子发生热扩散形成第三掺杂区；
步骤S6：去除氮化硅，注入硼原子形成第二掺杂区；
步骤S7：淀积介质层并去除设定区域的介质层形成源区接触孔，淀积金属并去除设定区域的金属形成源极金属。
优选地，在所述步骤S2中包括：
步骤S21：在外延层的表面生长氧化硅；
步骤S22：在所述外延层中注入硼原子；
步骤S23：在氧化硅的表面淀积氮化硅；或
步骤S24：在外延层的表面注入硼原子；
步骤S25：在外延层的表面生长氧化硅；
步骤S26：在氧化硅的表面淀积氮化硅。
优选地，所述步骤S3中，采用高温氧化工艺，所述工艺的温度为850-1050度，所述工艺的时间为5-100分钟，所述硼原子在所述外延层中发生热扩散形成扩散区。
优选地，在所述步骤S4中，去除所述沟槽之外的多晶硅，所述多晶硅的表面比硅平面低100-400nm。
优选地，在所述步骤S5中，在扩散区的侧面表层之中注入砷原子，采用倾斜的离子注入工艺，将砷原子由未被多晶硅遮挡的沟槽侧壁区域穿透栅氧化层注入至扩散区的侧面表层之中。
优选地，所述步骤S5中，在多晶硅的顶部生长氧化层，采用高温氧化工艺，所述工艺的温度为850-1050度，所述工艺的时间为5-100分钟，所述多晶硅顶部的氧化层的厚度为150-500nm。
优选地，所述第一掺杂区的深度小于所述沟槽的深度，所述第三掺杂区的深度小于所述第一掺杂区的深度，所述第三掺杂区的下表面比所述多晶硅的上表面低。
优选地，同一第一掺杂区之中的两个第三掺杂区之间留有间距，所述间距为100-500nm，位于第一掺杂区中的两个第三掺杂区的宽度相等，所述宽度为50-500nm。
优选地，在所述步骤S6中，所述第二掺杂区的掺杂浓度为所述第一掺杂区的掺杂浓度的30-300倍，所述第二掺杂区的掺杂浓度小于所述第三掺杂区的掺杂浓度，所述第二掺杂区的两侧至对应沟槽的距离相等，所述第二掺杂区的深度不大于所述第三掺杂区的深度。
优选地，在所述步骤S7中，所述源区接触孔是包括沟槽、第三掺杂区以及第二掺杂区的连续区域，且所述第三掺杂区和所述第二掺杂区的上表面的氧化硅和介质层被完全去除掉，所述多晶硅顶部保留厚度为100-400nm的氧化层，所述沟槽侧壁的氧化层从上至下被去除掉100-400nm。
本申请实施例提供的技术方案可以包括以下有益效果：
1、第三掺杂区的宽度、第二掺杂区的宽度由离子注入和热扩散工艺决定，不受光刻最小精度的限制，因此可实现比现有技术更小的元胞尺寸即更高的元胞密度，从而降低单位面积的导通电阻。
2、位于同一个第一掺杂区之中的两个第三掺杂区之间有一定距离，所述距离为100-500nm，且位于同一个第一掺杂区之中的两个第三掺杂区的宽度相等(X3＝X4)，所述宽度为50-500nm。因氮化硅的阻挡作用，在此步工艺中，第一掺杂区的上表面不会生长氧化层。
3、在硅平面上方区域采用氮化硅作为阻挡层，采用倾斜角度的离子注入工艺，第三掺杂区的掺杂完全由侧壁注入形成，可得到宽度更窄、深度更大的第三掺杂区，且由于第三掺杂区的掺杂浓度大于第二掺杂区的掺杂浓度，因此可根据器件参数和性能需要，特别是器件对导通电阻和雪崩特性的要求，自由设置第三掺杂区的浓度、宽度和深度，以及根据第三掺杂区的浓度、宽度和深度设置更有利的第二掺杂区宽度、深度和浓度。
4、采用离子注入工艺经未被多晶硅遮挡的沟槽侧壁区域穿透栅氧化层注入原子至第一掺杂区侧面的表层之中、然后热扩散形成第三掺杂区，第三掺杂区的定义不由光刻对准特性决定，所以同一第一掺杂区中的两个第三掺杂区的宽度相等，第二掺杂区的两侧至对应沟槽的距离相等(此距离约等于第三掺杂区的宽度)，可避免接触孔光刻对准偏差产生的第二掺杂区两侧至对应沟槽的距离不相等的问题，实现更好的雪崩电流和阈值电压。
5、源区接触孔的接触面积比较大，源区接触孔的电阻比较小，从而减小导通电阻和改善雪崩特性。源区接触孔覆盖了沟槽区域，在沟槽区域通过氧化层与栅极之间保持绝缘，因此不存在源区接触孔光刻对偏导致源区与多晶硅栅短路的问题。
附图说明
为了更清楚地说明本发明实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术中沟槽MOSFET结构的示意图；
图2是本发明沟槽MOSFET的制造方法的流程示意图；
图3是图3中步骤S2的流程示意图；
图4是本发明沟槽MOSFET的制造方法中步骤S1的结构示意图；
图5是本发明沟槽MOSFET的制造方法中步骤S2的结构示意图；
图6是本发明沟槽MOSFET的制造方法中步骤S3的结构示意图；
图7是本发明沟槽MOSFET的制造方法中步骤S3的结构示意图；
图8是本发明沟槽MOSFET的制造方法中步骤S4的结构示意图；
图9-图11是本发明沟槽MOSFET的制造方法中步骤S5的结构示意图；
图12是本发明沟槽MOSFET的制造方法中步骤S6的结构示意图；
图13和图14是本发明沟槽MOSFET的制造方法中步骤S7的结构示意图。
标号说明:
100、沟槽MOSFET的制造方法；1、衬底；2、外延层；3、氧化硅；4、硼原子；4.1、扩散区；5、氮化硅；6、沟槽；7、栅氧化层；8、第一掺杂区；9、多晶硅；10、砷原子；11、第三掺杂区；12、氧化层；13、第二掺杂区；14、介质层；15、源极金属。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
还应当理解，在此本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
请参阅图2，本发明公开了一种沟槽MOSFET的制造方法100，包括以下步骤：步骤S1：在衬底1的表面形成外延层2，参阅图4；
步骤S2：在所述外延层2的表面形成硬掩膜，所述硬掩膜包括氮化硅5以及氧化硅3，所述氮化硅5设置在所述氧化硅3的表面，在所述外延层2之中注入硼原子4，参阅图5；
步骤S3：在所述外延层2中形成沟槽6，在所述沟槽6的表面生长栅氧化层7，参阅图6和图7；
步骤S4：淀积多晶硅9，去除所述沟槽6之外的多晶硅9，参阅图8；
步骤S5：在扩散区4.1的侧面表层之中注入砷原子10，在多晶硅9的顶部生长氧化层12，所述扩散区4.1中的硼原子4再次发生热扩散，形成第一掺杂区8，所述砷原子10发生热扩散形成第三掺杂区11，参阅图9-图11；
步骤S6：去除氮化硅5，注入硼原子形成第二掺杂区13，参阅图12；
步骤S7：淀积介质层14并去除设定区域的介质层形成源区接触孔S，淀积金属并去除设定区域的金属形成源极金属15，参阅图13和图14。
其中，所述第三掺杂区11形成源区，所述第一掺杂区8形成体区，所述第二掺杂区13形成浓体区。
本发明由未被多晶硅9遮挡的沟槽6侧壁区域穿透栅氧化层7注入原子至体区侧面的表层之中、然后热扩散形成第三掺杂区11(源区)，第三掺杂区11(源区)的定义不由光刻对准特性决定，所以同一体区中的两个源区的宽度相等，浓体区的两侧至对应沟槽6的距离相等(此距离约等于源区的宽度)，可避免接触孔光刻对准偏差产生的浓体区两侧至对应沟槽的距离不相等的问题，实现更好的雪崩电流和阈值电压。
请参阅图3，在所述步骤S2中包括：
步骤S21：在外延层2的表面生长氧化硅3；
步骤S22：在所述外延层2中注入硼原子4；
步骤S23：在氧化硅3的表面淀积氮化硅5；
可选的，在一些其他的实施例中(未图示)，所述步骤S2包括：
步骤S24：在外延层2的表面注入硼原子4；
步骤S25：在外延层2的表面生长氧化硅3；
步骤S26：在氧化硅3的表面淀积氮化硅5。
请参阅图7，所述步骤S3中，采用高温氧化工艺，所述工艺的温度为850-1050度，所述工艺的时间为5-100分钟，所述硼原子4在所述外延层2中发生热扩散形成扩散区4.1。
请参阅图10，在所述步骤S4中，去除所述沟槽6之外的多晶硅9，所述多晶硅9的表面比硅平面低100-400nm。所述氧化硅3的下表面即为硅平面。
请参阅图9-11，在所述步骤S5中，在扩散区4.1的侧面表层之中注入砷原子，采用倾斜的离子注入工艺，将砷原子由未被多晶硅9遮挡的沟槽6侧壁区域穿透栅氧化层7注入至扩散区4.1的侧面表层之中。采用倾斜一定角度的离子注入工艺，因氮化硅5的阻挡作用，砷原子不会从上至下穿透氮化硅5达到扩散区4.1的上表层之中。
所述步骤S5中，在多晶硅9的顶部生长氧化层12，采用高温氧化工艺，所述工艺的温度为850-1050度，所述工艺的时间为5-100分钟，所述多晶硅9顶部的氧化层12的厚度为150-500nm。
其中，扩散区4.1之中的硼原子再次发生热扩散，形成第一掺杂区8，第一掺杂区8作为沟槽MOSFET的体区，所述第一掺杂区8的深度小于所述沟槽6的深度，所述砷原子10发生热扩散形成第三掺杂区11并作为沟槽MOSFET的源区，所述第三掺杂区11的深度小于所述第一掺杂区8的深度，所述第三掺杂区11的下表面比所述多晶硅9的上表面低。
请参阅图10，位于同一个第一掺杂区8之中的两个第三掺杂区11之间有一定距离，所述距离为100-500nm，且位于同一个第一掺杂区8之中的两个第三掺杂区11的宽度相等(X3＝X4)，所述宽度为50-500nm。因氮化硅5的阻挡作用，在此步工艺中，第一掺杂区8的上表面不会生长氧化层12。
请参阅图12，所述注入硼原子形成第二掺杂区13，具体工艺为：注入硼原子随即快速热退火形成第二掺杂区13，第二掺杂区13作为沟槽MOSFET的浓体区。所述第二掺杂区13的掺杂浓度为所述第一掺杂区8的30-300倍，第二掺杂区13的掺杂浓度小于所述第三掺杂区11的掺杂浓度，所以，注入在第三掺杂区11中的硼原子不会导致第三掺杂区11被反型；所述第二掺杂区13的左、右边沿至对应沟槽6的距离相等，约等于第三掺杂区11的宽度(X3＝X4)；所述第二掺杂区13的深度小于或等于所述第三掺杂区11的深度。
第三掺杂区11的宽度、第二掺杂区13的宽度由离子注入和热扩散工艺决定，不受光刻最小精度的限制，因此沟槽MOSFET可实现比现有技术更小的元胞尺寸即更高的元胞密度，从而降低单位面积的导通电阻。
在硅平面上方区域采用氮化硅5作为阻挡层，采用倾斜角度的离子注入工艺，源区的掺杂完全由侧壁注入形成，可得到宽度更窄、深度更大的源区，且由于源区的掺杂浓度大于浓体区的掺杂浓度，因此可根据器件参数和性能需要，特别是器件对导通电阻和雪崩特性的要求，自由设置源区的浓度、宽度和深度，以及根据源区的浓度、宽度和深度设置更有利的浓体区宽度、深度和浓度。
采用离子注入工艺经未被多晶硅9遮挡的沟槽6侧壁区域穿透栅氧化层7注入原子至体区侧面的表层之中、然后热扩散形成源区，源区的定义不由光刻对准特性决定，所以同一体区中的两个源区的宽度相等，浓体区的两侧至对应沟槽6的距离相等(此距离约等于源区的宽度)，可避免接触孔光刻对准偏差产生的浓体区两侧至对应沟槽6的距离不相等的问题，实现更好的雪崩电流和阈值电压。
请参阅图13和图14，淀积介质层14并去除设定区域的介质层形成源区接触孔S，所述源区接触孔S是包括沟槽6所在区域、第三掺杂区11、第二掺杂区13的连续区域，且所述第三掺杂区11和第二掺杂区13的上表面的氧化硅3和介质层14被完全去除掉，且所述多晶硅9顶部保留厚度为100-400nm的氧化层12，且多晶硅9顶部的氧化层12的上表面比硅平面低100-400nm，即沟槽6侧壁的氧化层3从上至下被去除掉一部分，第三掺杂区11的一部分侧壁暴露出来，所述暴露区域的高度为100-400nm。
源区接触孔S的接触面积比较大，源区接触孔S的电阻比较小，从而减小导通电阻和改善雪崩特性。源区接触孔S覆盖了沟槽6区域，在沟槽6区域通过氧化层12与栅极之间保持绝缘，因此不存在源区接触孔S光刻对偏导致源区与多晶硅栅短路的问题。
请参阅图13和图14，所述淀积金属并去除设定区域的金属形成源极金属15，所述源极金属15直接与第三掺杂区11的上表面、第二掺杂区13的上表面、第三掺杂区11位于沟槽6侧壁的(一部分)侧表面直接接触。
在本实施例中，所述衬底1为N型衬底，所述外延层2为N型外延层，在所述N型外延层的表面注入硼原子，所述第一掺杂区8为第一P型掺杂区，所述第二掺杂区13为第二P型掺杂区，所述第三掺杂区11为N型掺杂区；可选的，在一些其他的实施例中，所述衬底1为P型衬底，所述外延层2为P型外延层，在所述P型外延层的表面注入磷原子，在本实施例中，所述第一掺杂区8为第一N型掺杂区，所述第二掺杂区13为第二N型掺杂区，所述第三掺杂区11为P型掺杂区。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种沟槽MOSFET的制造方法，其特征在于，包括以下步骤：
步骤S1：在衬底的表面形成外延层；
步骤S2：在所述外延层的表面形成硬掩膜，所述硬掩膜包括氮化硅以及氧化硅，所述氮化硅设置在所述氧化硅的表面，在所述外延层之中注入硼原子；
步骤S3：在所述外延层中形成沟槽，在所述沟槽的表面生长栅氧化层；
步骤S4：淀积多晶硅，去除所述沟槽之外的多晶硅；
步骤S5：在扩散区的侧面表层之中注入砷原子，在多晶硅的顶部生长氧化层，所述扩散区中的硼原子再次发生热扩散，形成第一掺杂区，所述砷原子发生热扩散形成第三掺杂区；
步骤S6：去除氮化硅，注入硼原子形成第二掺杂区；
步骤S7：淀积介质层并去除设定区域的介质层形成源区接触孔，淀积金属并去除设定区域的金属形成源极金属。
2.根据权利要求1所述的沟槽MOSFET的制造方法，其特征在于，在所述步骤S2中包括：
步骤S21：在外延层的表面生长氧化硅；
步骤S22：在所述外延层中注入硼原子；
步骤S23：在氧化硅的表面淀积氮化硅；或
步骤S24：在外延层的表面注入硼原子；
步骤S25：在外延层的表面生长氧化硅；
步骤S26：在氧化硅的表面淀积氮化硅。
3.根据权利要求1所述的沟槽MOSFET的制造方法，其特征在于，所述步骤S3中，采用高温氧化工艺，所述工艺的温度为850-1050度，所述工艺的时间为5-100分钟，所述硼原子在所述外延层中发生热扩散形成扩散区。
4.根据权利要求1所述的沟槽MOSFET的制造方法，其特征在于，在所述步骤S4中，去除所述沟槽之外的多晶硅，所述多晶硅的表面比硅平面低100-400nm。
5.根据权利要求1所述的沟槽MOSFET的制造方法，其特征在于，在所述步骤S5中，在扩散区的侧面表层之中注入砷原子，采用倾斜的离子注入工艺，将砷原子由未被多晶硅遮挡的沟槽侧壁区域穿透栅氧化层注入至扩散区的侧面表层之中。
6.根据权利要求1所述的沟槽MOSFET的制造方法，其特征在于，所述步骤S5中，在多晶硅的顶部生长氧化层，采用高温氧化工艺，所述工艺的温度为850-1050度，所述工艺的时间为5-100分钟，所述多晶硅顶部的氧化层的厚度为150-500nm。
7.根据权利要求6所述的沟槽MOSFET的制造方法，其特征在于，所述第一掺杂区的深度小于所述沟槽的深度，所述第三掺杂区的深度小于所述第一掺杂区的深度，所述第三掺杂区的下表面比所述多晶硅的上表面低。
8.根据权利要求6所述的沟槽MOSFET的制造方法，其特征在于，同一第一掺杂区之中的两个第三掺杂区之间留有间距，所述间距为100-500nm，位于第一掺杂区中的两个第三掺杂区的宽度相等，所述宽度为50-500nm。
9.根据权利要求1所述的沟槽MOSFET的制造方法，其特征在于，在所述步骤S6中，所述第二掺杂区的掺杂浓度为所述第一掺杂区的掺杂浓度的30-300倍，所述第二掺杂区的掺杂浓度小于所述第三掺杂区的掺杂浓度，所述第二掺杂区的两侧至对应沟槽的距离相等，所述第二掺杂区的深度不大于所述第三掺杂区的深度。
10.根据权利要求1所述的沟槽MOSFET的制造方法，其特征在于，在所述步骤S7中，所述源区接触孔是包括沟槽、第三掺杂区以及第二掺杂区的连续区域，且所述第三掺杂区和所述第二掺杂区的上表面的氧化硅和介质层被完全去除掉，所述多晶硅顶部保留厚度为100-400nm的氧化层，所述沟槽侧壁的氧化层从上至下被去除掉100-400nm。
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