CN112382571B - 一种半导体芯片的制造方法和半导体芯片 - Google Patents

一种半导体芯片的制造方法和半导体芯片 Download PDF

Info

Publication number
CN112382571B
CN112382571B CN202011268744.3A CN202011268744A CN112382571B CN 112382571 B CN112382571 B CN 112382571B CN 202011268744 A CN202011268744 A CN 202011268744A CN 112382571 B CN112382571 B CN 112382571B
Authority
CN
China
Prior art keywords
region
type
setting
setting area
polysilicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011268744.3A
Other languages
English (en)
Other versions
CN112382571A (zh
Inventor
杨勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Hotbrand Technology Co ltd
Original Assignee
Shenzhen Hotbrand Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Hotbrand Technology Co ltd filed Critical Shenzhen Hotbrand Technology Co ltd
Priority to CN202011268744.3A priority Critical patent/CN112382571B/zh
Publication of CN112382571A publication Critical patent/CN112382571A/zh
Application granted granted Critical
Publication of CN112382571B publication Critical patent/CN112382571B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate

Abstract

本申请具体公开了一种半导体芯片的制造方法和半导体芯片，该方法包括在第一导电类型的衬底表面生长外延层；在外延层之中形成沟槽，在沟槽表面生长氧化层；淀积多晶硅；去除第一设定区域和第二设定区域的沟槽之外的多晶硅；在第一设定区域和第二设定区域形成第二导电类型的扩散区；在第二设定区域形成第一导电类型的掺杂区；淀积介质层，在第二设定区域和第三设定区域形成接触孔；其中第一设定区域为MOSFET芯片的保护环，其包括多个间隔设置的封闭环；第二设定区域为MOSFET芯片的元胞区，其设置在MOSFET芯片的中部位置处；第三设定区域为MOSFET芯片的栅极引出结构，第一设定区域设置在第二设定区域和第三设定区域外部。

Description

一种半导体芯片的制造方法和半导体芯片
技术领域
本申请涉及半导体器件制造技术领域，尤其涉及一种半导体芯片的制造方法和半导体芯片。
背景技术
MOSFET芯片是一种分立器件，属于半导体功率器件范畴，与集成电路同属于半导体芯片领域。按照物理结构，可将MOSFET芯片分类为平面MOSFET和沟槽MOSFET两个大类，其中沟槽MOSFET的电流密度更高，在中低压MOSFET中占主导地位，沟槽MOSFET的多晶硅栅位于沟槽之中；按照导电类型，可将MOSFET芯片分类为N型MOSFET和P型MOSFET。
MOSFET最关键指标参数包括击穿电压（特指漏源击穿电压）和导通电阻，通常情况下，击穿电压越大越好，导通电阻越小越好，击穿电压与单位面积的导通电阻是一对互为矛盾的参数。为实现其标称的击穿电压，MOSFET芯片内部结构中都采用特定电阻率和特定厚度的外延层来承压。
MOSFET芯片都包含源极、栅极和漏极共3个端口，通常源极和栅极在芯片的正面，漏极在芯片的背面，MOSFET芯片的正面结构包括元胞区、保护环和栅极引出结构等，其中元胞区由若干个相同结构的元胞按规律排列而成，保护环包括场限环和截止环，栅极引出结构的作用在于将所有元胞的多晶硅栅连接至栅极压焊块。
在现有技术中，沟槽半导体芯片的制造方法为，在衬底表面生长外延层，然后在外延层之中形成沟槽，然后在沟槽表面生长栅氧化层，然后淀积多晶硅并去除沟槽之外的多晶硅（保留沟槽内的多晶硅即作为MOSFET的栅），然后采用离子注入、退火的工艺方法形成体区，然后形成源区、接触孔和金属电极。
现有技术的缺点：
如图1所示，为现有技术制造方法对应的MOSFET芯片平面结构示意图，其中aa线所示位置的中心为元胞区，外围为保护环；bb线所示位置的中心为栅极引出结构，外围为保护环。其中，栅极引出结构的沟槽设计宽度比较大，比元胞区的沟槽设计宽度更大;在采用干法刻蚀形成沟槽的工艺制程中，由于刻蚀工艺固有的负载效应属性，栅极引出结构的沟槽刻蚀深度大于元胞区的沟槽刻蚀深度，导致栅极引出结构的沟槽底部电场集中，拉低了MOSFET的击穿电压。
另一方面，现有技术中采用环形沟槽将体区分割成若干个场限环，因为沟槽的深度始终大于体区的深度，在采用离子注入、退火工艺形成体区的制程中其掺杂物不能横向热扩散，导致电场集中，拉低了MOSFET的击穿电压。
发明内容
本申请提供了一种半导体芯片的制造方法和半导体芯片，以解决上述问题。
第一方面，本申请提供了一种半导体芯片的制造方法，所述方法包括：在第一导电类型的衬底表面生长外延层；在外延层之中形成宽度一致的沟槽，在沟槽和外延层的表面生长氧化层；淀积多晶硅；去除第二设定区域的沟槽之外的多晶硅，并去除第一设定区域的部分多晶硅，以在第一设定区域形成多个间隔设置的多晶硅，保留第三设定区域的沟槽内外的多晶硅；在第一设定区域和第二设定区域形成第二导电类型的扩散区；在第二设定区域形成第一导电类型的掺杂区；淀积介质层，在第二设定区域和第三设定区域形成接触孔；形成金属电极和钝化保护层；
其中第一设定区域为MOSFET芯片的保护环，其包括多个间隔设置的封闭环，多个所述封闭环由所述多个间隔设置的多晶硅组成；第二设定区域为MOSFET芯片的元胞区，其设置在所述MOSFET芯片的中部位置处；所述第三设定区域为MOSFET芯片的栅极引出结构，所述第一设定区域设置在所述第二设定区域和所述第三设定区域外部；所述接触孔与所述第二设定区域和所述第三设定区域中的沟槽错位设置。
第二方面，本申请还提供了一种采用了上述半导体芯片的制造方法制成的半导体芯片，包括：第一导电类型衬底、外延层、沟槽、栅氧化层、多晶硅、第二导电类型扩散区、第一导电类型掺杂区和介质层；所述外延层设置在所述第一导电类型衬底的上表面；所述沟槽的数量为多条，从所述外延层的上表面向下凹陷，所述栅氧化层设置在所述沟槽的内壁上；所述多晶硅包括沟槽多晶硅部、栅极部和间隔设置的多个闭环部，所述闭环部设置在所述沟槽部的外部，所述沟槽多晶硅部设置在所述沟槽内，所述栅极部设置在所述沟槽上层的中部位置处；所述介质层设置在所述多晶硅上部和闭环部之间；第二导电类型扩散区设置在外延层上表面中与闭环部之间的间隔对应的位置处；所述第一导电类型掺杂区设置在所述外延层上表面中与沟槽之间的体区处对应的位置处。
本申请公开了一种半导体芯片的制造方法和半导体芯片，采用与现有技术不同的制造方法，从而实现与现有技术不同的栅极引出结构，使得MOSFET芯片内部所有沟槽的设计宽度可实现一致，从而避免了现有技术中存在的栅极引出结构的沟槽设计宽度更大导致其沟槽刻蚀深度更大从而拉低击穿电压的问题。
附图说明
为了更清楚地说明本申请实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术的MOSFET芯片的平面结构示意图；
图2为本申请的实施例提供的一种半导体芯片的制造方法的示意流程图；
图3为本申请实施例的制造方法的步骤S101对应的结构示意图；
图4为本申请实施例的制造方法的步骤S102对应的结构示意图；
图5为本申请实施例的制造方法的步骤S103对应的结构示意图；
图6为本申请实施例的制造方法的步骤S104对应的一个截面结构示意图；
图7为本申请实施例的制造方法的步骤S104对应的另一截面结构示意图；
图8为本申请实施例的制造方法的步骤S105对应的一个截面结构示意图；
图9为本申请实施例的制造方法的步骤S105对应的另一截面结构示意图；
图10为本申请实施例的制造方法的步骤S106对应的一个截面结构示意图；
图11为本申请实施例的制造方法的步骤S106对应的另一截面结构示意图；
图12为本申请实施例的制造方法的步骤S107对应的一个截面结构示意图；
图13为本申请实施例的制造方法的步骤S107对应的另一截面结构示意图；
图14为本申请实施例的制造方法的步骤S108对应的一个截面结构示意图；
图15为本申请实施例的制造方法的步骤S108对应的另一截面结构示意图；
图16为本申请实施例的MOSFET芯片部分平面结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
附图中所示的流程图仅是示例说明，不是必须包括所有的内容和操作/步骤，也不是必须按所描述的顺序执行。例如，有的操作/步骤还可以分解、组合或部分合并，因此实际执行的顺序有可能根据实际情况改变。
参阅图2，图2是本申请的实施例提供的一种半导体芯片的制造方法的示意流程图，该半导体芯片为MOSFET芯片，其包括步骤S101至步骤S108。
S101、在第一导电类型的衬底表面生长外延层。
具体地，如图3所示，在第一导电类型的衬底1表面形成外延层2，外延层的导电类型与衬底1的导电类型相同。
S102、在外延层之中形成沟槽，在沟槽表面生长氧化层。
具体地，如图4所示，在外延层之中形成沟槽3，在沟槽表面生长氧化层4，氧化层即为MOSFET芯片的栅氧化层。
S103、淀积多晶硅5。如图5所示。
S104、去除第一设定区域和第二设定区域的沟槽之外的多晶硅5。
具体地，如图6和图7所示，采用光刻、刻蚀的工艺方法去除第二设定区域的沟槽之外的多晶硅5，并去除第一设定区域的部分多晶硅5，以在第一设定区域形成多个间隔设置的多晶硅5，保留第三设定区域的沟槽内外的多晶硅5。本实施例中的第一设定区域为MOSFET芯片的保护环，MOSFET芯片的保护环包括多个间隔设置的封闭环。第二设定区域为MOSFET芯片的元胞区，其设置在所述MOSFET芯片的中部位置处。第三设定区域为MOSFET芯片的栅极引出结构，第三设定区域只要能够贯穿所有的沟槽即可，至于第三设定区域的具体位置，可以设置在中间位置（如图16所示，沟槽的数量为三条，第三设定区域贯穿了三条沟槽，并且第三设定区域设置在沟槽的中间位置处），第三设定区域也可以设置在两端位置处。第一设定区域设置在第二设定区域和第三设定区域外部。其中第二设定区域的沟槽内的多晶硅即为MOSFET的栅（多晶硅栅）。
S105、在第一设定区域和第二设定区域形成第二导电类型的扩散区6。
具体地，如图8、图9和图16所示，采用离子注入、退火的工艺方法，在所述第一设定区域和所述第二设定区域形成第二导电类型的扩散区6；所述第三设定区域，因为多晶硅的掩蔽而不会被注入形成扩散区（图8和9分别为沿AA线和BB线两个截面的剖面示意图。所述第一设定区域的第二导电类型的扩散区6即为MOSFET的场限环，所述第二设定区域的第二导电类型的扩散区6即为MOSFET的体区。因所述第一设定区域为若干各间隔一定距离的封闭环，第二导电类型的离子被注入至环形多晶硅5的间隔区域，在退火工艺中，第二导电类型的离子产生纵向热扩散和横向热扩散，形成边界为圆弧状的第二导电类型的扩散区。
S106、在第二设定区域形成第一导电类型的掺杂区7。
具体地，如图10、图11和图16所示，采用光刻、离子注入、退火的工艺方法，在所述第二设定区域形成第一导电类型的掺杂区7（图10和11分别为沿AA线和BB线两个截面的剖面示意图，其中图10与图8是完全相同的）。第二设定区域的第一导电类型的掺杂区7即为MOSFET的源区。
S107、淀积介质层，在第二设定区域和第三设定区域形成接触孔。
具体地，如图12、图13和图16所示，淀积介质层8；采用光刻、刻蚀的工艺方法，在所述第二设定区域和第三设定区域形成接触孔9（图12和13分别为沿AA线和BB线两个截面的剖面示意图）。第二设定区域的接触孔即为源区接触孔，第三设定区域的接触孔即为多晶硅栅接触孔，后者为栅极引出结构的重要组成。
S108、形成金属电极和钝化保护层。
具体地，请参照图14和图15所示，连接源区接触孔的金属10.1即为源极金属，连接多晶硅栅接触孔的金属10.2即为栅极金属。这些工艺都为常规的工艺，在此不做赘述。
本申请采用与现有技术不同的制造方法，从而实现与现有技术不同的栅极引出结构，使得MOSFET芯片内部所有沟槽的设计宽度可实现一致，从而避免了现有技术中存在的栅极引出结构的沟槽设计宽度更大导致其沟槽刻蚀深度更大从而拉低击穿电压的问题。另一方面，本发明制造方法中在形成若干个间隔一定距离的封闭的环形多晶硅之后，采用离子注入、退火工艺形成边界为圆弧状的扩散区作为MOSFET芯片的场限环，这种场限环不需要采用沟槽隔断，因此比现有技术中的场限环的耐压更高，从而提高MOSFET的击穿电压。
在一个可选的实施例中，第一导电类型为N型，第二导电类型为P型；或所述第一导电类型为P型，所述第二导电类型为N型。
在一个可选的实施例中，淀积多晶硅的工艺厚度为600-1500nm。
请参照图14-图16所示，本申请还保护一种半导体芯片。该半导体芯片为MOSFET芯片，其包括第一导电类型衬底1、外延层2、沟槽3、栅氧化层4、多晶硅5、第二导电类型扩散区6、第一导电类型掺杂区7和介质层8。外延层设置在第一导电类型衬底的上表面；沟槽的数量为多条，从外延层的上表面向下凹陷，栅氧化层设置在沟槽的内壁上；多晶硅5包括沟槽多晶硅部5.1、栅极部5.2和间隔设置的多个闭环部5.3，闭环部5.3设置在沟槽部的外部，沟槽多晶硅部设置在沟槽内，栅极部设置在沟槽上层的中部位置处；介质层设置在多晶硅上部和闭环部之间。第二导电类型扩散区设置在外延层上表面中与闭环部之间的间隔对应的位置处；第一导电类型掺杂区设置在所述外延层上表面中与沟槽之间的体区处对应的位置处。
本实施例中，芯片为矩形结构，沟槽与芯片的长边平行，其数量为三条，三条沟槽间隔设置。栅氧化层设置在沟槽的内表面上。闭环部5.3的可以设置有三条间隔设置有方形闭环，最外部的闭环部与芯片的边框对齐。沟槽多晶硅部5.1设置在沟槽内，栅极部5.2设置在沟槽上方，并且栅极部仅设置在沟槽中部位置的上方。闭环部之间也形成有闭环空间，这些闭环空间为芯片的保护环，介质层设置在闭环部之间的保护环内和多晶硅上表面。第二导电类型扩散区6设置在外延层上表面中与闭环部之间的间隔对应的位置处以及衬底上表面与三条沟槽之间的间隔对应的位置处，并且第二导电类型扩散区也为方形闭环结构，闭环部之间的间隔附近的第二导电类型扩散区即为芯片的场限环；三条沟槽之间的间隔附近的第二导电类型扩散区即为芯片的体区。第一导电类型掺杂区7设置在外延层上表面中与沟槽之间的体区处对应的位置处，即第一导电类型掺杂区设置在三条沟槽长度方向的两端位置处，而这两处位置又为体区的位置，因此第一导电类型掺杂区在芯片体区的上方。第一导电类型掺杂区即为芯片的源区。芯片还包括金属电极，连接源区的金属10.1为源极金属、连接多晶硅的栅极部的金属10.2为栅极金属。
在一个可选的实施例中，第一导电类型衬底为N型衬底，第二导电类型扩散区为P型扩散区,第一导电类型掺杂区为N型掺杂区；或第一导电类型衬底为P型衬底，第二导电类型扩散区为N型扩散区，第一导电类型掺杂区为P型掺杂区。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (8)

1.一种半导体芯片的制造方法，其特征在于，包括：
在第一导电类型的衬底表面生长外延层；
在外延层之中形成宽度一致的沟槽，在沟槽和外延层的表面生长氧化层；
淀积多晶硅；
去除第二设定区域的沟槽之外的多晶硅，并去除第一设定区域的部分多晶硅，以在第一设定区域形成多个间隔设置的多晶硅，保留第三设定区域的沟槽内外的多晶硅；
在第一设定区域和第二设定区域形成第二导电类型的扩散区；
在第二设定区域形成第一导电类型的掺杂区；
淀积介质层，在第二设定区域和第三设定区域形成接触孔；
形成金属电极和钝化保护层；
其中第一设定区域为MOSFET芯片的保护环，其包括多个间隔设置的封闭环，多个所述封闭环由所述多个间隔设置的多晶硅组成；第二设定区域为MOSFET芯片的元胞区，其设置在所述MOSFET芯片的中部位置处；所述第三设定区域为MOSFET芯片的栅极引出结构，所述第一设定区域设置在所述第二设定区域和所述第三设定区域外部；所述接触孔与所述第二设定区域和所述第三设定区域中的沟槽错位设置。
2.根据权利要求1所述的半导体芯片的制造方法，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型；或所述第一导电类型为P型，所述第二导电类型为N型。
3.根据权利要求1所述的半导体芯片的制造方法，其特征在于，所述淀积多晶硅的工艺厚度为600-1500nm。
4.根据权利要求1所述的半导体芯片的制造方法，其特征在于，在所述去除第一设定区域和第二设定区域的沟槽之外的多晶硅中，采用光刻、刻蚀的工艺方法去除多晶硅。
5.根据权利要求1所述的半导体芯片的制造方法，其特征在于，在所述在第一设定区域和第二设定区域形成第二导电类型的扩散区中，通过采用离子注入、退火的工艺方法形成第二导电类型的扩散区。
6.根据权利要求1所述的半导体芯片的制造方法，其特征在于，在第二设定区域形成第一导电类型的掺杂区中，采用光刻、离子注入、退火的工艺方法形成第一导电类型的掺杂区。
7.一种采用了如权利要求1-6 任一项所述半导体芯片的制造方法制成的半导体芯片，其特征在于，包括：第一导电类型衬底、外延层、沟槽、栅氧化层、多晶硅、第二导电类型扩散区、第一导电类型掺杂区和介质层；所述外延层设置在所述第一导电类型衬底的上表面；所述沟槽的数量为多条，从所述外延层的上表面向下凹陷，所述栅氧化层设置在所述沟槽的内壁上；所述多晶硅包括沟槽多晶硅部、栅极部和间隔设置的多个闭环部，所述闭环部设置在所述沟槽部的外部，所述沟槽多晶硅部设置在所述沟槽内，所述栅极部设置在所述沟槽上层的中部位置处；所述介质层设置在所述多晶硅上部和闭环部之间；第二导电类型扩散区设置在外延层上表面中与闭环部之间的间隔对应的位置处；所述第一导电类型掺杂区设置在所述外延层上表面中与沟槽之间的体区处对应的位置处。
8.根据权利要求7所述的半导体芯片，其特征在于，所述第一导电类型衬底为N型衬底，所述第二导电类型扩散区为P型扩散区,所述第一导电类型掺杂区为N型掺杂区；或所述第一导电类型衬底为P型衬底，所述第二导电类型扩散区为N型扩散区，所述第一导电类型掺杂区为P型掺杂区。
CN202011268744.3A 2020-11-13 2020-11-13 一种半导体芯片的制造方法和半导体芯片 Active CN112382571B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011268744.3A CN112382571B (zh) 2020-11-13 2020-11-13 一种半导体芯片的制造方法和半导体芯片

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011268744.3A CN112382571B (zh) 2020-11-13 2020-11-13 一种半导体芯片的制造方法和半导体芯片

Publications (2)

Publication Number Publication Date
CN112382571A CN112382571A (zh) 2021-02-19
CN112382571B true CN112382571B (zh) 2022-03-15

Family

ID=74582189

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011268744.3A Active CN112382571B (zh) 2020-11-13 2020-11-13 一种半导体芯片的制造方法和半导体芯片

Country Status (1)

Country Link
CN (1) CN112382571B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116404002B (zh) * 2023-04-01 2023-12-01 深圳市美浦森半导体有限公司 一种半导体芯片的制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101777556A (zh) * 2010-01-15 2010-07-14 无锡新洁能功率半导体有限公司 一种沟槽型大功率mos器件及其制造方法
CN105470307A (zh) * 2015-12-22 2016-04-06 上海华虹宏力半导体制造有限公司 沟槽栅功率晶体管及其制造方法
CN109148588A (zh) * 2018-08-28 2019-01-04 上海华虹宏力半导体制造有限公司 沟槽栅mosfet及制造方法
CN109244123A (zh) * 2018-09-21 2019-01-18 无锡新洁能股份有限公司 耗尽型mosfet器件及其制造方法
CN111128853A (zh) * 2019-12-27 2020-05-08 华虹半导体(无锡)有限公司 沟槽的集成结构及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7948029B2 (en) * 2005-02-11 2011-05-24 Alpha And Omega Semiconductor Incorporated MOS device with varying trench depth
US7449354B2 (en) * 2006-01-05 2008-11-11 Fairchild Semiconductor Corporation Trench-gated FET for power device with active gate trenches and gate runner trench utilizing one-mask etch

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101777556A (zh) * 2010-01-15 2010-07-14 无锡新洁能功率半导体有限公司 一种沟槽型大功率mos器件及其制造方法
CN105470307A (zh) * 2015-12-22 2016-04-06 上海华虹宏力半导体制造有限公司 沟槽栅功率晶体管及其制造方法
CN109148588A (zh) * 2018-08-28 2019-01-04 上海华虹宏力半导体制造有限公司 沟槽栅mosfet及制造方法
CN109244123A (zh) * 2018-09-21 2019-01-18 无锡新洁能股份有限公司 耗尽型mosfet器件及其制造方法
CN111128853A (zh) * 2019-12-27 2020-05-08 华虹半导体(无锡)有限公司 沟槽的集成结构及其制造方法

Also Published As

Publication number Publication date
CN112382571A (zh) 2021-02-19

Similar Documents

Publication Publication Date Title
US10236372B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
US7649223B2 (en) Semiconductor device having superjunction structure and method for manufacturing the same
US6621107B2 (en) Trench DMOS transistor with embedded trench schottky rectifier
TWI441340B (zh) 無需利用附加遮罩來製造的積體有肖特基二極體的平面ｍｏｓｆｅｔ及其佈局方法
KR102414729B1 (ko) 고전압 mosfet 장치 및 상기 장치의 제조방법
US20140175459A1 (en) Silicon carbide semiconductor device and method for manufacturing the same
EP0557253A2 (en) VDMOS transistor with improved breakdown characteristics
KR19990045294A (ko) 전계 효과 트랜지스터 및 그 제조 방법
US11139376B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
CN108682624B (zh) 一种具有复合栅的igbt芯片制作方法
CN112382571B (zh) 一种半导体芯片的制造方法和半导体芯片
JP4764003B2 (ja) 半導体装置
KR20060101262A (ko) 반도체 장치 및 그 제조 방법
JP4550182B2 (ja) 高密度ｍｏｓ技術パワーデバイス構造
US9837320B2 (en) MOSFET devices with asymmetric structural configurations introducing different electrical characteristics
CN211017082U (zh) 一种超结型mosfet器件
CN115020240A (zh) 一种低压超结沟槽mos器件的制备方法及结构
CN114530504A (zh) 一种高阈值SiC MOSFET器件及其制造方法
CN109148557B (zh) 超结器件及其制造方法
CN114005789A (zh) 一种屏蔽栅沟槽mosfet的制作方法
CN112635330A (zh) Ldmos器件制作方法、ldmos器件和终端设备
CN112750897A (zh) 沟槽型场效应晶体管结构及其制备方法
KR20150052390A (ko) 반도체 소자 및 그 제조방법
CN109148556B (zh) 超结器件及其制造方法
CN113053999B (zh) 金属氧化物半导体晶体管及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant