CN111128853A - 沟槽的集成结构及其制造方法 - Google Patents

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Abstract

本发明公开了一种沟槽的集成结构，在半导体衬底上同时集成有宽度差异较大的第一沟槽和第二沟槽；在版图结构上，第二沟槽分成第一子沟槽和第二子沟槽以及间隔区域；第一和第二子沟槽和第一沟槽的宽度差异较小，各向异性沟槽刻蚀工艺后第一沟槽、所述第一子沟槽和所述第二子沟槽的深度差异满足要求值；间隔区域通过各向同性的各向异性沟槽刻蚀工艺被去除使第一和第二子沟槽在宽度方向上打通并形成第二沟槽。本发明还公开了一种沟槽的集成结构的制造方法。本发明能消除宽度差异较大的沟槽在各向异性刻蚀工艺后深度会差别较大的缺陷，使不同宽度的沟槽的深度差异变小或无差异，应用于沟槽栅半导体器件时，能提高器件的击穿电压或降低器件的比导通电阻。

Description

沟槽的集成结构及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种沟槽的集成结构；本发明还涉及一种沟槽的集成结构的制造方法。
背景技术
沟槽(Trench)也即沟槽栅MOSFET的栅极结构形成于沟槽中，沟槽栅MOSFET通常包括多个并联的单元(Cell)结构，各单元结构形成于器件单元区中。如图1A所示，是现有沟槽栅MOSFET的衬垫版图；衬垫由最顶层正面金属层形成，用于和外部电路连接。图1A中包括了源极衬垫102和栅极衬垫101。
如图1B所示，是图1A中虚线框103处的器件单元区和器件单元区外部的栅引出区的版图；可以看出，在器件单元区中包括了多个呈条形的沟槽2a，沟槽2a之间的由所述半导体衬底如硅衬底1形成的有源区中形成有体区，在体区表面形成有源区。源区和体区通过顶部的接触孔3a引出并通过一层或多层正面金属层最终连接到源极衬垫102。
为了节约器件单元区的面积，在沟槽2a中的多晶硅栅5的顶部通常不形成接触孔，这样能提高沟道密度，降低导通电阻。
通常，在器件单元区外部会设置栅引出区，在栅引出区中形成有沟槽2b，在沟槽2a和2b之间还包括连通在一起的总线沟槽2c，通常沟槽2b的宽度会较大并会在沟槽2b的多晶硅栅5的顶部形成接触孔3b并通过一层或多层正面金属层最终连接到栅极衬垫101。
现有技术中，沟槽2a、2b和2c通常是在采用按照版图定义的光刻版进行光刻定义之后采用刻蚀工艺同时形成，沟槽2a、2b和2c的版图如图1B所示，刻蚀后将光刻版中的图形结构转移到半导体衬底1中，如图2A所示，是现有沟槽栅MOSFET中沟槽对应的俯视面结构图，图2A中，虚线AA左侧为器件单元区，右侧为器件单元区外的栅引出区，可以看出，沟槽2b的宽度会大于沟槽2b的宽度。但是由于各向异性沟槽刻蚀工艺具有负载效应，也即沟槽的宽度不同时，各向异性沟槽刻蚀的深度也会不同，宽度较大的沟槽对应的刻蚀深度也较大。如图2B所示，是现有沟槽栅MOSFET的沟槽中填充了多晶硅栅后的剖面结构图，可以看出，在沟槽2a和2b的内侧表面形成有栅介质层如栅氧化层4并填充有多晶硅栅5，沟槽2b和2b的深度差达d1。
沟槽2b比沟槽2a的深度大后，会造成器件的击穿电压(BV)下降。故现有方法中，不能使沟槽2b和2a的宽度差别较大，而由于沟槽2b的顶部需要形成接触孔3b，考虑到接触孔3b的大小和光刻对准的要求，使得沟槽2b的尺寸需要保持较大值，而在沟槽2b需要保持较大值时，由于沟槽2a和2b的宽度差别不能太大，故沟槽2a的宽度缩小受到限制，最后会使器件的比导通电阻(Ronsp)的降低受到限制。
发明内容
本发明所要解决的技术问题是提供一种沟槽的集成结构，能消除宽度差异较大的沟槽在各向异性刻蚀工艺后深度会差别较大的缺陷，使不同宽度的沟槽的深度差异变小或无差异。为此，本发明还提供一种沟槽的集成结构的制造方法。
为解决上述技术问题，本发明提供的沟槽的集成结构中，在同一半导体衬底上同时集成有第一沟槽和第二沟槽，所述第二沟槽的宽度大于所述第一沟槽的宽度，所述第二沟槽和所述第一沟槽的宽度差异较大使所述第二沟槽和所述第一沟槽同时采用各向异性沟槽刻蚀工艺形成时深度的差异大于要求值。
所述第一沟槽和所述第二沟槽通过版图定义，在所述版图结构上，所述第二沟槽分成第一子沟槽和第二子沟槽以及位于所述第一子沟槽和所述第二子沟槽之间的间隔区域。
所述第一子沟槽和所述第一沟槽的宽度差异较小使所述第一子沟槽和所述第一沟槽同时采用各向异性沟槽刻蚀工艺形成时深度的差异小于要求值；所述第二子沟槽和所述第一沟槽的宽度差异较小使所述第二子沟槽和所述第一沟槽同时采用各向异性沟槽刻蚀工艺形成时深度的差异小于要求值。
在所述半导体衬底上，所述第一沟槽、所述第一子沟槽和所述第二子沟槽采用相同的各向异性沟槽刻蚀工艺形成并使所述第一沟槽、所述第一子沟槽和所述第二子沟槽的深度差异满足要求值。
所述第一子沟槽和所述第二子沟槽之间的间隔区域通过各向同性沟槽刻蚀工艺被去除，各向同性沟槽刻蚀后的所述第一子沟槽和所述第二子沟槽在宽度方向上打通并形成一个呈整体结构的所述第二沟槽，所述第二沟槽和所述第一沟槽的深度差由所述第一子沟槽以及所述第二子沟槽和所述第一沟槽之间在相同的各向异性沟槽刻蚀工艺下的深度差确定，消除了所述第二沟槽和所述第一沟槽之间的较大的宽度差在同时进行各向异性沟槽刻蚀工艺时产生的较大深度差。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，所述第一沟槽为位于器件单元区内的沟槽栅半导体器件的栅极沟槽，所述第二沟槽为位于器件单元区外的栅引出沟槽。
所述第一沟槽和所述第二沟槽相连通。
进一步的改进是，所述第一沟槽的内侧表面形成有栅介质层，在所述第一沟槽中填充有多晶硅栅；在所述第二沟槽的内侧表面也形成有所述栅介质层以及填充有所述多晶硅栅。
所述第一沟槽和所述第二沟槽中的所述多晶硅栅相连接，在所述第二沟槽的所述多晶硅栅的顶部形成有栅极接触孔并通过所述栅极接触孔连接到由正面金属层组成的栅极。
进一步的改进是，在所述器件单元区中，各所述第一沟槽都为条形结构且各所述第一沟槽平行排列。
各所述第一沟槽之间的所述有源区中形成有第二导电类型掺杂的体区，在所述体区表面形成有第二导电类型重掺杂的源区。
在各所述源区的顶部形成有源极接触孔，所述源极接触孔的底部同时和对应的所述源区和所述体区接触，所述源极接触孔的顶部连接到由正面金属层组成的源极。
进一步的改进是，所述第一子沟槽、所述第二子沟槽和所述第一沟槽的宽度相等。
进一步的改进是，还包括总线沟槽，所述总线沟槽呈条形结构并和所述第一沟槽垂直，所述第二沟槽也呈条形结构且和所述第一沟槽平行，各所述第一沟槽都连接到所述总线沟槽，各所述第二沟槽也都连接到所述总线沟槽；所述总线沟槽中也形成有所述栅介质层和所述多晶硅栅。
为解决上述技术问题，本发明提供的沟槽的集成结构的制造方法包括如下步骤：
步骤一、在版图结构上定义出第一沟槽和第二沟槽的形成区域，所述第二沟槽的宽度大于所述第一沟槽的宽度，所述第二沟槽和所述第一沟槽的宽度差异较大使所述第二沟槽和所述第一沟槽同时采用各向异性沟槽刻蚀工艺形成时深度的差异大于要求值。
在所述版图结构上，所述第二沟槽分成第一子沟槽和第二子沟槽以及位于所述第一子沟槽和所述第二子沟槽之间的间隔区域。
所述第一子沟槽和所述第一沟槽的宽度差异较小使所述第一子沟槽和所述第一沟槽同时采用各向异性沟槽刻蚀工艺形成时深度的差异小于要求值；所述第二子沟槽和所述第一沟槽的宽度差异较小使所述第二子沟槽和所述第一沟槽同时采用各向异性沟槽刻蚀工艺形成时深度的差异小于要求值。
步骤二、根据所述版图结构的定义，进行各向异性沟槽刻蚀工艺在半导体衬底上同时形成所述第一沟槽、所述第一子沟槽和所述第二子沟槽。
步骤三、进行各向同性沟槽刻蚀工艺，所述各向同性沟槽刻蚀工艺在对所述第一沟槽、所述第一子沟槽和所述第二子沟槽进行各向异性沟槽刻蚀的同时将所述第一子沟槽和所述第二子沟槽之间的间隔区域的半导体材料去除，所述各向同性沟槽刻蚀后的所述第一子沟槽和所述第二子沟槽在宽度方向上打通并形成一个呈整体结构的所述第二沟槽，所述第二沟槽和所述第一沟槽的深度差由所述第一子沟槽以及所述第二子沟槽和所述第一沟槽之间在相同的各向异性沟槽刻蚀工艺下的深度差确定，消除了所述第二沟槽和所述第一沟槽之间的较大的宽度差在同时进行各向异性沟槽刻蚀工艺时产生的较大深度差。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，所述第一沟槽为位于器件单元区内的沟槽栅半导体器件的栅极沟槽，所述第二沟槽为位于器件单元区外的栅引出沟槽。
所述第一沟槽和所述第二沟槽相连通。
进一步的改进是，步骤三之后，还包括步骤：
形成栅介质层，所述栅介质层同时形成在所述第一沟槽和所述第二沟槽的内侧表面。
填充多晶硅栅，所述多晶硅栅同时填充在所述第一沟槽和所述第二沟槽中。
进一步的改进是，还包括步骤：
形成第二导电类型掺杂的体区，在所述器件单元区中，各所述第一沟槽都为条形结构且各所述第一沟槽平行排列，所述体区形成在各所述第一沟槽之间的所述有源区中。
在所述体区表面形成第二导电类型重掺杂的源区。
形成层间膜，接触孔和正面金属层，对所述正面金属层进行图形化形成栅极和源极；所述接触孔包括栅极接触孔和源极接触孔；在各所述源区的顶部形成有所述源极接触孔，所述源极接触孔的底部同时和对应的所述源区和所述体区接触，所述源极接触孔的顶部连接到所述源极；所述第一沟槽和所述第二沟槽中的所述多晶硅栅相连接，所述栅极接触孔位于所述第二沟槽的所述多晶硅栅的顶部，所述栅极接触孔的底部连接所述多晶硅栅以及顶部连接所述栅极。
进一步的改进是，所述第一子沟槽、所述第二子沟槽和所述第一沟槽的宽度相等。
进一步的改进是，还包括形成总线沟槽的步骤，所述总线沟槽在步骤一和步骤三中同时形成，所述总线沟槽呈条形结构并和所述第一沟槽垂直，所述第二沟槽也呈条形结构且和所述第一沟槽平行，各所述第一沟槽都连接到所述总线沟槽，各所述第二沟槽也都连接到所述总线沟槽。
所述总线沟槽中也形成有所述栅介质层和所述多晶硅栅。
进一步的改进是，所述沟槽栅半导体器件为沟槽栅MOSFET，还包括在所述半导体衬底背面形成第一导电类型重掺杂的漏区以及在所述漏区背面形成有背面金属层组成的漏极的步骤。
本发明对集成在同一半导体衬底上宽度差异较大即不满足各向异性沟槽刻蚀工艺的负载要求值的第一沟槽和第二沟槽中较大的第二沟槽的版图结构进行了特别设置，第二沟槽的版图并不是按照第二沟槽本来的宽度来设置，而是将第二沟槽差分成两个具有较小间隔区域的子沟槽即第一子沟槽和第二子沟槽，使得第一子沟槽和第二子沟槽的宽度和第一沟槽的宽度差异变小且宽度差异使得经过各向异性沟槽刻蚀后使第一子沟槽和第二子沟槽的深度和第一沟槽的深度的差异减少到要求值，最佳的状态为使第一子沟槽和第二子沟槽的深度和第一沟槽的深度相等；通过各向同性沟槽刻蚀工艺之后能使第一子沟槽和第二子沟槽之间的间隔区域去除并连通形成呈整体结构的第二沟槽，故第二沟槽的深度完全由第一子沟槽和第二子沟槽的深度确定，与第一沟槽和第二沟槽之间的宽度差异无关，也即本发明消除了现有技术中同时形成较宽的第二沟槽和较窄的第一沟槽时，第二沟槽的深度会比第一沟槽的深度大很多即大于要求值的缺陷，而最后能使得较宽的第二沟槽和较窄的第一沟槽的深度相等或趋于相等。
本发明应用于沟槽栅半导体器件如沟槽栅MOSFET时，将使器件单元区中的第一沟槽和栅引出区中的第二沟槽的深度保持一致，故能防止第二沟槽的深度由于宽度的增加而增加，并从而能防止第二沟槽的深度对器件的击穿电压产生降低的不利影响，从而能提高器件的击穿电压。
由于本发明中第二沟槽的宽度在保持较大值时第一沟槽的宽度能得到进一步的减少，故器件的沟槽栅密度能得到进一步的增加，沟道密度能增加，器件的比导通电阻能降低。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1A是现有沟槽栅MOSFET的衬垫版图；
图1B是图1A中虚线框103处的器件单元区和器件单元区外部的栅引出区的版图；
图2A是现有沟槽栅MOSFET中沟槽对应的俯视面结构图；
图2B是现有沟槽栅MOSFET的沟槽中填充了多晶硅栅后的剖面结构图；
图3是本发明实施例沟槽的集成结构的沟槽对应的俯视面结构图；
图4是本发明实施例沟槽的集成结构的沟槽在各向同性沟槽刻蚀后的俯视面结构图；
图5A是本发明实施例沟槽的集成结构的器件单元区中第一沟槽在各向同性沟槽刻蚀前后的剖面比较图；
图5B是本发明实施例沟槽的集成结构的器件单元区中第二沟槽在各向同性沟槽刻蚀前后的剖面比较图。
具体实施方式
如图3所示，是本发明实施例沟槽的集成结构的沟槽对应的俯视面结构图；图3中，虚线AA左侧为器件单元区，右侧为器件单元区外的栅引出区；如图4所示，是本发明实施例沟槽的集成结构的沟槽在各向同性沟槽刻蚀后的俯视面结构图；本发明实施例沟槽的集成结构中，在同一半导体衬底201上同时集成有第一沟槽202a和第二沟槽202b，所述第二沟槽202b的宽度大于所述第一沟槽202a的宽度，所述第二沟槽202b和所述第一沟槽202a的宽度差异较大使所述第二沟槽202b和所述第一沟槽202a同时采用各向异性沟槽刻蚀工艺形成时深度的差异大于要求值，这种不同宽度的沟槽对应的深度不同是由于各向异性沟槽刻蚀的负载效应造成的。
所述第一沟槽202a和所述第二沟槽202b通过版图定义，在所述版图结构上，所述第二沟槽202b分成第一子沟槽202b1和第二子沟槽202b2以及位于所述第一子沟槽202b1和所述第二子沟槽202b2之间的间隔区域201a。
所述第一子沟槽202b1和所述第一沟槽202a的宽度差异较小使所述第一子沟槽202b1和所述第一沟槽202a同时采用各向异性沟槽刻蚀工艺形成时深度的差异小于要求值；所述第二子沟槽202b2和所述第一沟槽202a的宽度差异较小使所述第二子沟槽202b2和所述第一沟槽202a同时采用各向异性沟槽刻蚀工艺形成时深度的差异小于要求值。
所述第一子沟槽202b1和所述第二子沟槽202b2之间的间隔区域201a通过各向同性沟槽刻蚀工艺被去除，各向同性沟槽刻蚀后的所述第一子沟槽202b1和所述第二子沟槽202b2在宽度方向上打通并形成一个呈整体结构的所述第二沟槽202b，所述第二沟槽202b和所述第一沟槽202a的深度差由所述第一子沟槽202b1以及所述第二子沟槽202b2和所述第一沟槽202a之间的的各向异性沟槽刻蚀工艺下的深度差确定，消除了所述第二沟槽202b和所述第一沟槽202a之间的较大的宽度差在同时进行各向异性沟槽刻蚀工艺时产生的较大深度差。
为了更清楚的描述各向同性沟槽刻蚀工艺的作用，现做如下说明：
如图5A所示，标记301对应的结构图为各向同性沟槽刻蚀前第一沟槽202a的剖面结构，标记302对应的结构图为各向同性沟槽刻蚀前第一沟槽202a的剖面结构，将结构图301中的第一沟槽202a的两侧面通过虚线向下延伸可以看出，结构图302中的第一沟槽202a的宽度会增加。
如图5B所示，标记303对应的结构图为各向同性沟槽刻蚀前第二沟槽的剖面结构，标记304对应的结构图为各向同性沟槽刻蚀前第二沟槽202b的剖面结构，结构图303中，第二沟槽202b还未连通，而是由第一子沟槽202b1、间隔区域201a和第二子沟槽202b2组成；在各向同性沟槽刻蚀后的结构图304中，第一子沟槽202b1和第二子沟槽202b2的侧面都会被横向扩大，中间的间隔区域201a被去除，第一子沟槽202b1和第二子沟槽202b2会连接形成一个整体的第二沟槽202b。
本发明实施例中，所述半导体衬底201为硅衬底。所述第一沟槽202a为位于器件单元区内的沟槽栅半导体器件的栅极沟槽，所述第二沟槽202b为位于器件单元区外的栅引出沟槽。
所述第一沟槽202a和所述第二沟槽202b相连通。
所述第一沟槽202a的内侧表面形成有栅介质层，在所述第一沟槽202a中填充有多晶硅栅；在所述第二沟槽202b的内侧表面也形成有所述栅介质层以及填充有所述多晶硅栅。
所述第一沟槽202a和所述第二沟槽202b中的所述多晶硅栅相连接，在所述第二沟槽202b的所述多晶硅栅的顶部形成有栅极接触孔并通过所述栅极接触孔连接到由正面金属层组成的栅极。
在所述器件单元区中，各所述第一沟槽202a都为条形结构且各所述第一沟槽202a平行排列。所述第一子沟槽202b1、所述第二子沟槽202b2和所述第一沟槽202a的宽度相等。还包括总线沟槽202c，所述总线沟槽202c呈条形结构并和所述第一沟槽202a垂直，所述第二沟槽202b也呈条形结构且和所述第一沟槽202a平行，各所述第一沟槽202a都连接到所述总线沟槽202c，各所述第二沟槽202b也都连接到所述总线沟槽202c；所述总线沟槽202c中也形成有所述栅介质层和所述多晶硅栅。
各所述第一沟槽202a之间的所述有源区中形成有第二导电类型掺杂的体区，在所述体区表面形成有第二导电类型重掺杂的源区。
在各所述源区的顶部形成有源极接触孔，所述源极接触孔的底部同时和对应的所述源区和所述体区接触，所述源极接触孔的顶部连接到由正面金属层组成的源极。
本发明实施例对集成在同一半导体衬底201上宽度差异较大即不满足各向异性沟槽刻蚀工艺的负载要求值的第一沟槽202a和第二沟槽202b中较大的第二沟槽202b的版图结构进行了特别设置，第二沟槽202b的版图并不是按照第二沟槽202b本来的宽度来设置，而是将第二沟槽202b差分成两个具有较小间隔区域的子沟槽即第一子沟槽202b1和第二子沟槽202b2，使得第一子沟槽202b1和第二子沟槽202b2的宽度和第一沟槽202a的宽度差异变小且宽度差异使得经过各向异性沟槽刻蚀后使第一子沟槽202b1和第二子沟槽202b2的深度和第一沟槽202a的深度的差异减少到要求值，最佳的状态为使第一子沟槽202b1和第二子沟槽202b2的深度和第一沟槽202a的深度相等；通过各向同性沟槽刻蚀工艺之后能使第一子沟槽202b1和第二子沟槽202b2之间的间隔区域去除并连通形成呈整体结构的第二沟槽202b，故第二沟槽202b的深度完全由第一子沟槽202b1和第二子沟槽202b2的深度确定，与第一沟槽202a和第二沟槽202b之间的宽度差异无关，也即本发明实施例消除了现有技术中同时形成较宽的第二沟槽202b和较窄的第一沟槽202a时，第二沟槽202b的深度会比第一沟槽202a的深度大很多即大于要求值的缺陷，而最后能使得较宽的第二沟槽202b和较窄的第一沟槽202a的深度相等或趋于相等。
本发明实施例应用于沟槽栅半导体器件如沟槽栅MOSFET时，将使器件单元区中的第一沟槽202a和栅引出区中的第二沟槽202b的深度保持一致，故能防止第二沟槽202b的深度由于宽度的增加而增加，并从而能防止第二沟槽202b的深度对器件的击穿电压产生降低的不利影响，从而能提高器件的击穿电压。
由于本发明实施例中第二沟槽202b的宽度在保持较大值时第一沟槽202a的宽度能得到进一步的减少，故器件的沟槽栅密度能得到进一步的增加，沟道密度能增加，器件的比导通电阻能降低。
本发明实施例提供的沟槽的集成结构的制造方法包括如下步骤：
步骤一、在版图结构上定义出第一沟槽202a和第二沟槽202b的形成区域，所述第二沟槽202b的宽度大于所述第一沟槽202a的宽度，所述第二沟槽202b和所述第一沟槽202a的宽度差异较大使所述第二沟槽202b和所述第一沟槽202a同时采用各向异性沟槽刻蚀工艺形成时深度的差异大于要求值。
在所述版图结构上，所述第二沟槽202b分成第一子沟槽202b1和第二子沟槽202b2以及位于所述第一子沟槽202b1和所述第二子沟槽202b2之间的间隔区域201a；所述第一子沟槽202b1和所述第一沟槽202a的宽度差异较小使所述第一子沟槽202b1和所述第一沟槽202a同时采用各向异性沟槽刻蚀工艺形成时深度的差异小于要求值；所述第二子沟槽202b2和所述第一沟槽202a的宽度差异较小使所述第二子沟槽202b2和所述第一沟槽202a同时采用各向异性沟槽刻蚀工艺形成时深度的差异小于要求值。
步骤二、根据所述版图结构的定义，进行各向异性沟槽刻蚀工艺在所述半导体衬底201上同时形成所述第一沟槽202a、所述第一子沟槽202b1和所述第二子沟槽202b2。
所述半导体衬底201为硅衬底。
步骤三、进行各向同性沟槽刻蚀工艺，所述各向同性沟槽刻蚀工艺在对所述第一沟槽202a、所述第一子沟槽202b1和所述第二子沟槽202b2进行各向异性沟槽刻蚀的同时将所述第一子沟槽202b1和所述第二子沟槽202b2之间的间隔区域201a的半导体材料去除，各向同性沟槽刻蚀后的所述第一子沟槽202b1和所述第二子沟槽202b2在宽度方向上打通并形成一个呈整体结构的所述第二沟槽202b，所述第二沟槽202b和所述第一沟槽202a的深度差由所述第一子沟槽202b1以及所述第二子沟槽202b2和所述第一沟槽202a之间在相同的各向异性沟槽刻蚀工艺下的深度差确定，消除了所述第二沟槽202b和所述第一沟槽202a之间的较大的宽度差在同时进行各向异性沟槽刻蚀工艺时产生的较大深度差。
本发明实施例方法中，所述第一沟槽202a为位于器件单元区内的沟槽栅半导体器件的栅极沟槽，所述第二沟槽202b为位于器件单元区外的栅引出沟槽。
所述第一沟槽202a和所述第二沟槽202b相连通。
较佳为，所述第一子沟槽202b1、所述第二子沟槽202b2和所述第一沟槽202a的宽度相等。还包括形成总线沟槽202c的步骤，所述总线沟槽202c在步骤一和步骤三中同时形成，所述总线沟槽202c呈条形结构并和所述第一沟槽202a垂直，所述第二沟槽202b也呈条形结构且和所述第一沟槽202a平行，各所述第一沟槽202a都连接到所述总线沟槽202c，各所述第二沟槽202b也都连接到所述总线沟槽202c。
步骤三之后，还包括步骤：
形成栅介质层，所述栅介质层同时形成在所述第一沟槽202a和所述第二沟槽202b的内侧表面。
填充多晶硅栅，所述多晶硅栅同时填充在所述第一沟槽202a和所述第二沟槽202b中。
所述总线沟槽202c中也同时形成所述栅介质层和所述多晶硅栅。
还包括步骤：
形成第二导电类型掺杂的体区，在所述器件单元区中，各所述第一沟槽202a都为条形结构且各所述第一沟槽202a平行排列，所述体区形成在各所述第一沟槽202a之间的所述有源区中。
在所述体区表面形成第二导电类型重掺杂的源区。
形成层间膜，接触孔和正面金属层，对所述正面金属层进行图形化形成栅极和源极；所述接触孔包括栅极接触孔和源极接触孔；在各所述源区的顶部形成有所述源极接触孔，所述源极接触孔的底部同时和对应的所述源区和所述体区接触，所述源极接触孔的顶部连接到所述源极；所述第一沟槽202a和所述第二沟槽202b中的所述多晶硅栅相连接，所述栅极接触孔位于所述第二沟槽202b的所述多晶硅栅的顶部，所述栅极接触孔的底部连接所述多晶硅栅以及顶部连接所述栅极。
所述沟槽栅半导体器件为沟槽栅MOSFET，还包括在所述半导体衬底201背面形成第一导电类型重掺杂的漏区以及在所述漏区背面形成有背面金属层组成的漏极的步骤。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种沟槽的集成结构，其特征在于：在同一半导体衬底上同时集成有第一沟槽和第二沟槽，所述第二沟槽的宽度大于所述第一沟槽的宽度，所述第二沟槽和所述第一沟槽的宽度差异较大使所述第二沟槽和所述第一沟槽同时采用各向异性沟槽刻蚀工艺形成时深度的差异大于要求值；
所述第一沟槽和所述第二沟槽通过版图定义，在所述版图结构上，所述第二沟槽分成第一子沟槽和第二子沟槽以及位于所述第一子沟槽和所述第二子沟槽之间的间隔区域；
所述第一子沟槽和所述第一沟槽的宽度差异较小使所述第一子沟槽和所述第一沟槽同时采用各向异性沟槽刻蚀工艺形成时深度的差异小于要求值；所述第二子沟槽和所述第一沟槽的宽度差异较小使所述第二子沟槽和所述第一沟槽同时采用各向异性沟槽刻蚀工艺形成时深度的差异小于要求值；
在所述半导体衬底上，所述第一沟槽、所述第一子沟槽和所述第二子沟槽采用相同的各向异性沟槽刻蚀工艺形成并使所述第一沟槽、所述第一子沟槽和所述第二子沟槽的深度差异满足要求值；
所述第一子沟槽和所述第二子沟槽之间的间隔区域通过各向同性沟槽刻蚀工艺被去除，各向同性沟槽刻蚀后的所述第一子沟槽和所述第二子沟槽在宽度方向上打通并形成一个呈整体结构的所述第二沟槽，所述第二沟槽和所述第一沟槽的深度差由所述第一子沟槽以及所述第二子沟槽和所述第一沟槽之间在相同的各向异性沟槽刻蚀工艺下的深度差确定，消除了所述第二沟槽和所述第一沟槽之间的较大的宽度差在同时进行各向异性沟槽刻蚀工艺时产生的较大深度差。
2.如权利要求1所述的沟槽的集成结构，其特征在于：所述半导体衬底为硅衬底。
3.如权利要求2所述的沟槽的集成结构，其特征在于：所述第一沟槽为位于器件单元区内的沟槽栅半导体器件的栅极沟槽，所述第二沟槽为位于器件单元区外的栅引出沟槽；
所述第一沟槽和所述第二沟槽相连通。
4.如权利要求3所述的沟槽的集成结构，其特征在于：所述第一沟槽的内侧表面形成有栅介质层，在所述第一沟槽中填充有多晶硅栅；在所述第二沟槽的内侧表面也形成有所述栅介质层以及填充有所述多晶硅栅；
所述第一沟槽和所述第二沟槽中的所述多晶硅栅相连接，在所述第二沟槽的所述多晶硅栅的顶部形成有栅极接触孔并通过所述栅极接触孔连接到由正面金属层组成的栅极。
5.如权利要求4所述的沟槽的集成结构，其特征在于：在所述器件单元区中，各所述第一沟槽都为条形结构且各所述第一沟槽平行排列；
各所述第一沟槽之间的所述有源区中形成有第二导电类型掺杂的体区，在所述体区表面形成有第二导电类型重掺杂的源区；
在各所述源区的顶部形成有源极接触孔，所述源极接触孔的底部同时和对应的所述源区和所述体区接触，所述源极接触孔的顶部连接到由正面金属层组成的源极。
6.如权利要求5所述的沟槽的集成结构，其特征在于：所述第一子沟槽、所述第二子沟槽和所述第一沟槽的宽度相等。
7.如权利要求5所述的沟槽的集成结构，其特征在于：还包括总线沟槽，所述总线沟槽呈条形结构并和所述第一沟槽垂直，所述第二沟槽也呈条形结构且和所述第一沟槽平行，各所述第一沟槽都连接到所述总线沟槽，各所述第二沟槽也都连接到所述总线沟槽；所述总线沟槽中也形成有所述栅介质层和所述多晶硅栅。
8.一种沟槽的集成结构的制造方法，其特征在于，包括如下步骤：
步骤一、在版图结构上定义出第一沟槽和第二沟槽的形成区域，所述第二沟槽的宽度大于所述第一沟槽的宽度，所述第二沟槽和所述第一沟槽的宽度差异较大使所述第二沟槽和所述第一沟槽同时采用各向异性沟槽刻蚀工艺形成时深度的差异大于要求值；
在所述版图结构上，所述第二沟槽分成第一子沟槽和第二子沟槽以及位于所述第一子沟槽和所述第二子沟槽之间的间隔区域；
所述第一子沟槽和所述第一沟槽的宽度差异较小使所述第一子沟槽和所述第一沟槽同时采用各向异性沟槽刻蚀工艺形成时深度的差异小于要求值；所述第二子沟槽和所述第一沟槽的宽度差异较小使所述第二子沟槽和所述第一沟槽同时采用各向异性沟槽刻蚀工艺形成时深度的差异小于要求值；
步骤二、根据所述版图结构的定义，进行各向异性沟槽刻蚀工艺在半导体衬底上同时形成所述第一沟槽、所述第一子沟槽和所述第二子沟槽；
步骤三、进行各向同性沟槽刻蚀工艺，所述各向同性沟槽刻蚀工艺在对所述第一沟槽、所述第一子沟槽和所述第二子沟槽进行各向异性沟槽刻蚀的同时将所述第一子沟槽和所述第二子沟槽之间的间隔区域的半导体材料去除，所述各向同性沟槽刻蚀后的所述第一子沟槽和所述第二子沟槽在宽度方向上打通并形成一个呈整体结构的所述第二沟槽，所述第二沟槽和所述第一沟槽的深度差由所述第一子沟槽以及所述第二子沟槽和所述第一沟槽之间在相同的各向异性沟槽刻蚀工艺下的深度差确定，消除了所述第二沟槽和所述第一沟槽之间的较大的宽度差在同时进行各向异性沟槽刻蚀工艺时产生的较大深度差。
9.如权利要求8所述的沟槽的集成结构的制造方法，其特征在于：所述半导体衬底为硅衬底。
10.如权利要求9所述的沟槽的集成结构的制造方法，其特征在于：所述第一沟槽为位于器件单元区内的沟槽栅半导体器件的栅极沟槽，所述第二沟槽为位于器件单元区外的栅引出沟槽；
所述第一沟槽和所述第二沟槽相连通。
11.如权利要求10所述的沟槽的集成结构的制造方法，其特征在于：步骤三之后，还包括步骤：
形成栅介质层，所述栅介质层同时形成在所述第一沟槽和所述第二沟槽的内侧表面；
填充多晶硅栅，所述多晶硅栅同时填充在所述第一沟槽和所述第二沟槽中。
12.如权利要求11所述的沟槽的集成结构的制造方法，其特征在于，还包括步骤：
形成第二导电类型掺杂的体区，在所述器件单元区中，各所述第一沟槽都为条形结构且各所述第一沟槽平行排列，所述体区形成在各所述第一沟槽之间的所述有源区中；
在所述体区表面形成第二导电类型重掺杂的源区；
形成层间膜，接触孔和正面金属层，对所述正面金属层进行图形化形成栅极和源极；所述接触孔包括栅极接触孔和源极接触孔；在各所述源区的顶部形成有所述源极接触孔，所述源极接触孔的底部同时和对应的所述源区和所述体区接触，所述源极接触孔的顶部连接到所述源极；所述第一沟槽和所述第二沟槽中的所述多晶硅栅相连接，所述栅极接触孔位于所述第二沟槽的所述多晶硅栅的顶部，所述栅极接触孔的底部连接所述多晶硅栅以及顶部连接所述栅极。
13.如权利要求12所述的沟槽的集成结构的制造方法，其特征在于：所述第一子沟槽、所述第二子沟槽和所述第一沟槽的宽度相等。
14.如权利要求12所述的沟槽的集成结构的制造方法，其特征在于：还包括形成总线沟槽的步骤，所述总线沟槽在步骤一和步骤三中同时形成，所述总线沟槽呈条形结构并和所述第一沟槽垂直，所述第二沟槽也呈条形结构且和所述第一沟槽平行，各所述第一沟槽都连接到所述总线沟槽，各所述第二沟槽也都连接到所述总线沟槽；
所述总线沟槽中也形成有所述栅介质层和所述多晶硅栅。
15.如权利要求12所述的沟槽的集成结构的制造方法，其特征在于：所述沟槽栅半导体器件为沟槽栅MOSFET，还包括在所述半导体衬底背面形成第一导电类型重掺杂的漏区以及在所述漏区背面形成有背面金属层组成的漏极的步骤。
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