CN104124194A - 沟槽的形成方法 - Google Patents

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Abstract

一种沟槽的形成方法，包括：提供硅衬底，所述硅衬底包括第一区域和第二区域；对所述硅衬底进行等离子体刻蚀，所述等离子体刻蚀包括：进行第一阶段刻蚀，在硅衬底中第一开口和第二开口，所述第一开口的宽度小于的第二开口的宽度；进行第二阶段氧化，在所述第一开口底部和侧壁形成第一氧化层、在第二开口的底部和侧壁形成第二氧化层；进行第三阶段刻蚀，刻蚀去除第一氧化层和部分厚度的第二氧化层；进行第四阶段刻蚀，形成第三开口和第四开口；重复循环第二阶段氧化、第三阶段刻蚀和第四阶段刻蚀的步骤，直至在硅衬底的第一区域中形成若干第一沟槽、在衬底的第二区域中形成若干第二沟槽。有效的消除刻蚀负载效应对刻蚀过程的影响。

Description

沟槽的形成方法
技术领域
本发明涉及半导体制造领域，特别涉及一种沟槽的形成方法。
背景技术
随着半导体技术的进步，浅沟槽隔离（Shallow Trench Isolation，STI）方法已逐渐取代传统的半导体器件制造所采用的如局部硅氧化法等其他的隔离结构。浅沟槽的隔离方法与其他的隔离方向相比有许多优点，主要包括：1、浅沟槽隔离方法可以获得较窄的半导体器件的隔离宽度，从而提高器件的密度；2、浅沟槽隔离方法可以提升表面的平坦度，因而可在光刻时有效控制最小线宽。
现有的形成沟槽隔离结构的方法请参考图1～图2。
首先，请参考图1，提供半导体衬底100，所述半导体衬底100包括第一区域11和第二区域12；在所述半导体衬底100上形成掩膜层101，所述掩膜层101中具有若干第一开口102和第二开口103，第一开口102暴露出半导体衬底100的第一区域11表面，第二开口103暴露出半导体衬底100的第二区域12表面，且第一开口102的宽度小于第二开口103的宽度，第一区域11的第一开口102的密度大于第二区域12的第二开口103的密度；
接着，参考图2，沿第一开口102和第二开口103刻蚀所述半导体衬底100，在第一区域11的半导体衬底100内形成第一沟槽104，在第二区域12的半导体衬底100内形成第二沟槽105，第一沟槽104的宽度小于第二沟槽105的宽度，第一区域11的第一沟槽104的密度大于第二区域12的第二沟槽105的密度。
在形成第一沟槽104和第二沟槽105后，在第一沟槽104和第二沟槽105中填充满隔离材料，形成浅沟槽隔离结构。
但是，上述方法形成第一沟槽104和第二沟槽105时，由于刻蚀负载效应（etch loading effect）的影响，第一区域11形成的第一沟槽104的深度会小于第二区域12形成的第二沟槽105的深度，影响形成的隔离结构的隔离特性。
发明内容
本发明解决的问题是消除现有形成沟槽时，图形密集区和图形空旷区的刻蚀负载效应的影响。
为解决上述问题，本发明技术方案提供了一种沟槽的形成方法，包括：提供硅衬底，所述硅衬底包括第一区域和第二区域；对所述硅衬底进行等离子体刻蚀，所述等离子体刻蚀包括：进行第一阶段刻蚀，在硅衬底的第一区域中形成若干第一开口，在硅衬底的第二区域中形成若干第二开口，所述第一开口的宽度小于的第二开口的宽度，第一区域中第一开口的密度大于第二区域中第二开口的密度；进行第二阶段氧化，在所述第一开口底部和侧壁形成第一氧化层、在第二开口的底部和侧壁形成第二氧化层，第一氧化层的厚度小于第二氧化层的厚度；进行第三阶段刻蚀，刻蚀去除第一氧化层和部分厚度的第二氧化层；进行第四阶段刻蚀，沿第一开口刻蚀第一区域的硅衬底，形成第三开口，沿第二开口刻蚀剩余的第二氧化层和第二区域的硅衬底，形成第四开口；重复循环第二阶段氧化、第三阶段刻蚀和第四阶段刻蚀的步骤，直至在硅衬底的第一区域中形成若干第一沟槽、在衬底的第二区域中形成若干第二沟槽。
可选的，所述等离子体刻蚀的第一阶段刻蚀、第二阶段氧化、第三阶段刻蚀和第四阶段刻蚀的步骤在同一个刻蚀腔中进行。
可选的，所述等离子体刻蚀的第一阶段刻蚀、第二阶段氧化、第三阶段刻蚀和第四阶段刻蚀的时间均小于3秒，并且重复循环次数大于5次。
可选的，所述第一开口的深度小于或等于第二开口的深度，第一区域的相邻第一开口之间的间距与第一开口宽度的比值为1～30，第二区域的相邻第二开口之间的间距与第二开口宽度的比值大于40。
可选的，所述第一阶段刻蚀采用的气体为Cl2、HBr、O2和CH2F2，所述Cl2的流量为100～200sccm，HBr的流量为50～300sccm，O2的流量为1～15sccm，CH2F2的流量为1～40sccm，刻蚀腔的压力为10～50mtorr，源功率为500～1500瓦，偏置功率为200～1000瓦。
可选的，进行第二阶段氧化时，相对于第一阶段刻蚀，通入刻蚀腔内的Cl2、HBr的流量减小，O2的流量增大，CH2F2的流量为0。
可选的，进行第二阶段氧化时，所述Cl2的流量为0～15sccm，HBr的流量为0～75sccm，O2的流量为10～300sccm。
可选的，进行第二阶段氧化时，所述刻蚀腔的压力为10～100mtorr，源功率为100～1000瓦，偏置功率为50～200瓦。
可选的，进行第三阶段刻蚀时，相对于第二阶段氧化，通入刻蚀腔内Cl2的流量不变，HBr的流量增大且小于第一阶段刻蚀时的流量，O2的流量减小，CH2F2的流量增大且大于第一阶段刻蚀时的流量。
可选的，进行第三阶段刻蚀时，所述Cl2的流量为1～15sccm，HBr的流量为1～100sccm，O2的流量为1～15sccm，CH2F2的流量为10～200sccm。
可选的，进行第三阶段刻蚀时，所述刻蚀腔的压力为3～15mtorr，源功率为100～800瓦，偏置功率为400～1500瓦。
可选的，进行第四阶段刻蚀时，相比于第三阶段刻蚀，通入刻蚀腔内的Cl2、HBr的流量增大，O2的流量不变，CH2F2的流量减小。
可选的，进行第四阶段刻蚀时，所述Cl2的流量为100～200sccm，HBr的流量为50～300sccm，O2的流量为1～15sccm，CH2F2的流量为1～40sccm。
可选的，进行第四阶段刻蚀时，刻蚀腔的压力为10～50mtorr，源功率为500～1500瓦，偏置功率为200～1000瓦。
可选的，所述第一阶段刻蚀的时间大于第二阶段氧化或第三阶段刻蚀的时间。
可选的，所述硅衬底上还形成有硬掩膜层，硬掩膜层中具有对应第一沟槽和第二沟槽的若干开口。
可选的，所述硬掩膜层材料为SiN、TiN、TaN、SiCN、SiC、SiON、BN、无定形碳中的一种或几种。
可选的，所述硬掩膜层和硅衬底之间还形成界面层。
可选的，所述界面层的材料为氧化硅。
与现有技术相比，本发明技术方案具有以下优点：
在对硅衬底进行等离子体刻蚀时，所述等离子体刻蚀包括第一阶段刻蚀、第二阶段氧化、第三阶段刻蚀和第四阶段刻蚀，在第一阶段刻蚀形成第一开口和第二开口，第一开口的深度会小于或等于第二开口的深度，第一开口的宽度小于第二开口的宽度，在第二阶段氧化时，第一开口侧壁和底部形成的第一氧化层的厚度会小于第二开口侧壁和底部形成的第二氧化层的厚度，在进行第三阶段刻蚀时，使得第一开口内的第一氧化层被全部去除的同时，第二开口内的第二氧化层有部分剩余，当进行第四阶段刻蚀时，利用氧化层刻蚀速率小于硅材料的刻蚀速率的特点，以使沿第一开口和第二开口继续刻蚀形成的第三开口和第四开口的深度的差异减小，然后重复第二阶段氧化至第四阶段刻蚀的步骤，使最终形成的第一沟槽和第二沟槽的深度相等或近似相等，从而消除现有技术形成沟槽时刻蚀负载效应的影响。
进一步，进行第二阶段氧化时，所述Cl2的流量为0～15sccm，HBr的流量为0～75sccm，O2的流量为10～300sccm，并且进行第二阶段氧化时，所述刻蚀腔的压力为10～100mtorr，源功率为100～1000瓦，偏置功率为50～200瓦，使得形成的等离子体的刻蚀作用减弱，氧化作用增强，从而在第一开口底部和侧壁形成第一氧化层、在第二开口的底部和侧壁形成第二氧化层，由于第一开口的宽度小于第二开口的宽度，第二开口暴露的硅衬底的面积大于第一开口暴露的硅衬底的面积，并且第二开口内能容纳的等离子体数量远大于第一开口内能容纳的等离子数量，因此形成的第一氧化层的厚度小于第二氧化层的厚度，后续进行第三阶段刻蚀时，能保证第一开口内的第一氧化层全部去除的同时，第二开口内有部分的第二氧化层的剩余。
附图说明
图1～图2为现有技术浅沟槽隔离结构形成过程的剖面结构示意图；
图3～图9为本发明实施例沟槽的形成过程的剖面结构示意图。
具体实施方式
请参考图2，现有技术形成的浅沟槽，图形密集区（第一区域11）形成的第一沟槽104的深度会小于图形空旷区（第二区域12）形成的第二沟槽105的深度。
发明人在对现有技术形成浅沟槽的过程进行研究发现，由于第一区域11中形成的第一沟槽104的宽度会小于第二区域12中形成的第二沟槽105的宽度，因此采用等离子体刻蚀工艺刻蚀半导体衬底100时，第一沟槽104中刻蚀等离子体与刻蚀副产物的交换速率会小于第二沟槽105中刻蚀等离子体与刻蚀副产物的交换速率，因而对第一区域11的半导体衬底的刻蚀速率会小于对第二区域12的半导体衬底的刻蚀速率，并且在刻蚀过程中，在第一沟槽104和第二沟槽105的侧壁和开口处会形成聚合物，随着刻蚀的进行和刻蚀深度的增大，第一沟槽104的开口处的宽度会进一步减小，第一沟槽内刻蚀等离子体与刻蚀副产物的交换速率会进一步降低，造成对第一区域11的半导体衬底的刻蚀速率会和对第二区域12的半导体衬底的刻蚀速率之间的差异会进一步加剧，在刻蚀停止时，第一区域11最终形成的第一沟槽104的深度会小于第二区域12最终形成的第二沟槽105的深度，第一沟槽104和第二沟槽105之间深度的差异值d甚至大于100埃，这一现象也称之为刻蚀负载效应。
为此本发明的发明人提出一种沟槽的形成方法，在对硅衬底进行等离子体刻蚀时，所述等离子体刻蚀包括第一阶段刻蚀、第二阶段氧化、第三阶段刻蚀和第四阶段刻蚀，在第一阶段刻蚀形成第一开口和第二开口，第一开口的深度会小于或等于第二开口的深度，第一开口的宽度小于第二开口的宽度，在第二阶段氧化时，第一开口侧壁和底部形成的第一氧化层的厚度会小于第二开口侧壁和底部形成的第二氧化层的厚度，在进行第三阶段刻蚀时，使得第一开口内的第一氧化层被全部去除的同时，第二开口内的第二氧化层有部分剩余，当进行第四阶段刻蚀时，利用氧化层刻蚀速率小于硅材料的刻蚀速率的特点，以使沿第一开口和第二开口继续刻蚀形成的第三开口和第四开口的深度的差异减小，然后重复第二阶段氧化至第四阶段刻蚀的步骤，使最终形成的第一沟槽和第二沟槽的深度相等或近似相等，从而消除现有技术形成沟槽时刻蚀负载效应的影响。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图3～图9为本发明实施例沟槽的形成过程的剖面结构示意图。
首先，请参考图3，提供硅衬底200，所述硅衬底200包括第一区域21和第二区域22，硅衬底200的第一区域21中后续形成第一沟槽，硅衬底的第二区域22中后续形成第二沟槽；在所述硅衬底200上形成硬掩膜层201，所述硬掩膜层201中具有若干第五开口202和第六开口203，所述第五开口202暴露出硅衬底200的第一区域21的表面，第六开口203暴露出硅衬底200的第二区域22的表面。
所述硅衬底200的材料可以为单晶硅或多晶硅，所述硅衬底200也可以为含有硅的硅锗衬底或氮化硅衬底。
第五开口202的位置与后续在硅衬底200的第一区域21中形成的第一沟槽的位置相对应，第六开口203的位置与后续在硅衬底200的第二区域22中形成的第二沟槽的位置相对应。本实施例中，所述第五开口202的宽度小于第六开口203的宽度，并且第五开口202的密度大于第二区域22的第六开口203的密度。需要说明的是，第五开口202的密度为硅衬底100的第一区域21上的硬掩膜层201中所有的第五开口202面积之和与硅衬底100的第一区域21上的硬掩膜层201的表面积之比，第六开口203的密度计算与第五开口202的密度计算方式类似。第五开口202的宽度和密度以及第六开口的宽度和密度可以根据实际的应用进行设定，在此不做限定。
所述硬掩膜层201的材料为SiN、TiN、TaN、SiCN、SiC、SiON、BN、无定形碳中的一种或几种。本实施例中，所述硬掩膜层201的材料为SiN。
所述硬掩膜层201和硅衬底200之间还形成有界面层（图中未示出），所述界面层用于缓冲硬掩膜层201和硅衬底200之间的应力，后续在硅衬底201中形成第一开口和第二开口时，使得第一开口和第二开口具有较好的形貌。本实施例中，所述界面层的材料为氧化硅。
接着，请参考图4～图7，对所述硅衬底200进行等离子体刻蚀，在硅衬底100中形成开口，图4～图7为本发明实施例等离子体刻蚀过程的一个循环的剖面结构示意图，所述等离子体刻蚀的一个循环过程包括：第一阶段刻蚀、第二阶段氧化、第三阶段刻蚀和第四阶段刻蚀，并且这四个阶段在同一个刻蚀腔中进行。下面将结合图4～图7对上述四个阶段做详细的说明。
首先，请参考4，进行等离子刻蚀过程的第一阶段刻蚀，沿第五开口202和第六开口203刻蚀所述硅衬底200，在硅衬底200的第一区域21中形成若干第一开口204，在硅衬底200的第二区域22中形成若干第二开口205，所述第一开口204的宽度小于的第二开口205的宽度，第一区域21中第一开口204的密度大于第二区域22中第二开口205的密度。
第一阶段刻蚀为硅衬底的刻蚀，Cl2、HBr的在刻蚀腔室中解离形成的等离子体为主要的刻蚀等离子体，因此在进行第一阶段刻蚀时，Cl2、HBr的流量要远大于其他气体的流量。进行第一阶段刻蚀时，采用的气体为Cl2、HBr、O2和CH2F2，所述Cl2的流量为100～200sccm，比如100sccm、150sccm、200sccm，HBr的流量为50～300sccm，比如60sccm、100sccm、150sccm、200sccm、250sccm，O2的流量为1～15sccm，比如1sccm、5sccm、10sccm、15sccm，CH2F2的流量为1～40sccm，比如1sccm、10sccm、20sccm、30sccm，刻蚀腔的压力为10～50mtorr，比如10mtorr、20mtorr、30mtorr、40mtorr，源功率为500～1500瓦，比如500W、600W、700W、800W、900W、1000W、1200W、1400W，偏置功率为200～1000瓦,比如200W、300W、400W、500W、600W、7000W、800W、900W。第一阶段刻蚀时，O2和CH2F2保持较低的流量，有利于提高蚀刻的均匀性以及较好的侧壁轮廓，另一方面，刻蚀墙内保留一部分的O2解离的等离子体，有利于第二阶段氧化的进行。
本发明实施例中，第一阶段刻蚀的时间小于3秒，第一阶段刻蚀的预设刻蚀深度为1～30埃，当要形成的第一开口204的宽度小于的第二开口205的宽度，第一区域21中第一开口204的密度大于第二区域22中第二开口205的密度，在刻蚀过程中，由于刻蚀负载效应的影响，第一阶段刻蚀后，形成的第一开口204的深度会小于第二开口205的深度，第一开口204的深度和第二开口深度205深度之间的差异值为a。发明人经过研究发现，当第一阶段刻蚀的预设刻蚀深度较小时（1～30埃），形成的第一开口204和第二开口205的深度的差异值a的范围为0.5～10埃，因此后续可以很方便的通过后续的第二阶段氧化和第三阶段刻蚀以及第四阶段刻蚀以减小或消除该差异值。
在具体的实施例中，第一区域21的相邻第一开口204之间的间距与第一开口204宽度的比值为1～30，第二区域22的相邻第二开口205之间的间距与第二开口205宽度的比值大于40。
接着，请参考图5，进行等离子体刻蚀过程的第二阶段氧化，在所述第一开口204底部和侧壁形成第一氧化层206、在第二开口205的底部和侧壁形成第二氧化层207，第一氧化层206的厚度小于第二氧化层207的厚度。
进行第二阶段氧化时，O2解离形成的等离子体为主要的刻蚀等离子体，第一开口204和第二开口205暴露的硅衬底吸附O2解离形成的等离子体形成氧化层，相对于第一阶段刻蚀，通入刻蚀腔内作为硅的刻蚀气体的Cl2、HBr的流量减小，O2的流量增大，CH2F2的流量为0，即在第一阶段刻蚀结束时，可以通过刻蚀装置的质量流量控制器（Mass Flow Controller，MFC）使Cl2、HBr的流量减小，O2的流量增大，CH2F2的流量为0。
具体的，进行第二阶段氧化时，所述Cl2的流量为0～15sccm，比如1sccm、5sccm、10sccm，HBr的流量为0～75sccm，比如1sccm、10sccm、50sccm，O2的流量为10～300sccm，比如50sccm、100sccm、200sccm，并且进行第二阶段氧化时，所述刻蚀腔的压力为10～100mtorr，比如10mtorr、40mtorr、60mtorr、80mtorr，源功率为100～1000瓦，比如150W、300W、500W、700W、900W，偏置功率为50～200瓦，比如60W、100W、120W、140W、190W，使得形成的等离子体的刻蚀作用减弱，氧化作用增强，从而在第一开口204底部和侧壁形成第一氧化层206、在第二开口205的底部和侧壁形成第二氧化层207，由于第一开口204的宽度小于第二开口205的宽度，第二开口205暴露的硅衬底的面积大于第一开口204暴露的硅衬底的面积，并且第二开口205内能容纳的等离子体数量远大于第一开口内204能容纳的等离子数量，因此形成的第一氧化层206的厚度小于第二氧化层207的厚度，后续进行第三阶段刻蚀时，能保证第一开口204内的第一氧化层206内全部去除的同时，第二开口205内有部分的第二氧化层207的剩余。第二阶段氧化以及后续的第三阶段刻蚀Cl2、HBr均保持较低的流量，以保证等离子体刻蚀过程的各阶段保持连续性，防止某一阶段刻蚀的会出现刻蚀停止的现象，并使得主要刻蚀气体的通气连贯。
第二阶段氧化的时间小于第一阶段刻蚀的时间，形成的第一氧化层206和第二氧化层207的厚度均较薄，进行等离子体刻蚀过程的第二阶段氧化后，所述第一开口204内形成的第一氧化层206的厚度范围为1～10埃，比如1埃、2埃、5埃、9埃，第二开口205内形成的第二氧化层207的厚度为1～20埃，比如5埃、10埃、15埃、19埃。
接着，请参考图6，进行等离子体刻蚀过程的第三阶段刻蚀，刻蚀去除第一氧化层206（参考图5）和部分厚度的第二氧化层207（参考图5），使得第二开口205内有部分第二氧化层207剩余。
进行第三阶段刻蚀时，CH2F2解离形成的等离子体是主要的刻蚀等离子体，相对于第二阶段氧化，通入刻蚀腔内Cl2的流量不变或小幅增大，HBr的流量增大且小于第一阶段刻蚀时的流量，O2的流量减小，CH2F2的流量增大且大于第一阶段刻蚀时的流量。
具体的，进行第三阶段刻蚀时，所述Cl2的流量为1～15sccm，HBr的流量为1～100sccm，O2的流量为1～15sccm，CH2F2的流量为10～200sccm，比如20sccm、50sccm、100sccm、150sccm、190sccm，另外，进行第三阶段刻蚀时，所述刻蚀腔的压力为3～15mtorr，源功率为100～800瓦，偏置功率为400～1500瓦，使的在较短刻蚀时间（一般小于3秒，且小于第一阶段刻蚀的时间）离子体刻蚀较薄的第一氧化层206和第二氧化层207时，第二开口205内能有部分第二氧化层207剩余。后续进行第四阶段刻蚀时，由于氧化硅的刻蚀速率小于硅的刻蚀速率，第二开口205内剩余的部分第二氧化层207的存在会减小沿第二开口205继续刻蚀硅衬底的刻蚀速度，即当沿第一开口204已刻蚀部分厚度的硅衬底时，沿第二开口205还在刻蚀部分剩余的第二氧化层207，在第四阶段刻蚀结束时，使得形成的第三开口和第四开口的深度的差异值减小或消除，第四阶段刻蚀后，重复进行第二阶段氧化、第三阶段刻蚀和第四阶段刻蚀，能使得最终在硅衬底200第一区域21形成的第一沟槽和在硅衬底200第二区域22形成的第二沟槽的深度之间的差异减小或消除。
接着，参考图7，进行等离子刻蚀过程的第四阶段刻蚀，沿第一开口204（参考图6）刻蚀第一区域21的硅衬底100，形成第三开口208，沿第二开口205（参考图6）刻蚀剩余的第二氧化层207（参考图6）和第二区域22的硅衬底100，形成第四开口209。
进行第四阶段刻蚀时，主要为对硅材料的刻蚀，刻蚀气体为Cl2、HBr，进行刻蚀时，剩余的第二氧化层207的刻蚀速率要远小于对硅衬底200的刻蚀速率，相比于第三阶段刻蚀，第四阶段刻蚀时，通入刻蚀腔内的Cl2、HBr的流量增大，O2的流量不变，CH2F2的流量为减小。
具体的，进行第四阶段刻蚀时，第四阶段刻蚀的持续时间小于3秒，所述Cl2的流量为100～200sccm，HBr的流量为50～300sccm，O2的流量为1～15sccm，CH2F2的流量为1～40sccm，刻蚀腔的压力为10～50mtorr，源功率为500～1500瓦，偏置功率为200～1000瓦。第四阶段刻蚀后，形成的第一区域21的硅衬底中形成的第三开口208与第二区域22形成的第四开口209的深度之间的差异值b相对于第一开口204和第二开口205的深度差异值a减小。
参考图8，重复循环上述第二阶段氧化、第三阶段刻蚀和第四阶段刻蚀的步骤，直至在硅衬底200的第一区域21形成若干第一沟槽210、在硅衬底200的第二区域22形成若干第二沟槽211。
本发明实施例中，重复循环上述第二阶段氧化、第三阶段刻蚀和第四阶段刻蚀的步骤的循环步骤至少大于5次，较佳的所述循环次数为6次、10次、20次、50次。上述等离子刻蚀过程使得最终在硅衬底200的第一区域21（图形密集区）形成的若干第一沟槽210和在硅衬底200的第二区域22（图形空旷区）形成的若干第二沟槽211深度之间的差异值很小或等于零，有效的消除了现有技术在图形密集区和图形空旷区形成沟槽时刻蚀负载效应的影响。
在本发明的其他实施例中，重复循环过程包括第一阶段刻蚀。
需要说明的是，本发明上述沟槽的形成方法也能应用于任何通孔的形成。
最后，请参考9，形成覆盖所述硬掩膜层201（参考图8）的隔离材料层（图中未示出），所述隔离材料层填充满所述第一沟槽210和第二沟槽211（参考图8）；化学机械研磨所述隔离材料层和硬掩膜层201，直至暴露出半导体衬底表面，在第一沟槽210中形成第一隔离结构212，在第二沟槽211中形成第二隔离结构213。
所述隔离材料层材料为氧化硅。
综上，本发明实施例的沟槽的形成方法，等离子体刻蚀过程具有多个阶段，并且重复循环，最终形成沟槽，有效的消除了现有技术在图形密集区和图形空旷区形成沟槽时刻蚀负载效应的影响。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (19)

1.一种沟槽的形成方法，其特征在于，包括：
提供硅衬底，所述硅衬底包括第一区域和第二区域；
对所述硅衬底进行等离子体刻蚀，所述等离子体刻蚀包括：进行第一阶段刻蚀，在硅衬底的第一区域中形成若干第一开口，在硅衬底的第二区域中形成若干第二开口，所述第一开口的宽度小于的第二开口的宽度，第一区域中第一开口的密度大于第二区域中第二开口的密度；进行第二阶段氧化，在所述第一开口底部和侧壁形成第一氧化层、在第二开口的底部和侧壁形成第二氧化层，第一氧化层的厚度小于第二氧化层的厚度；进行第三阶段刻蚀，刻蚀去除第一氧化层和部分厚度的第二氧化层；进行第四阶段刻蚀，沿第一开口刻蚀第一区域的硅衬底，形成第三开口，沿第二开口刻蚀剩余的第二氧化层和第二区域的硅衬底，形成第四开口；重复循环第二阶段氧化、第三阶段刻蚀和第四阶段刻蚀的步骤，直至在硅衬底的第一区域中形成若干第一沟槽、在衬底的第二区域中形成若干第二沟槽。
2.如权利要求1所述的沟槽的形成方法，其特征在于，所述等离子体刻蚀的第一阶段刻蚀、第二阶段氧化、第三阶段刻蚀和第四阶段刻蚀的步骤在同一个刻蚀腔中进行。
3.如权利要求2所述的沟槽的形成方法，其特征在于，所述等离子体刻蚀的第一阶段刻蚀、第二阶段氧化、第三阶段刻蚀和第四阶段刻蚀的时间均小于3秒，并且重复循环次数大于5次。
4.如权利要求1所述的沟槽的形成方法，其特征在于，所述第一开口的深度小于或等于第二开口的深度，第一区域的相邻第一开口之间的间距与第一开口宽度的比值为1～30，第二区域的相邻第二开口之间的间距与第二开口宽度的比值大于40。
5.如权利要求4所述的沟槽的形成方法，其特征在于，所述第一阶段刻蚀采用的气体为Cl2、HBr、O2和CH2F2，所述Cl2的流量为100～200sccm，HBr的流量为50～300sccm，O2的流量为1～15sccm，CH2F2的流量为1～40sccm，刻蚀腔的压力为10～50mtorr，源功率为500～1500瓦，偏置功率为200～1000瓦。
6.如权利要求5所述的沟槽的形成方法，其特征在于，进行第二阶段氧化时，相对于第一阶段刻蚀，通入刻蚀腔内的Cl2、HBr的流量减小，O2的流量增大，CH2F2的流量为0。
7.如权利要求6所述的沟槽的形成方法，其特征在于，进行第二阶段氧化时，所述Cl2的流量为0～15sccm，HBr的流量为0～75sccm，O2的流量为10～300sccm。
8.如权利要求7所述的沟槽的形成方法，其特征在于，进行第二阶段氧化时，所述刻蚀腔的压力为10～100mtorr，源功率为100～1000瓦，偏置功率为50～200瓦。
9.如权利要求6所述的沟槽的形成方法，其特征在于，进行第三阶段刻蚀时，相对于第二阶段氧化，通入刻蚀腔内Cl2的流量不变，HBr的流量增大且小于第一阶段刻蚀时的流量，O2的流量减小，CH2F2的流量增大且大于第一阶段刻蚀时的流量。
10.如权利要求9所述的沟槽的形成方法，其特征在于，进行第三阶段刻蚀时，所述Cl2的流量为1～15sccm，HBr的流量为1～100sccm，O2的流量为1～15sccm，CH2F2的流量为10～200sccm。
11.如权利要求10所述的沟槽的形成方法，其特征在于，进行第三阶段刻蚀时，所述刻蚀腔的压力为3～15mtorr，源功率为100～800瓦，偏置功率为400～1500瓦。
12.如权利要求9所述的沟槽的形成方法，其特征在于，进行第四阶段刻蚀时，相比于第三阶段刻蚀，通入刻蚀腔内的Cl2、HBr的流量增大，O2的流量不变，CH2F2的流量减小。
13.如权利要求12所述的沟槽的形成方法，其特征在于，进行第四阶段刻蚀时，所述Cl2的流量为100～200sccm，HBr的流量为50～300sccm，O2的流量为1～15sccm，CH2F2的流量为1～40sccm。
14.如权利要求13所述的沟槽的形成方法，其特征在于，进行第四阶段刻蚀时，刻蚀腔的压力为10～50mtorr，源功率为500～1500瓦，偏置功率为200～1000瓦。
15.如权利要求1所述的沟槽的形成方法，其特征在于，所述第一阶段刻蚀的时间大于第二阶段氧化或第三阶段刻蚀的时间。
16.如权利要求1所述的沟槽的形成方法，其特征在于，所述硅衬底上还形成有硬掩膜层，硬掩膜层中具有对应第一沟槽和第二沟槽的若干开口。
17.如权利要求16所述的沟槽的形成方法，其特征在于，所述硬掩膜层材料为SiN、TiN、TaN、SiCN、SiC、SiON、BN、无定形碳中的一种或几种。
18.如权利要求16所述的沟槽的形成方法，其特征在于，所述硬掩膜层和硅衬底之间还形成界面层。
19.如权利要求18所述的沟槽的形成方法，其特征在于，所述界面层的材料为氧化硅。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104465325A (zh) * 2014-11-28 2015-03-25 上海华力微电子有限公司 一种改善有源区关键尺寸均匀性的方法
CN106298629A (zh) * 2015-05-29 2017-01-04 旺宏电子股份有限公司 半导体元件及其制造方法
CN106501899A (zh) * 2015-09-07 2017-03-15 北京北方微电子基地设备工艺研究中心有限责任公司 一种二氧化硅的刻蚀方法
CN106548931A (zh) * 2015-09-23 2017-03-29 三星电子株式会社 制造半导体器件的方法和图案化方法
CN107134456A (zh) * 2017-05-10 2017-09-05 上海格易电子有限公司 一种半导体存储器件及其制备方法
CN109950196A (zh) * 2019-03-13 2019-06-28 深圳大学 一种应用于场隔离的低温氧化隔离工艺
CN111128853A (zh) * 2019-12-27 2020-05-08 华虹半导体(无锡)有限公司 沟槽的集成结构及其制造方法
CN113113302A (zh) * 2021-03-11 2021-07-13 武汉光迅科技股份有限公司 刻蚀方法及刻蚀设备
CN114388429A (zh) * 2022-01-20 2022-04-22 武汉新芯集成电路制造有限公司 半导体器件及其制作方法以及图像传感器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101118869A (zh) * 2006-08-02 2008-02-06 力晶半导体股份有限公司 隔离结构的制造方法
US8673788B2 (en) * 2010-07-28 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a layer on a semiconductor substrate having a plurality of trenches
CN103065959B (zh) * 2011-10-21 2015-12-09 上海华虹宏力半导体制造有限公司 一种减小硅刻蚀负载效应的方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104465325A (zh) * 2014-11-28 2015-03-25 上海华力微电子有限公司 一种改善有源区关键尺寸均匀性的方法
CN106298629A (zh) * 2015-05-29 2017-01-04 旺宏电子股份有限公司 半导体元件及其制造方法
CN106501899A (zh) * 2015-09-07 2017-03-15 北京北方微电子基地设备工艺研究中心有限责任公司 一种二氧化硅的刻蚀方法
CN106548931A (zh) * 2015-09-23 2017-03-29 三星电子株式会社 制造半导体器件的方法和图案化方法
CN107134456A (zh) * 2017-05-10 2017-09-05 上海格易电子有限公司 一种半导体存储器件及其制备方法
CN107134456B (zh) * 2017-05-10 2019-11-26 上海格易电子有限公司 一种半导体存储器件及其制备方法
CN109950196A (zh) * 2019-03-13 2019-06-28 深圳大学 一种应用于场隔离的低温氧化隔离工艺
CN111128853A (zh) * 2019-12-27 2020-05-08 华虹半导体(无锡)有限公司 沟槽的集成结构及其制造方法
CN111128853B (zh) * 2019-12-27 2022-04-05 华虹半导体(无锡)有限公司 沟槽的集成结构及其制造方法
CN113113302A (zh) * 2021-03-11 2021-07-13 武汉光迅科技股份有限公司 刻蚀方法及刻蚀设备
CN113113302B (zh) * 2021-03-11 2024-05-03 武汉光迅科技股份有限公司 刻蚀方法及刻蚀设备
CN114388429A (zh) * 2022-01-20 2022-04-22 武汉新芯集成电路制造有限公司 半导体器件及其制作方法以及图像传感器

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