CN103117216A

CN103117216A - 避免浅沟槽隔离结构产生缺角的半导体器件的制作方法

Info

Publication number: CN103117216A
Application number: CN2011103661040A
Authority: CN
Inventors: 李超伟; 王新鹏; 韩秋华
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Corp
Priority date: 2011-11-17
Filing date: 2011-11-17
Publication date: 2013-05-22
Anticipated expiration: 2031-11-17
Also published as: CN103117216B

Abstract

本发明提供一种避免浅沟槽隔离结构产生缺角的半导体器件的制作方法，包括：在半导体衬底上形成浅沟槽隔离结构、去除半导体衬底上的垫氧化层、在半导体衬底上形成材质为氧化硅的栅介质层、利用等离子体原子层刻蚀工艺对栅介质层进行刻蚀，以在半导体衬底不同区域形成厚度不同的栅介质层。由于等离子体原子层刻蚀工艺能实现原子级精度的刻蚀，因此在刻蚀栅介质层的过程中不会产生过刻蚀的现象，从而避免浅沟槽隔离结构的顶部侧边缘产生缺角，从而得到既符合工作电压应用要求、又具有较好电学性能的半导体器件。

Description

避免浅沟槽隔离结构产生缺角的半导体器件的制作方法

技术领域

本发明属于半导体制造领域，尤其是涉及一种能避免浅沟槽隔离结构产生缺角的半导体器件的制作方法。

背景技术

根据半导体器件的应用需要，有时需在半导体衬底上同时制作多个能承受不同工作电压的有源器件，如晶体管。在制造晶体管的过程中会在半导体衬底上形成栅介质层以将晶体管的栅极与半导体衬底隔离，由于栅介质层的厚度与其上方栅极的承受工作电压成正比(即，栅极的承受工作电压越大，则其下方的栅介质层厚度越厚；栅极的承受工作电压越小，则其下方的栅介质层厚度越薄)，因此需在半导体衬底的不同区域形成厚度不同的栅介质层。

半导体集成电路的集成度越来越高，因此要求半导体器件的尺寸越来越小，不少半导体器件的特征尺寸已要求达到纳米量级。这给在半导体衬底的不同区域形成厚度不同的栅介质层的制作工艺提出了新的要求。

现有技术中一种半导体衬底的不同区域形成有不同厚度的栅介质层的半导体器件如图1所示，其中，半导体衬底1被浅沟槽隔离(Shallow TrenchIsolation，STI)结构8分隔为三个区域：高压区域I、中压区域Ⅱ、低压区域III，在高压区域I、中压区域Ⅱ、低压区域III上形成有对应厚度的栅介质层10，以在半导体衬底1上形成三个能承受不同工作电压的有源器件。上述结构的制作方法大体如下：

如图2所示，在半导体衬底1上依次形成垫氧化层2(如氧化硅)、硬掩膜层3(如氮化硅)、光刻胶层4，对光刻胶层4进行曝光、显影以形成图形化光刻胶层，此时，光刻胶层4上形成有开口5。依次刻蚀位于开口5下方的硬掩膜层3、垫氧化层2、半导体衬底1以在半导体衬底1内对应开口5的位置形成浅沟槽6。浅沟槽6将半导体衬底1分隔为高压区域I、中压区域Ⅱ、低压区域III。

如图3所示，去除图形化光刻胶层4，沉积绝缘层7(如氧化硅)以使浅沟槽6被绝缘层7填充，过量沉积的绝缘层7覆盖在硬掩膜层3上。

如图4所示，利用化学机械抛光(CMP)工艺对绝缘层7进行平坦化处理，直至硬掩膜层3露出，在化学机械抛光的过程中，硬掩膜层3充当抛光阻挡层。然后再去除硬掩膜层3以获得浅沟槽隔离结构8。

利用湿法刻蚀去除半导体衬底1上的垫氧化层2。如图5所示，去除垫氧化层2后会发生这样一种现象：浅沟槽隔离结构8的顶部侧边缘处会产生缺角(divot)9。

如图6所示，在形成有浅沟槽隔离结构8的半导体衬底1上沉积栅介质层10。在栅介质层10上形成光刻胶层11，对光刻胶层11进行曝光、显影以形成图形化光刻胶，此时，光刻胶层11上对应中压区域Ⅱ的位置形成有开口12。利用湿法刻蚀或干法刻蚀对位于中压区域Ⅱ的栅介质层10进行刻蚀并使其厚度减薄至所需厚度。由于半导体衬底中压区域Ⅱ的浅沟槽隔离结构8的顶部侧边缘处形成有缺角(divot)9，在湿法刻蚀或干法刻蚀位于中压区域Ⅱ的栅介质层10的过程中刻蚀剂或刻蚀气体同时会腐蚀浅沟槽隔离结构8，并使其侧边缘处的缺角9进一步扩大，从而产生缺角91。

如图7所示，去除光刻胶层11，在栅介质层10上重新形成光刻胶层12，对光刻胶层12进行曝光、显影以形成图形化光刻胶，此时，光刻胶层12上对应低压区域III的位置形成有开口13。再次利用湿法刻蚀或干法刻蚀对位于低压区域III的栅介质层10进行刻蚀并使其厚度减薄至所需厚度。由于半导体衬底低压区域III的浅沟槽隔离结构8的顶部侧边缘处形成有缺角(divot)9，在湿法刻蚀或干法刻蚀位于低压区域III的栅介质层10的过程中刻蚀剂或刻蚀气体同时会腐蚀浅沟槽隔离结构8，并使其侧边缘处的缺角9进一步扩大，从而产生缺角92。

由上述制作方法形成的半导体器件会在浅沟槽隔离结构的顶部侧边缘处产生缺角，在半导体器件的后续制作过程中该缺角会造成诸多问题并影响半导体器件的电学性能。例如，用以形成晶体管栅极的多晶硅在沉积的过程中会进入浅沟槽隔离结构的缺角内，并且位于缺角内的多晶硅不容易被去除从而残留在半导体器件的缺角内，这会导致晶体管在沟道处产生不均匀的电场。

鉴于此，半导体行业中亟需一种新的半导体器件的制作方法，由该制作方法能在半导体衬底的不同区域形成不同厚度的栅介质层，且半导体衬底上形成的浅沟槽隔离结构不会产生缺角，以避免出现现有技术引起的一系列问题。

发明内容

等离子体原子层刻蚀(Plasma Atomic Layer Etching，PALE)是一种刻蚀精度很高的刻蚀工艺，它的基本原理是：先进行钝化过程，即通入反应气体使待刻蚀物质的表面原子层被钝化，使待刻蚀物质的表面原子层被钝化的作用是使位于待刻蚀物质的表面原子层可以在较低的离子能量下被刻蚀；然后进行刻蚀过程，即通入刻蚀气体，通过控制所述离子能量的大小可以实现原子级精度的刻蚀，即由于位于待刻蚀物质表面原子层下方的相邻原子层需要较高的离子能量才能被刻蚀，以致待刻蚀物质中只有表面原子层被刻蚀，表面原子层下方的相邻原子层不会被刻蚀。多次重复上述钝化、刻蚀步骤后可以实现对待刻蚀物体进行一定厚度的刻蚀。因此，等离子体原子层刻蚀方法是一种具有自限制性(self-limiting)的刻蚀工艺，它与处理时间无关，当单个原子层被刻蚀后刻蚀过程会自动停止以防止位于其下方的相邻原子层会被刻蚀。

由此，发明人想到可以利用等离子体原子层刻蚀方法对半导体器件上的栅介质层进行刻蚀，以在半导体器件的不同区域形成不同厚度的栅介质层，并且由于等离子体原子层刻蚀方法具有原子层级的刻蚀精度，因此可以保证在刻蚀栅介质层的过程中半导体器件的浅沟槽隔离结构不会产生缺角，从而避免缺角对半导体器件后期制作造成的一系列问题。

利用上述等离子体原子层刻蚀方法，本发明提供了一种避免浅沟槽隔离结构产生缺角的半导体器件的制作方法，其包括以下制作步骤：

在半导体衬底上形成浅沟槽隔离结构，所述浅沟槽隔离结构的顶部高于所述半导体衬底的表面且将所述半导体衬底分隔为至少两个区域；

在所述形成有浅沟槽隔离结构的半导体衬底上形成所需厚度的栅介质层，所述栅介质层的材质为氧化硅；

利用等离子体原子层刻蚀工艺对所述栅介质层进行刻蚀以在所述半导体衬底的不同区域形成厚度不同的栅介质层。

可选的，所述利用等离子体原子层刻蚀工艺对所述栅介质层进行刻蚀的步骤包括：

在所述栅介质层上形成光刻胶层，对所述光刻胶层进行曝光、显影以在所述光刻胶层上形成开口；

利用等离子体原子层刻蚀工艺对位于所述开口下的所述栅介质层进行刻蚀，所述对位于开口下的栅介质层进行刻蚀的步骤中包括多个循环过程，每个所述循环过程包括钝化过程及钝化过程之后的刻蚀过程：

所述钝化过程包括向反应腔室中通入反应气体，使所述半导体衬底上的栅介质层暴露于所述反应气体中，在所述反应气体的作用下所述栅介质层的表面原子层被钝化；

所述刻蚀过程包括向所述反应腔室中通入刻蚀气体，所述栅介质层的被钝化的表面原子层被去除；

经过多个所述循环过程后以在所述半导体衬底的不同区域形成厚度不同的栅介质层。

可选的，所述在半导体衬底上形成浅沟槽隔离结构的步骤包括：

在所述半导体衬底上依次形成垫氧化层、硬掩膜层，依次对所述硬掩膜层、垫氧化层、半导体衬底进行刻蚀以在半导体衬底上形成浅沟槽，所述浅沟槽将所述半导体衬底分隔为至少两个区域；

在形成有浅沟槽的半导体衬底上沉积绝缘层，使浅沟槽被绝缘层填充，去除部分所述绝缘层以形成多个浅沟槽隔离结构。

可选的，所述垫氧化层的材质为氧化硅，利用所述等离子体原子层刻蚀工艺将材质为氧化硅的垫氧化层去除。

可选的，所述利用等离子体原子层刻蚀工艺将材质为氧化硅的垫氧化层去除的步骤中包括多个循环过程，每个所述循环过程包括钝化过程及钝化过程之后的刻蚀过程：

所述钝化过程包括向反应腔室中通入反应气体，使所述半导体衬底上的垫氧化层暴露于所述反应气体中，在所述反应气体的作用下所述垫氧化层的表面原子层被钝化；

所述刻蚀过程包括向所述反应腔室中通入刻蚀气体，所述垫氧化层的被钝化的表面原子层被去除；

经过多个所述循环过程后所述材质为氧化硅的垫氧化层被去除。

可选的，所述反应气体包括氟碳气体、惰性气体。

可选的，所述氟碳气体包括CF₄，所述惰性气体包括Ar。

可选的，所述CF₄与所述Ar的体积流量之比为1∶4～1∶3。

可选的，所述钝化过程中所述反应腔室中的压强为300Torr～500Torr。

可选的，所述钝化过程中所述反应腔室中使用的射频功率为200W～500W。

可选的，所述CF₄与所述Ar的体积流量之比为1∶4。

可选的，所述钝化过程中所述反应腔室中的压强为500Torr。

可选的，所述钝化过程中所述反应腔室中使用的射频功率为300W。

与现有技术相比，本发明具有以下优点：

利用等离子体原子层刻蚀工艺对半导体衬底不同区域上的栅介质层分别进行刻蚀以在半导体衬底的不同区域形成厚度不同的栅介质层。由于等离子体原子层刻蚀工艺能实现原子级精度的刻蚀，因此在刻蚀栅介质层的过程中不会产生过刻蚀的现象，从而避免浅沟槽隔离结构的顶部侧边缘产生缺角，从而得到既符合工作电压应用要求、又具有较好电学性能的半导体器件。进一步地，在形成此半导体器件的过程中，同样可利用等离子体原子层刻蚀工艺去除半导体衬底上的垫氧化层，避免去除垫氧化层的过程中浅沟槽隔离结构的顶部侧边缘会产生缺角，从而也避免了去除垫氧化层的过程中形成的缺角影响半导体器件的后期制作的可能。

附图说明

图1是现有的一种半导体器件的结构示意图，此半导体器件所在的半导体衬底的不同区域形成有不同厚度的栅介质层。

图2至图7是图1所示半导体器件在制作过程中的结构示意图，并且图中显示了现有的半导体器件在制作过程中产生的一些问题。其中，

图5是当去除半导体衬底上的垫氧化层时在浅沟槽隔离结构顶部侧边缘产生缺角的结构示意图。

图6及图7是图5所示浅沟槽隔离结构中形成有缺角的半导体器件在刻蚀不同区域的栅介质层时，浅沟槽隔离结构中的缺角进一步扩大的结构示意图。

图8是本发明避免浅沟槽隔离结构产生缺角的半导体器件的制作方法实施例中此半导体器件的制作流程图。

图9至图17是图8所示半导体器件在制作流程中形成的半导体器件的结构示意图。其中，

为了能更清楚显示等离子体原子层刻蚀工艺刻蚀半导体衬底上的材质为氧化硅的栅介质层及材质为氧化硅的垫氧化层过程及采用此刻蚀方法的优点，图12将材质为氧化硅的垫氧化层用两个原子层表示，图15及图16将材质为氧化硅的栅介质层用两个原子层表示。

具体实施方式

本发明的目的是提供一种避免浅沟槽隔离结构产生缺角的半导体器件的制作方法，该制作方法利用等离子体原子层刻蚀方法对半导体器件上的栅介质层进行刻蚀，以在半导体器件的不同区域形成不同厚度的栅介质层，并且由于等离子体原子层刻蚀方法具有原子层级的刻蚀精度，因此可以保证在刻蚀栅介质层的过程中半导体器件的浅沟槽隔离结构不会产生缺角，从而避免缺角对半导体器件后期制作造成的一系列问题。

同时，在形成上述半导体器件的过程中，同样可利用等离子体原子层刻蚀工艺去除半导体衬底上的垫氧化层，避免去除垫氧化层的过程中浅沟槽隔离结构的顶部侧边缘会产生缺角，从而也避免了去除垫氧化层的过程中形成的缺角影响半导体器件的后期制作的可能。

图8是本发明中一种避免浅沟槽隔离结构产生缺角的半导体器件的制作流传图，如图8所示，此半导体器件的制作方法包括以下流程：

S1.在半导体衬底的不同区域形成浅沟槽。

S2.在形成有浅沟槽的半导体衬底上沉积绝缘层，使浅沟槽被绝缘层填充，去除部分绝缘层以形成多个浅沟槽隔离结构。

S3.去除半导体衬底上的垫氧化层。

S4.在半导体衬底上形成栅介质层。

S5.利用等离子体原子层刻蚀工艺对栅介质层进行刻蚀以在半导体衬底不同区域形成厚度不同的栅介质层。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

以待形成的半导体器件包含高压区域、中压区域、低压区域为例，对本发明的实施例进行说明。如前面所描述，由于在半导体衬底不同区域形成的有源器件的承受工作电压不同，因而在半导体衬底的这三个区域上需要形成不同厚度的栅介质层。以下结合附图重点描述如何在同一半导体衬底上形成三个不同厚度的栅介质层，并且在半导体衬底上形成不同厚度的栅介质层的过程中能避免浅沟槽隔离结构产生缺角。

当然，在本发明的其它实施例中也可在半导体衬底的三个以上的区域形成不同厚度的栅介质层，只需对应调整本实施例中的相关步骤即可。由于其制作原理与本实施例相同，在此不赘述。

下面来详细叙述本发明中在半导体衬底的不同区域形成不同厚度的栅介质层，且在制作过程中半导体衬底上的浅沟槽隔离结构不会产生缺角的半导体制作方法。

首先执行步骤S1：在半导体衬底的不同区域形成浅沟槽。如图9所示，提供半导体衬底20，在半导体衬底20上依次形成垫氧化层21、硬掩膜层22。垫氧化层21(如氧化硅)可以利用热氧化生长或化学气相沉积(CVD)或其它传统的半导体薄膜制作工艺形成。同样的，硬掩膜层22(如氮化硅)也可利用化学气相沉积(CVD)等传统的半导体制作工艺形成。垫氧化层21、硬掩膜层22用作牺牲层以保护位于其下方的半导体衬底20在后续的制作工艺中不受损害。后续制作中垫氧化层21、硬掩膜层22会被去除。

在硬掩膜层22上沉积光刻胶层23，对光刻胶层23进行曝光、显影以形成图形化光刻胶层。其中，光刻胶层23上形成有开口24。利用刻蚀工艺(如干法刻蚀)依次去除位于开口24下方的硬掩膜层22、垫氧化层21、半导体衬底20，以在半导体衬底20内对应开口24的位置形成浅沟槽25。半导体衬底20中形成的浅沟槽25将半导体衬底20划分为三个区域：高压区域201、中压区域202、低压区域203。

接着执行步骤S2：在形成有浅沟槽的半导体衬底上沉积绝缘层，使浅沟槽被绝缘层填充，去除部分绝缘层以形成多个浅沟槽隔离结构。

如图10所示，去除图形化光刻胶层23，如可以利用有机溶剂将其去除。然后在形成有浅沟槽25的半导体衬底20上沉积用作绝缘层的氧化硅层27，以使浅沟槽25被氧化硅层27填充，并且硬掩膜层22上也被氧化硅层27覆盖。氧化硅层27可以利用TEOS进行化学气相沉积(CVD)工艺形成。

如图11所示，去除部分氧化硅层27直至硬掩膜层22露出，以形成浅沟槽隔离结构28。可以利用化学机械抛光(CMP)工艺对氧化硅层27进行平坦化处理，当硬掩膜层22露出时即停止化学机械抛光过程。在进行化学机械抛光的过程中硬掩膜层22用作抛光阻挡层。然后去除硬掩膜层22。可以利用湿法刻蚀(刻蚀剂为磷酸)将硬掩膜层22去除，在去除硬掩膜层22的过程中浅沟槽隔离结构28及垫氧化层21不受影响。

接着执行步骤S3：去除半导体衬底上的垫氧化层。

可以利用传统的湿法刻蚀或干法刻蚀工艺将垫氧化层21去除，将垫氧化层21去除后，浅沟槽隔离结构28的顶部281高于半导体衬底20的表面201。但如背景技术中指出的，在湿法刻蚀或干法刻蚀垫氧化层的过程中浅沟槽隔离结构28的顶部侧边缘处可能会产生缺角。当垫氧化层为氧化硅时，为了避免在浅沟槽隔离结构的顶部侧边缘处产生缺角，可以利用等离子体原子层刻蚀(Plasma Atomic Layer Etching，PALE)工艺将垫氧化层21去除。如发明内容中所述，等离子体原子层刻蚀工艺能实现原子级精度的刻蚀，即由于待刻蚀物质的表面原子层在较低的离子能量下就能被刻蚀、位于待刻蚀物质表面原子层下方的相邻原子层需要较高的离子能量才能被刻蚀，从而待刻蚀物质中只有表面原子层被刻蚀，因此采用等离子体原子层刻蚀工艺对垫氧化层进行刻蚀可以避免在浅沟槽隔离结构顶部侧边缘产生缺角。

为了能更清楚显示等离子体原子层刻蚀工艺去除垫氧化层的过程及采用此刻蚀方法的优点，如图12所示，将垫氧化层21简化为两个原子层：表面原子层211、位于表面原子层211下方的相邻原子层212。当然，在实际中，除这两个原子层外，垫氧化层21还包含位于相邻原子层212下方的多个原子层。

利用等离子体原子层刻蚀工艺刻蚀垫氧化层21的步骤中包括多个循环过程，经过多个循环过程后可以将垫氧化层21去除。等离子体原子层刻蚀工艺中的每个循环过程包括：钝化过程及钝化过程之后的刻蚀过程，下面来详细说明利用等离子体原子层刻蚀工艺刻蚀垫氧化层时一个循环过程的具体做法：

首先，进行钝化过程，即，向反应腔室中通入反应气体，此反应气体为氟碳气体(C_xF_y)与惰性气体的混合气体。在本实施例中，所述氟碳气体可包括CF₄，惰性气体可包括氩气(Ar)。通过控制钝化过程中的一些工艺参数，可保证暴露在反应气体下的垫氧化层21中只有表面原子层211被钝化，位于表面原子层211下方的相邻原子层212没有被钝化。在本实施例中，钝化过程中一些工艺参数设置如下：CF₄与Ar体积流量之比为1∶4～1∶3，优选为1∶4；反应腔室中的压强为300Torr～500Torr，优选为500Torr；射频功率为200W～500W，优选为300W。

然后，进行刻蚀过程，即，向反应腔室中通入刻蚀气体，此刻蚀气体为氩气(Ar)。它的体积流量可为100sccm～200sccm。由于垫氧化层21的表面原子层211被钝化，位于表面原子层211下方的相邻原子层212没有被钝化，因此表面原子层211可以在较低的离子能量下被去除，位于表面原子层211下方的相邻原子层212需在较高的离子能量下才能被去除。通过控制离子能量的大小，在刻蚀气体的作用下仅垫氧化层21的表面原子层211被刻蚀，位于表面原子层211下方的相邻原子层212不会被刻蚀，即当垫氧化层211的表面原子层211被刻蚀后此刻蚀过程会立即停止，以实现等离子体原子层刻蚀工艺的自限制性(self-limiting)。通过上述钝化过程、刻蚀过程将垫氧化层21的单个原子层刻蚀去除，重复此过程若干次依次将垫氧化层21的多个原子层去除从而将垫氧化层21全部去除。

由于等离子体原子层刻蚀工艺能实现原子级精度的刻蚀，因此在刻蚀垫氧化层的过程中不会产生过刻蚀的现象，从而避免浅沟槽隔离结构的顶部侧边缘产生缺角。

接着执行步骤S4：在半导体衬底上形成栅介质层。

如图13所示，在半导体衬底20上形成栅介质层29，栅介质层29的材质为氧化硅，它可利用传统的半导体热氧化生长工艺形成，也可利用其它的薄膜制作工艺形成。栅介质层29的厚度需根据半导体器件能承受的工作电压要求(本实施例中半导体器件包含多个有源器件，每个有源器件的承受工作电压不同，这里以最大的承受工作电压为基准来初步设置栅介质层29的厚度)来设置，在本实施例中以厚度为95埃的栅介质层29为例。

接着执行步骤S5：对半导体衬底上的栅介质层进行刻蚀以在半导体衬底的不同区域形成厚度不同的栅介质层。

如图14所示，首先，在栅介质层29上形成光刻胶层30，对光刻胶层30进行曝光、显影以形成图形化光刻胶层。其中，光刻胶层30上形成有开口301，即位于半导体衬底20中压区域202、低压区域203上方的栅介质层29没有被光刻胶层30覆盖。

然后，利用等离子体原子层刻蚀工艺对位于开口301下方的栅介质层29(即半导体衬底20中压区域202、低压区域203上方的栅介质层29)进行刻蚀以使位于半导体衬底20中压区域202、低压区域203上方的栅介质层厚度减薄。利用等离子体原子层刻蚀工艺刻蚀栅介质层29的步骤中包括多个循环过程，下面来详细说明利用等离子体原子层刻蚀工艺刻蚀栅介质层29时一个循环过程的具体做法。为了能更清楚显示等离子体原子层刻蚀工艺刻蚀栅介质层29的过程及采用此刻蚀方法的优点，如图15所示，将位于半导体衬底20中压区域202、低压区域203上方的栅介质层29简化为两个原子层：表面原子层291、位于表面原子层291下方的相邻原子层292。当然，在实际中，除这两个原子层外，栅介质层29还会包含位于相邻原子层292下方的多个原子层。

具体的，利用等离子体原子层刻蚀工艺对栅介质层29进行刻蚀的每个循环过程包括：

第一步，进行钝化过程，即，向反应腔室中通入反应气体，此反应气体为氟碳气体(C_xF_y)与惰性气体的混合气体。在本实施例中，所述氟碳气体可包括CF₄，惰性气体可包括氩气(Ar)。通过控制钝化过程中的一些工艺参数，可保证暴露在反应气体下的栅介质层29中只有表面原子层291被钝化，位于表面原子层291下方的相邻原子层292没有被钝化。在本实施例中，钝化过程中一些工艺参数设置如下：CF₄与Ar体积流量之比为1∶4～1∶3，优选为1∶4；反应腔室中的压强为300Torr～500Torr，优选为500Torr；射频功率为200W～500W，优选为300W。

第二步，进行刻蚀过程，即，向反应腔室中通入刻蚀气体，此刻蚀气体为氩气(Ar)。它的体积流量可为100sccm～200sccm。由于栅介质层29的表面原子层291被钝化，位于表面原子层291下方的相邻原子层292没有被钝化，因此表面原子层291可以在较低的离子能量下被去除，位于表面原子层291下方的相邻原子层292需在较高的离子能量下才能被去除。通过控制离子能量的大小，在刻蚀气体的作用下仅栅介质层29的表面原子层291被刻蚀，位于表面原子层291下方的相邻原子层292不会被刻蚀，即当栅介质层291的表面原子层291被刻蚀后此刻蚀过程会立即停止，以实现等离子体原子层刻蚀工艺的自限制性(self-limiting)。通过上述钝化过程、刻蚀过程将栅介质层29的单个原子层刻蚀去除，重复此过程若干次依次将栅介质层29的多个原子层去除从而将其减薄至所需厚度。此时位于半导体衬底20中压区域202上方的栅介质层29的厚度符合半导体器件的应用要求。本实施例中，位于半导体衬底20中压区域202上方的栅介质层29厚度为80埃，即位于半导体衬底20中压区域202上方的栅介质层29被等离子体原子层刻蚀工艺刻蚀掉15埃，同时，位于半导体衬底20低压区域203上方的栅介质层29也被等离子体原子层刻蚀工艺刻蚀掉15埃。

类似的，如图16所示，去除图形化光刻胶层30。在栅介质层29上形成光刻胶层31，对光刻胶层31进行曝光、显影以形成图形化光刻胶层。其中，光刻胶层上形成开口311，即位于半导体衬底20低压区域203上方的栅介质层29没有被光刻胶层31覆盖。为了能更清楚显示等离子体原子层刻蚀工艺刻蚀栅介质层29的过程及采用此刻蚀方法的优点，图中将位于半导体衬底20低压区域203上方的栅介质层29简化为两个原子层，表面原子层291、位于表面原子层291下方的相邻原子层292。

然后，利用等离子体原子层刻蚀工艺对位于开口311下方的栅介质层29(即半导体衬底20低压区域203上方的栅介质层29)进行刻蚀以使位于半导体衬底20低压区域203上方的栅介质层厚度减薄。去除光刻胶层31后得到的半导体器件结构如图17所示。

具体的，利用等离子体原子层刻蚀工艺对位于半导体衬底20低压区域203上方的栅介质层29进行刻蚀的过程中等离子体原子层刻蚀工艺的每个循环过程包括：

第二步，进行刻蚀过程，即，向反应腔室中通入刻蚀气体，此刻蚀气体为氩气(Ar)。它的体积流量可为100sccm～200sccm。由于栅介质层29的表面原子层291被钝化，位于表面原子层291下方的相邻原子层292没有被钝化，因此表面原子层291可以在较低的离子能量下被去除，位于表面原子层291下方的相邻原子层292需在较高的离子能量下才能被去除。通过控制离子能量的大小，在刻蚀气体的作用下仅栅介质层29的表面原子层291被刻蚀，位于表面原子层291下方的相邻原子层292不会被刻蚀，即当栅介质层291的表面原子层291被刻蚀后此刻蚀过程会立即停止，以实现等离子体原子层刻蚀工艺的自限制性(self-limiting)。通过上述钝化过程、刻蚀过程将栅介质层29的单个原子层刻蚀去除，重复此过程若干次依次将位于半导体衬底20低压区域203上方的栅介质层29的多个原子层去除从而将其减薄至所需厚度。

由此可见，刻蚀位于半导体衬底20低压区域203上方的栅介质层29过程中所采用的工艺参数与上述刻蚀位于半导体衬底20中压区域202、低压区域203上方的栅介质层29过程中所采用的工艺参数相同，只是由于位于半导体衬底20中压区域202、低压区域203上方的栅介质层29的所需厚度不同，在刻蚀中压区域202、低压区域203上方的栅介质层29的过程中重复等离子体原子层刻蚀工艺的次数与刻蚀低压区域203上方的栅介质层29的过程中所重复的等离子体原子层刻蚀工艺次数不同。本实施例中，位于半导体衬底20低压区域203上方的栅介质层29厚度为50埃，即位于半导体衬底20低压区域203上方的栅介质层29继续被等离子体原子层刻蚀工艺刻蚀掉30埃。

由于等离子体原子层刻蚀工艺能实现原子级精度的刻蚀，因此在刻蚀栅介质层的过程中不会产生过刻蚀的现象，从而避免浅沟槽隔离结构的顶部侧边缘产生缺角。

综上所述，与现有技术相比，本发明具有以下优点：

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种避免浅沟槽隔离结构产生缺角的半导体器件的制作方法，其特征在于，其包括以下制作步骤：

2.根据权利要求1所述的制作方法，其特征在于，所述利用等离子体原子层刻蚀工艺对所述栅介质层进行刻蚀的步骤包括：

所述钝化过程包括向反应腔室中通入反应气体，所述半导体衬底上的栅介质层暴露于所述反应气体中，在所述反应气体的作用下所述栅介质层的表面原子层被钝化；

经过多个所述循环过程后，所述半导体衬底的不同区域形成厚度不同的栅介质层。

3.根据权利要求1所述的制作方法，其特征在于，所述在半导体衬底上形成浅沟槽隔离结构的步骤包括：

在形成有浅沟槽的半导体衬底上沉积绝缘层，使浅沟槽被绝缘层填充，去除部分所述绝缘层以形成浅沟槽隔离结构。

4.根据权利要求3所述的制作方法，其特征在于，所述垫氧化层的材质为氧化硅，利用等离子体原子层刻蚀工艺将材质为氧化硅的垫氧化层去除。

5.根据权利要求4所述的制作方法，其特征在于，所述利用等离子体原子层刻蚀工艺将材质为氧化硅的垫氧化层去除的步骤中包括多个循环过程，每个所述循环过程包括钝化过程及钝化过程之后的刻蚀过程：

所述钝化过程包括向反应腔室中通入反应气体，所述半导体衬底上的垫氧化层暴露于所述反应气体中，在所述反应气体的作用下所述垫氧化层的表面原子层被钝化；

6.根据权利要求2或5所述的制作方法，其特征在于，所述反应气体包括氟碳气体、惰性气体。

7.根据权利要求6所述的制作方法，其特征在于，所述氟碳气体包括CF₄，所述惰性气体包括Ar。

8.根据权利要求7所述的制作方法，其特征在于，所述CF₄与所述Ar的体积流量之比为1∶4～1∶3。

9.根据权利要求6所述的制作方法，其特征在于，所述钝化过程中所述反应腔室中的压强为300Torr～500Torr。

10.根据权利要求6所述的制作方法，其特征在于，所述钝化过程中所述反应腔室中使用的射频功率为200W～500W。

11.根据权利要求8所述的制作方法，其特征在于，所述CF₄与所述Ar的体积流量之比为1∶4。

12.根据权利要求9所述的制作方法，其特征在于，所述钝化过程中所述反应腔室中的压强为500Torr。

13.根据权利要求10所述的制作方法，其特征在于，所述钝化过程中所述反应腔室中使用的射频功率为300W。