CN109841626B - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，包括：提供衬底，所述衬底包括核心区和高压区，所述核心区和所述高压区上具有垫氧化层；去除所述垫氧化层；去除所述垫氧化层之后，形成至少位于所述高压区上的第一介质层；在所述第一介质层上形成硬掩膜层；以所述硬掩膜层为掩膜，在所述核心区和所述高压区内形成隔离结构。在所述隔离结构形成之前去除所述垫氧化层，能够有效减少后续所述隔离结构形成之后，湿法刻蚀工艺的使用次数，有利于降低桥接、短路问题出现的几率，降低后续所形成栅极结构内出现缺陷的几率，有利于所形成半导体结构性能的改善。

Description

半导体结构及其形成方法

技术领域

本发明涉及半导体制造领域，特别涉及一种半导体结构及其形成方法。

背景技术

目前的半导体产业中，集成电路主要可以分为三大类型：模拟电路、数字电路和数/模混合电路。其中存储器件是数字电路中一个重要的类型。而存储器件中，近年以来，快闪存储器(Flash Memory，简称闪存器件)受到各方关注，发展尤为迅速。闪存器件的主要特点是在不加电的情况下，能够长期保持存储信息；而且具有集成度高、存储速度快、易于擦除重写等优势。因此闪存器件在个人计算机、自动化控制等多个领域得到了广泛的应用。

随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得快闪存储器内浮栅(Floating Gate，FG)的尺寸越来越小。

浮栅尺寸的缩小，使通过直接光刻和刻蚀工艺形成浮栅的难度越来越大，因此为了满足尺寸的缩小，并且保证浮栅与有源区实现有效的电连接，现有技术在浮栅的形成过程中引入了自对准多晶硅工艺(Self Align Poly，SAP)。在单元尺寸(cell size)减小的情况下，自对准多晶硅工艺能够实现浮栅和隔离结构(Shallow Trench Isolation，STI)之间的有效对准。

但是现有技术采用自对准多晶硅工艺形成的浮栅容易出现缺陷，从而造成了所形成半导体结构性能的退化。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，以减少缺陷、改善性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：

提供衬底，所述衬底包括核心区和高压区，所述核心区和所述高压区上具有垫氧化层；去除所述垫氧化层；去除所述垫氧化层之后，形成至少位于所述高压区上的第一介质层；在所述第一介质层上形成硬掩膜层；以所述硬掩膜层为掩膜，在所述核心区和所述高压区内形成隔离结构。

相应的，本发明还提供一种半导体结构，包括：衬底，所述衬底包括核心区和高压区；第一介质层，至少位于所述高压区上。

与现有技术相比，本发明的技术方案具有以下优点：

去除所述垫氧化层之后，在所述核心区和所述高压区内形成隔离结构；在所述隔离结构形成之前去除所述垫氧化层，能够有效减少后续所述隔离结构形成之后，湿法刻蚀工艺的使用次数，能够有效的改善相邻栅极结构之间间隙过小的问题，能够有效减少由于过刻蚀而出现悬垂现象的可能，有利于降低桥接、短路问题出现的几率，有利于降低后续所形成栅极结构内出现缺陷的几率，有利于所形成半导体结构性能的改善。

本发明可选方案中，所述硬掩膜层为叠层结构，包括多晶硅材质的第一掩膜和氮化硅材质且位于所述第一掩膜上的第二掩膜；因此去除所述硬掩膜层的步骤中，可以先通过氢氟酸去除所述第二掩膜，之后再通过四甲基氢氧化铵溶液去除所述第一掩膜；四甲基氢氧化铵溶液对多晶硅材料具有较高的刻蚀选择比，能够有效降低去除所述第一掩膜过程中，所述第一介质层、所述第二介质层、所述隔离结构或者所述衬底受到的影响，能够有效降低过刻蚀显现出现的几率，有利于改善所形成半导体结构的性能。

本发明可选方案中，提供所述衬底之后，去除所述垫氧化层之前，所述形成方法还包括：对所述衬底进行至少一次离子注入处理；所述离子注入处理可以是形成核心阱区的第一离子注入处理、形成所述高压阱区的第二离子注入处理和进行阈值电压调节的第三离子注入处理中的一种或多种离子注入处理；所述垫氧化层在所述至少一次离子注入处理过程中，能够起到保护所述衬底表面，减少缺陷的作用，从而能够有效减少所形成半导体结构中的缺陷，有利于改善所形成半导体结构的性能。

本发明可选方案中，可以在去除所述垫氧化层之后，所述隔离结构形成之前，形成位于所述高压区上的第一介质层和位于所述核心区上的第二介质层，通过在所述隔离结构形成之前，形成所述第一介质层和所述第二介质层，从而能够进一步减少隔离结构形成之后湿法刻蚀的使用次数，从而进一步降低间隙过小、以及悬垂现象出现的可能；也可以在去除所述垫氧化层之后，形成位于所述高压区和核心区上的第一介质层；去除所述硬掩膜层之后，去除所述核心区上的第一介质层，并在所述核心区上形成第二介质层，从而降低所述第二介质层受损的可能，提高所形成第二介质层的质量。

附图说明

图1至图5是一种半导体结构形成方法各个步骤所对应的的剖面结构示意图；

图6至图15是本发明半导体结构形成方法一实施例各个步骤对应的剖面结构示意图；

图16至图20是本发明半导体结构形成方法另一实施例各个步骤对应的的剖面结构示意图。

具体实施方式

由背景技术可知，现有技术在引入自对准多晶硅工艺所形成的浮栅容易出现缺陷，从而影响了所形成半导体结构的性能。现结合一种引入自对准多晶硅工艺形成浮栅的半导体结构的形成过程分析其浮栅缺陷问题的原因：

参考图1至图5，示出了一种半导体结构形成方法各个步骤所对应的的剖面结构示意图。

参考图1，提供衬底10，所述衬底11包括高压区11和核心区12；隔离结构24，所述隔离结构24位于所述核心区12和所述高压区11的衬底10内，在所述核心区12的衬底10内定义出核心有源区12aa，在所述高压区11的衬底10内定义出高压有源区11aa；垫氧化层21，所述垫氧化层21位于所述核心有源区12aa和所述高压有源区11a的衬底10上；硬掩膜层22，所述硬掩膜层22位于所述垫氧化层21上。

参考图2，去除所述硬掩膜层22，露出所述核心有源区12aa和所述高压有源区11aa上的垫氧化层21；对所述核心有源区12aa和所述高压有源区11aa进行至少一次离子注入处理31，所述至少一次离子注入处理31包括：第一离子注入处理、第二离子注入处理和第三离子注入处理中的一种或者多种离子注入处理；其中，对所述核心有源区12aa的衬底10进行所述第一离子注入处理，以在所述核心区有源区12aa的衬底10内形成核心阱区(图中未示出)；对所述高压有源区11aa的衬底10进行所述第二离子注入处理，以在所述高压有源区11aa的衬底10内形成高压阱区(图中未示出)；对所述核心有源区12aa或者所述高压有源区11aa的衬10底进行所述第三离子注入处理，以形成阈值电压调制区(图中未示出)。

参考图3，去除所述垫氧化层21，露出所述核心有源区12aa和所述高压有源区11aa的衬底10表面；参考图4，在所述核心有源区12aa和所述高压有源区11aa上形成第一介质层26；参考图5，去除所述核心有源区12aa上的第一介质层26；之后在所述核心有源区12aa上形成第二介质层。

传统的自对准多晶硅工艺中，所述隔离结构24的形成是以所述硬掩膜层22和所述垫氧化层21为掩膜，刻蚀所述衬底10，形成沟槽(trench)；之后，填充所述沟槽，并以所述硬掩膜层22为停止层进行化学机械研磨而形成的；因此，如图1所示，位于所述衬底10内的隔离结构24，其顶部与所述硬掩膜层22齐平；所以去除所述硬掩膜层22露出所述垫氧化层21之后，所述隔离结构、所述衬底10围成开口25。具体的，所述高压区11内的隔离结构24与所述高压有源区11aa围成高压区11上的开口25；所述核心区12内的隔离结构24与所述核心有源区12aa围成核心区12上的开口25。

另一方面，在所述半导体结构形成过程中，所述垫氧化层21还在所述至少一次离子注入处理31的过程中起到保护所述核心有源区12aa和所述高压有源区11aa的衬底10表面的作用，所以如图2和图3所示，在所述至少一次离子注入处理31之后，所述垫氧化层21才会被去除，以去除所述至少一次离子注入处理过程中所产生的缺陷和损伤。

而且，所述核心有源区12aa用于形成核心器件，所述高压有源区11aa用于形成高压器件，所述高压器件的工作电压高于所述核心器件的工作电压，因此所述高压器件栅介质层的厚度大于所述核心器件栅介质层的厚度；而所述第一介质层26用于形成高压器件的栅介质层，因此所述核心有源区12aa上的第一介质层26需要被去除，并形成厚度更小的第二介质层，用以形成核心器件的栅介质层。

所述硬掩膜层22的去除、所述垫氧化层21的去除以及所述核心有源区12aa上第一介质层26的去除，均是通过所述开口25进行的；而且为了避免损伤衬底10表面，一般来说会采用湿法刻蚀的方式去除所述垫氧化层21或者去除所述第一介质层26。

去除所述硬掩膜层22、去除所述垫氧化层21以及去除所述第一介质层26的多次湿法刻蚀会使所述开口25的宽度逐渐增大，如图2所示，去除所述硬掩膜层22之后，所述开口25的宽度为d1；如图3所示，去除所述垫氧化层21之后，所述开口25的宽度为d2；如图5所示，去除所述核心有源区12aa上第一介质层26之后，所述核心区12上开口25的宽度为d3，其中d3大于d2，d2大于d1。

所述开口25宽度的逐渐增大，会使相邻所述开口25之间的距离减小，从而会使后续在所述开口25内所形成的栅极结构之间间距变小，增大所形成栅极结构之间出现桥接、短路问题的几率，从而影响所形成半导体结构的可靠性。

另一方面，多次湿法刻蚀还会使所述开口25底部出现过刻蚀现象，特别是在所述隔离结构24与衬底10交界的拐角处，可能会出现悬垂(Overhang)现象(如图5中圈27内结构所示)；悬垂现象的出现，可能会增大后续在所述开口25内形成栅极结构的工艺难度，特别是填充满所述开口25的工艺难度，可能会增加所形成栅极结构出现缺陷的可能，影响最终所形成半导体结构的性能。

为解决所述技术问题，本发明提供一种半导体结构的形成方法，在所述隔离结构形成之前去除所述垫氧化层，能够有效减少后续所述隔离结构形成之后，湿法刻蚀工艺的使用次数，有利于降低桥接、短路问题出现的几率，降低后续所形成栅极结构内出现缺陷的几率，有利于所形成半导体结构性能的改善。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参考图6至图15，示出了本发明半导体结构形成方法一实施例各个步骤对应的剖面结构示意图。

参考图6，提供衬底100，所述衬底100包括核心区102和高压区101，所述核心区102和所述高压区101上具有垫氧化层110。

所述衬底100用于为后续工艺提供工艺操作平台和工艺基础。

所述核心区102的衬底100用于形成核心器件；所述高压区101的衬底100用于形成高压器件；所述高压器件的栅极电压高于所述核心器件的栅极电压，因此所述高压器件的栅介质层厚度大于所述核心器件的栅介质层厚度，即后续所述核心区102上所形成器件的栅介质层厚度较小，所述高压区101上所形成器件的栅介质层厚度较大。

本实施例中，所述衬底100材料为单晶硅。本发明其他实施例中，所述衬底的材料还可以选自多晶硅、非晶硅或者锗、锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。本发明另一些实施例中，所述衬底还可以为绝缘体上的硅衬底、绝缘体上的锗衬底或玻璃衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。

所述垫氧化层110在后续工艺中对所述衬底100的表面起到保护作用，避免所述衬底100表面受到刻蚀工艺的损伤；此外，所述垫氧化层110还可以在后续膜层和所述衬底100之间起到隔离作用，避免后续膜层与所述衬底100表面直接接触，从而为后续膜层的形成提供良好的表面，减少所述衬底100内位错缺陷的产生。

具体的，所述垫氧化层110的材料为氧化硅，可以通过对所述衬底100的表面进行热氧化的方式形成，因此所述垫氧化层110的形成不仅能够实现保护和隔离的作用，还能够修复所述衬底100表面的损伤，提高所述衬底100表面的质量。本发明其他实施例中，所述垫氧化层也可以通过化学气相沉积、物理气相沉积、原子层沉积或者炉管等膜层沉积方式形成。

需要说明的是，本实施例中，继续参考图6和图7，提供衬底100之后，所述形成方法还包括：对所述衬底100进行至少一次离子注入处理。

所述垫氧化层110在所述至少一次离子注入处理过程中，能够起到保护所述衬底100表面，避免离子注入处理直接对所述衬底100表面进行而使所述衬底100表面受到损伤，从而起到减少缺陷、改善所述衬底100表面质量的作用，进而能够有效减少所形成半导体结构中的缺陷，有利于改善所形成半导体结构的性能。

具体的，对所述衬底100进行至少一次离子注入处理的步骤包括：第一离子注入处理122(如图6所示)、第二离子注入处理121(如图6所示)和第三离子注入处理中的一种或者多种离子注入处理。

其中，如图6所示，对所述高压区101进行所述第一离子注入处理121，以在所述高压区101内形成高压阱区(图中未示出)；对所述核心区102进行所述第二离子注入处理122，以在所述核心区102内形成核心阱区(图中未示出)。

所述第一离子注入处理122和所述第二离子注入处理122的具体工艺参数与所形成高压器件和所形成核心器件的具体设计以及性能相关，本发明在此不再赘述。

此外，如图7所示，对所述核心区102或者所述高压区102进行所述第三离子注入处理，以形成阈值电压调制区(图中未示出)。

具体的，本实施例中，进行所述第三离子注入处理的步骤包括：对所述高压区101进行第三高压注入处理131，以在所述高压区101内形成高压调制掺杂区(图中未示出)；对所述核心区102进行第三核心注入处理132，以在所述核心区102内形成核心调制掺杂区(图中未示出)。

所述第三离子注入处理的具体工艺参数与所形成高压器件和所形成核心器件的具体设计以及性能相关，特别是所形成高压器件和所形成核心器件的阈值电压相关，本发明在此不再赘述。

需要说明的是，所述第一离子注入处理122、所述第二离子注入处理121和所述第三离子注入处理的工艺顺序并无限定：可以在完成所述第一离子注入处理122和所述第二离子注入处理121之后，进行所述第三离子注入处理；也可以在完成所述第三离子注入处理之后，进行所述第一离子注入处理122和所述第二离子注入处理121；也可以在所述第一离子注入处理122和所述第二离子注入处理121之间，进行所述第三离子注入处理。

还需要说明的是，本实施例中，根据所形成半导体结构的设计和性能，形成所述垫氧化层110之后，对所述衬底100进行了所述第一离子注入处理122、所述第二离子注入处理121和所述第三离子注入处理，即所述衬底100经过至少4次离子注入处理。本发明其他实施例中，在所形成半导体结构的设计和性能发生变化时，可以对所述衬底进行所述第一离子注入处理、所述第二离子注入处理和所述第三离子注入处理的中的一种或者任意两种离子注入处理。

参考图8，去除所述垫氧化层110(如图7所示)。

去除所述垫氧化层110，露出所述衬底100的表面，从而去除所述衬底100表面受损、具有缺陷的材料，露出未收到损伤、质量良好的衬底100表面，为后续工艺提供高质量的工艺表面。

本实施例中，在所述至少一次离子注入处理中，由于受到离子注入处理的冲击，所述垫氧化层110内会形成各种缺陷；随着所述垫氧化层110的去除，所述垫氧化层110内的缺陷也随之被去除；而由于有所述垫氧化层110的覆盖，所述衬底110的表面并未受到离子注入处理的冲击，表面质量良好，所以去除所述垫氧化层110的步骤，能够露出高质量的所述衬底110的表面，能够有效提高后续膜层的形成质量，有利于提高所形成半导体结构的性能。

另外，本实施例中，通过湿法刻蚀的方式去除所述垫氧化层110，从而能够降低去除所述垫氧化层110的工艺使所述衬底100表面受损，有利于改善所形成半导体结构的性能。

具体的，本实施例中，所述垫氧化层110的材料为氧化硅；所以可以通过氢氟酸或者缓冲氧化物刻蚀液(Buffered Oxide Etch，BOE)去除所述垫氧化层110。

参考图9，去除所述垫氧化层110之后，形成至少位于所述高压区101上的第一介质层141。

所述第一介质层141至少位于所述高压区101上，用于构成所述高压区101所形成高压器件的栅介质层。

本实施例中，在所述至少一次离子注入处理中受到离子注入处理冲击的所述垫氧化层110已经被去除，离子注入处理中所形成的缺陷也随之被去除，也就是说，所露出的衬底100的表面质量较高，因此所述第一介质层141的形成具有较好的工艺表面，所述第一介质层141的形成质量较高，有利于改善所形成半导体结构的质量。

具体的，所形成的半导体结构具有多晶硅栅极结构，所以所述第一介质层141的材料为氧化硅，即所述第一介质层141为所形成高压器件的栅氧化层。

此外，由于所述第一介质层141为高压器件的栅介质层，所以所述第一介质层141的厚度相对较大，以降低出现栅介质层击穿现象出现的几率。具体的，本实施例中，所述第一介质层141的厚度在

到

范围内。

本实施例中，所述第一介质层141可以通过化学气相沉积、物理气相沉积、原子层沉积或者炉管等膜层形成工艺形成于所述高压区101和所述核心区102上，即所述第一介质层141位于所述高压区101和所述核心区102上。

需要说明的是，如图9所示，形成所述第一介质层141之后，所述形成方法还包括：去除所述核心区102上的第一介质层141；在所述核心区102上形成第二介质层142。

去除所述第一介质层141的步骤用于露出所述核心区102的衬底100表面，从而为所述第二介质层141的形成提供工艺表面。

为了避免损伤所露出核心区102的衬底100表面，本实施例中，通过湿法刻蚀的方式去除所述核心区上第一介质层141。具体的，所述第一介质层141的材料为氧化硅；所以在所述高压区101上形成光刻胶或者其他材料的掩膜之后，通过氢氟酸或者缓冲氧化物刻蚀液(Buffered Oxide Etch，BOE)溶液去除所述核心区102上第一介质层141。

所述第二介质层142位于所述核心区102上，用于构成所述核心区102所形成核心器件的栅介质层。

如前所述，所述垫氧化层110的去除，露出高质量的所述衬底100表面，从而为所述第二介质层142的形成提供优良的工艺表面，能够有效提高所形成第二介质层

具体的，所形成的半导体结构具有多晶硅栅极结构，所以所述第二介质层142的材料为氧化硅，即所述第二介质层142为所形成核心器件的栅氧化层。

此外，由于所述第二介质层142为核心器件的栅介质层，所以所述第二介质层142的厚度相对较小，小于所述高压器件电栅介质层，即小于所述第一介质层141。具体的，本实施例中，所述第二介质层142的厚度在

到

范围内。

本实施例中，所述第二介质层142可以通过化学气相沉积、物理气相沉积、原子层沉积或者炉管等膜层形成工艺形成于所述核心区102上。

参考图10，在所述第一介质层141上形成硬掩膜层150。

所述硬掩膜层150用于在后续隔离结构的形成过程中起到刻蚀掩膜的作用，并在后续平坦化过程中，作为停止层，以标度平坦化的停止位置；本实施例中，所形成半导体结构是通过自对准多晶硅工艺形成栅极结构，所以所述硬掩膜层150用于在后续自对准多晶硅工艺过程中定义所述栅极结构的尺寸和位置，以实现栅极结构与有源区之间的自对准。

本实施例中，所述硬掩膜层150形成之前，所述高压区101上形成有所述第一介质层141，所述核心区102上形成有所述第二介质层142；所以如图10所示，形成所述硬掩膜层150的步骤中，在所述第一介质层141和所述第二介质层142上形成所述硬掩膜层150，即所述硬掩膜层150位于所述高压区101和所述核心区102上。

本实施例中，所述硬掩膜层150为叠层结构，所述硬掩膜层150包括第一掩膜151和位于所述第一掩膜151上的第二掩膜152。具体的，所述第一掩膜151的材料为多晶硅；所述第二掩膜152的材料为氮化硅。

采用叠层结构的硬掩膜层150，并且将所述第一掩膜151的材料设置为多晶硅，将所述第二掩膜152的材料设置为氮化硅，这种做法，能够在后续通过适当工艺去除所述硬掩膜层150，从而能够降低去除工艺对其他结构的影响，降低所述衬底110、所述第一介质层141和所述第二介质层142受损的可能，有利于扩大工艺窗口、降低工艺难度，有利于提高所形成半导体结构的性能。

本实施例中，所述第一掩膜151的厚度在

到

范围内。

所述第一掩膜151的厚度不宜太大也不宜太小。所述第一掩膜151的厚度如果太小，则可能会影响所述第一掩膜151的掩膜作用，后续刻蚀中难以保护不想被刻蚀的部分，不利于工艺窗口的扩大，无法保证所形成半导体结构的性能；所述第一掩膜151的厚度如果太大，则可能会引起材料浪费的问题，也会增大后续去除所述硬掩膜层150的工艺难度。

本实施例中，所述第二掩膜152的厚度在

到

范围内。

所述第二掩膜152的厚度不宜太大也不宜太小。所述第二掩膜152的厚度如果太小，则可能会影响所述第二掩膜152的掩膜作用，后续刻蚀中难以保护不想被刻蚀的部分，后续去除所述第一掩膜151的工艺可能会使所述衬底100、所述第一介质层141或者所述第二介质层142受损，不利于工艺窗口的扩大，无法保证所形成半导体结构的性能；所述第二掩膜152的厚度如果太大，则可能会引起材料浪费的问题，也会增大后续去除所述硬掩膜层150的工艺难度。

参考图11，以所述硬掩膜层150为掩膜，在所述核心区102和所述高压区101内形成隔离结构160。

所述隔离结构160用于定义有源区，并实现相邻半导体结构之间的电隔离。

本实施例中，所述隔离结构160的数量为多个，分布于所述核心区102和所述高压区101内，分别在所述核心区102和所述高压区101中定义出有源区。具体的，在所述高压区101的衬底100内，相邻隔离结构160之间的区域为高压有源区101a；在所述核心区102的衬底100内，相邻隔离结构160之间的区域为核心有源区102a。

由于所述隔离结构160形成时，所述垫氧化层110(如图7所示)已经被去除，所以形成所述隔离结构160之后，无需去除所述垫氧化层110，从而能够有效减少所述隔离结构160形成之后，湿法刻蚀工艺的使用次数，能够有效的改善相邻栅极结构之间间隙过小的问题，能够有效减少由于过刻蚀而出现悬垂现象的可能，有利于降低桥接、短路问题出现的几率，有利于降低后续所形成栅极结构内出现缺陷的几率，有利于所形成半导体结构性能的改善。

本实施例中，所述衬底100上还形成有所述第一介质层141、所述第二介质层142以及所述硬掩膜层150，所以形成所述隔离结构160的步骤包括：在所述衬底100、所述第一介质层141、所述第二介质层142和所述硬掩膜层150内形成所述隔离结构160。

具体的，形成所述隔离结构160的步骤包括：在所述硬掩膜层150上形成图形层，所述图形层用于定义所述隔离结构160的尺寸和位置，也用于定义所述核心有源区102a和所述高压有源区101a的尺寸和位置；以所述图形层为掩膜，依次刻蚀所述硬掩膜层160、所述第一介质层141或者所述第二介质层142以及所述衬底100，在所述衬底100内形成沟槽(图中未示出)；向所述沟槽内填充介质材料(图中未示出)，所述介质材料的顶部覆盖所述硬掩膜层150的顶部；通过化学机械研磨的方式对所述介质材料进行平坦化，所述平坦化至露出所述硬掩膜层150为止，从而形成顶部与所述硬掩膜层150顶部齐平的所述隔离结构160。

形成所述隔离结构160之后，参考图12和图13，去除所述硬掩膜层150。

去除所述硬掩膜层150，露出剩余的所述第一介质层141和所述第二介质层142，为后续栅极结构的形成提供基础。

本实施例中，通过湿法刻蚀的方式去除所述硬掩膜层150。具体的，去除所述硬掩膜层150的步骤包括：如图12所示，去除所述第二掩膜152，以露出所述第一掩膜151；如图13所示，去除所述第二掩膜152之后，去除所述第一掩膜151。

本实施例中，所述第二掩膜152的材料为氮化硅，所以通过氢氟酸去除所述第二掩膜152；所述第一掩膜151的材料为多晶硅，所以通过四甲基氢氧化铵溶液去除所述第一掩膜151。

四甲基氢氧化铵溶液对多晶硅材料具有较高的刻蚀选择比，能够有效降低去除所述第一掩膜151过程中，所述第一介质层141、所述第二介质层142、所述隔离结构160或者所述衬底100受到的影响，能够有效降低过刻蚀显现出现的几率，有利于改善所形成半导体结构的性能。

由于所述隔离结构160顶部与所述硬掩膜层150(如图11所示)齐平，因此去除所述硬掩膜层150之后，所述隔离结构160在所述高压有源区101a、所述核心有源区102a上分别围成开口182，而且所述高压有源区101a上的开口182底部露出所述第一介质层141；所述核心有源区102a上的开口182底部露出所述第二介质层142。

由于在所述隔离结构160形成之前，所述垫氧化层110(如图7所示)已经被去除，而且所述第一介质层141和所述第二介质层142也是在所述隔离结构160形成之前形成的，因此所述隔离结构160形成之后，仅需要去除所述硬掩膜层150，仅需要进行一次湿法刻蚀；所述隔离结构160形成之后，湿法刻蚀使用次数的减小，能够较好的维持所述开口182宽度D，所述开口182的宽度D扩大的可能性较小。

四甲基氢氧化铵溶液对多晶硅材料较高的刻蚀选择比，也能够保证所述开口182宽度D的维持，而且还能够有效降低所述开口182底部出现过刻蚀现象出现的可能，能够有效减少悬垂现象的出现。

参考图14和图15，形成位于所述第一介质层141上的第一栅极结构191和位于所述第二介质层142上的第二栅极结构192。

所述第一栅极结构191位于所述高压区101上，为所形成高压器件的浮栅结构；所述第二栅极结构192位于所述核心区102上，为所形成核心器件的浮栅结构。

本实施例中，所述隔离结构160在所述高压有源区101a、所述核心有源区102a上分别围成开口182；因此形成所述第一栅极结构191和所述第二栅极结构192的步骤中，所述第一栅极结构191至少部分位于所述高压有源区101a上的开口182内，所述第二栅极结构192至少部分位于所述核心有源区102a上的开口182内。

由于所述开口182的宽度D维持较好，所述开口182扩大的可能性较小，因此相邻开口182之间的距离得到了较好的维持，从而能够有效保证相邻所述第一栅极结构191之间间距，保证相邻所述第二栅极结构192之间间距，进而能够有效降低相邻所述第一栅极结构191和所述第二栅极结构192之间出现桥接、短路问题的几率，有利于提高所形成半导体结构的性能。

具体的，所述第一栅极结构191包括至少部分位于所述高压有源区101a上开口182内的浮栅极182和覆盖所述浮栅极182表面的存储叠层183；所述第二栅极结构192包括至少部分位于所述核心有源区102a上开口182内的浮栅极182和覆盖所述浮栅极182表面的存储叠层183。

所以，形成所述第一栅极结构191和所述第二栅极结构192的步骤包括：向所述高压有源区101a和所述核心有源区102a上的开口182(如图13所示)内填充浮栅材料，所述浮栅材料覆盖所述隔离结构160顶部；如图14所示，通过化学机械研磨，对所述浮栅材料进行平坦化，所述平坦化至露出所述隔离结构160位置，以形成顶部与所述隔离结构160顶部齐平的浮栅极182；如图15所示，形成所述浮栅极182之后，对所述隔离结构160进行回刻，降低所述隔离结构160的高度，露出所述浮栅极182的顶部和部分侧壁表面；在所述浮栅极182露出的表面上形成所述存储叠层183，所述存储叠层183覆盖所述浮栅极182顶部和所露出的侧壁表面，所述存储叠层183还覆盖所述隔离结构160的顶部。

具体的，所述浮栅材料为多晶硅，即所述浮栅极182的材料为多晶硅；所述存储叠层183为氧化硅、氮化硅和氧化硅的叠层。所述浮栅极182和所述存储叠层183的具体技术方案与现有技术相同，本发明在此不再赘述。

参考图10，示出了本发明半导体结构一实施例的剖面结构示意图。

如图10所示，所述半导体结构包括：衬底100，所述衬底100包括核心区101和高压区102；第一介质层141，至少位于所述高压区101上。

所述衬底100用于为后续工艺提供工艺操作平台和工艺基础。

所述核心区102的衬底100用于形成核心器件；所述高压区101的衬底100用于形成高压器件；所述高压器件的栅极电压高于所述核心器件的栅极电压，因此所述高压器件的栅介质层厚度大于所述核心器件的栅介质层厚度，即后续所述核心区102上所形成器件的栅介质层厚度较小，所述高压区101上所形成器件的栅介质层厚度较大。

本实施例中，所述衬底100材料为单晶硅。本发明其他实施例中，所述衬底的材料还可以选自多晶硅、非晶硅或者锗、锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。本发明另一些实施例中，所述衬底还可以为绝缘体上的硅衬底、绝缘体上的锗衬底或玻璃衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。

所述第一介质层141至少位于所述高压区101上，用于构成所述高压区101所形成高压器件的栅介质层。

具体的，所形成的半导体结构具有多晶硅栅极结构，所以所述第一介质层141的材料为氧化硅，即所述第一介质层141为所形成高压器件的栅氧化层。

此外，由于所述第一介质层141为高压器件的栅介质层，所以所述第一介质层141的厚度相对较大，以降低出现栅介质层击穿现象出现的几率。具体的，本实施例中，所述第一介质层141的厚度在

到

范围内。

所述第一介质层141形成之前，所述衬底100上的垫氧化层110(如图7所示)被去除；所述第一介质层141形成之后，再形成隔离结构(图中未示出)；因此所述半导体结构形成隔离结构之后湿法刻蚀的使用次数较小，能够有效的改善相邻栅极结构之间间隙过小的问题，能够有效减少由于过刻蚀而出现悬垂现象的可能，有利于降低桥接、短路问题出现的几率，有利于降低后续所形成栅极结构内出现缺陷的几率，有利于所形成半导体结构性能的改善。

需要说明的是，本实施例中，所述衬底100内还包括：核心阱区(图中未示出)、高压阱区(图中未示出)以及阈值电压调制区(图中未示出)中的一个或者多个掺杂区；其中，所述核心阱区位于所述核心区的衬底内；所述高压阱区位于所述高压区的衬底内；所述阈值电压调制区位于所述核心区或者所述高压区的衬底内。

所述核心阱区、所述高压阱区以及所述阈值电压调制区中至少一个是通过离子注入的方式形成的；所述垫氧化层110的去除，能够去除所述离子注入过程中的损伤，从而起到保护所述衬底100表面的作用。

所述核心阱区、所述高压阱区以及所述阈值电压调制区的具体技术方案与所述半导体结构中所述高压器件和所述核心器件的性能相关，本发明在此不再赘述。

需要说明的是，如图10所示，本实施例中，所述第一介质层141位于所述高压区101上；所述半导体结构还包括：第二介质层142，位于所述核心区102上。

所述第二介质层142位于所述核心区102上，用于构成所述核心区102所形成核心器件的栅介质层。

具体的，所形成的半导体结构具有多晶硅栅极结构，所以所述第二介质层142的材料为氧化硅，即所述第二介质层142为所形成核心器件的栅氧化层。

此外，由于所述第二介质层142为核心器件的栅介质层，所以所述第二介质层142的厚度相对较小，小于所述高压器件电栅介质层，即小于所述第一介质层141。具体的，本实施例中，所述第二介质层142的厚度在

到

范围内。

所述第二介质层142在隔离结构形成之前形成，能够进一步减少隔离结构形成之后，湿法刻蚀工艺的使用次数，能够有效的改善相邻栅极结构之间间隙过小的问题，能够有效减少由于过刻蚀而出现悬垂现象的可能，有利于降低桥接、短路问题出现的几率，有利于降低后续所形成栅极结构内出现缺陷的几率，有利于所形成半导体结构性能的改善。

需要说明的是，如图10所述，本实施例中，所述半导体结构还包括：硬掩膜层150，位于所述第一介质层141上；所述硬掩膜层150为叠层结构，所述硬掩膜层150包括第一掩膜151和位于所述第一掩膜151上的第二掩膜152。

所述硬掩膜层150用于在后续隔离结构的形成过程中起到刻蚀掩膜的作用，并在后续平坦化过程中，作为停止层，以标度平坦化的停止位置；本实施例中，所形成半导体结构是通过自对准多晶硅工艺形成栅极结构，所以所述硬掩膜层150用于在后续自对准多晶硅工艺过程中定义所述栅极结构的尺寸和位置，以实现栅极结构与有源区之间的自对准。

本实施例中，所述衬底100上还具有所述第一介质层141和所述第二介质层142，所以所述硬掩膜层151位于所述第一介质层141和所述第二介质层142上。

具体的，所述硬掩膜层150为叠层结构，所述硬掩膜层150包括第一掩膜151和位于所述第一掩膜151上的第二掩膜152。具体的，所述第一掩膜151的材料为多晶硅；所述第二掩膜152的材料为氮化硅。

采用叠层结构的硬掩膜层150，并且将所述第一掩膜151的材料设置为多晶硅，将所述第二掩膜152的材料设置为氮化硅，这种做法，能够在后续通过适当工艺去除所述硬掩膜层150，从而能够降低去除工艺对其他结构的影响，降低所述衬底110、所述第一介质层141和所述第二介质层142受损的可能，有利于扩大工艺窗口、降低工艺难度，有利于提高所形成半导体结构的性能。

本实施例中，所述第一掩膜151的厚度在

到

范围内。

所述第一掩膜151的厚度不宜太大也不宜太小。所述第一掩膜151的厚度如果太小，则可能会影响所述第一掩膜151的掩膜作用，后续刻蚀中难以保护不想被刻蚀的部分，不利于工艺窗口的扩大，无法保证所形成半导体结构的性能；所述第一掩膜151的厚度如果太大，则可能会引起材料浪费的问题，也会增大后续去除所述硬掩膜层150的工艺难度。

本实施例中，所述第二掩膜152的厚度在

到

范围内。

所述第二掩膜152的厚度不宜太大也不宜太小。所述第二掩膜152的厚度如果太小，则可能会影响所述第二掩膜152的掩膜作用，后续刻蚀中难以保护不想被刻蚀的部分，后续去除所述第一掩膜151的工艺可能会使所述衬底100、所述第一介质层141或者所述第二介质层142受损，不利于工艺窗口的扩大，无法保证所形成半导体结构的性能；所述第二掩膜152的厚度如果太大，则可能会引起材料浪费的问题，也会增大后续去除所述硬掩膜层150的工艺难度。

需要说明的是，本实施例中，所述半导体结构为本发明形成方法所形成，所以所述半导体结构的具体技术方案参考前述半导体结构形成方法的实施例，本发明在此不再赘述。

参考图16至图20，示出了本发明半导体结构形成方法另一实施例的剖面结构示意图。

本实施例与前述实施例相同之处，本发明在此不再赘述。本实施例与前述实施例不同之处在于，本实施例中，所述第二介质层在所述隔离结构形成之后形成。在所述隔离结构形成之后形成所述第二介质层，能够有效降低所述第二介质层受损的可能，有利于提高所形成第二介质层的质量，有利于所形成半导体结构性能的改善。

如图16所示，形成所述第一介质层241之后，所述第一介质层241还位于所述核心区202上，即所述第一介质层241位于所述高压区201和所述核心区202上。

所以如图17所示，所述硬掩膜层250位于所述第一介质层241上；所述隔离结构260贯穿所述硬掩膜层250、所述第一介质层241以及至少部分厚度的所述衬底100。

参考图18，形成隔离结构260之后，去除所述硬掩膜层(如图17所示)，露出所述第一介质层241。

与前述实施例类似，所述隔离结构260的顶部与所述硬掩膜层250顶部齐平，所以去除所述硬掩膜层250之后，所述隔离结构260在高压有源区201a和核心有源区202a上围成开口281；但是所述高压有源区201和所述核心有源区202a上所述开口281底部露出的均为所述第一介质层241。

参考图19，去除所述核心区202上的第一介质层241，露出所述核心区202的衬底100。

具体的，本实施例中，所述核心区202上，所述第一介质层241位于所述开口281底部的核心有源区202a上，所以去除核心区所述核心有源区202a上开口281底部的所述第一介质层241，从而露出所述核心有源区202a的衬底100表面。

去除所述第一介质层241的具体技术方案参考前述实施例所述，本发明在此不再赘述。

去除所述核心区202上的第一介质层241之后，参考图20，在所述核心区上形成第二介质层242。

本实施例中，形成所述第二介质层242的步骤包括：在所述核心有源区202a上开口281底部露出的所述衬底100表面形成所述第二介质层242。

所述第二介质层242在所述隔离结构260之后形成，从而能够避免所述第二介质层242受到形成所述隔离结构260工艺的影响，特别是可以避免所述第二介质层242受到形成所述隔离结构260过程中刻蚀工艺的损伤，因此能够有效的保证所述第二介质层242的质量，有利于提高所形成半导体结构的性能。

形成所述第二介质层242的具体技术方案参考前述实施例所述，本发明在此不再赘述。

形成所述第二介质层242之后，形成位于所述第一介质层241上的第一栅极结构和位于所述第二介质层242上的第二栅极结构。

具体的，形成所述第一栅极结构和所述第二栅极结构的具体技术方案参考前述实施例所述，本发明在此不再赘述。

参考图16，示出了本发明半导体结构另一实施例的剖面结构示意图。

本实施例与前述实施例相同之处，本发明在此不再赘述。本实施例与前述实施例不同之处在于，本实施例中，所述第一介质层241还延伸至所述核心区202上。

后续在形成隔离结构之后，去除所述核心区202上的第一介质层241，露出所述核心区202的衬底100表面；接着，在所露出的所述核心区202衬底100表面形成第二介质层。

在隔离结构之后形成所述第二介质层，能够避免所述第二介质层受到形成隔离结构工艺的影响，特别是可以避免第二介质层受到形成隔离结构过程中刻蚀工艺的损伤，因此能够有效的保证第二介质层的质量，有利于提高所形成半导体结构的性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：

提供衬底，所述衬底包括核心区和高压区，所述核心区和所述高压区上具有垫氧化层；

去除所述垫氧化层；

去除所述垫氧化层之后，形成至少位于所述高压区上的第一介质层；

在所述第一介质层上形成硬掩膜层；

以所述硬掩膜层为掩膜，在所述核心区和所述高压区内形成隔离结构。

2.如权利要求1所述的形成方法，其特征在于，提供衬底之后，去除所述垫氧化层之前，还包括：对所述衬底进行至少一次离子注入处理。

3.如权利要求2所述的形成方法，其特征在于，对所述衬底进行至少一次离子注入处理的步骤包括：第一离子注入处理、第二离子注入处理和第三离子注入处理中的一种或者多种离子注入处理；

其中，对所述高压区进行所述第一离子注入处理，以在所述高压区内形成高压阱区；

对所述核心区进行所述第二离子注入处理，以在所述核心区内形成核心阱区；

对所述核心区或者所述高压区进行所述第三离子注入处理，以形成阈值电压调制区。

4.如权利要求1所述的形成方法，其特征在于，所述第一介质层还位于所述核心区上；

形成隔离结构之后，所述形成方法还包括：

去除所述硬掩膜层，露出所述第一介质层；

去除所述核心区上的第一介质层，露出所述核心区的衬底；

在所述核心区上形成第二介质层；

形成位于所述第一介质层上的第一栅极结构和位于所述第二介质层上的第二栅极结构。

5.如权利要求1所述的形成方法，其特征在于，所述第一介质层位于所述高压区和所述核心区上；

所述形成方法还包括：

形成所述第一介质层之后，形成硬掩膜层之前，去除所述核心区上的第一介质层；

在所述核心区上形成第二介质层；

在所述第一介质层和所述第二介质层上形成所述硬掩膜层；

在所述衬底、所述第一介质层、所述第二介质层和所述硬掩膜层内形成所述隔离结构；

形成所述隔离结构之后，去除所述硬掩膜层；

形成位于所述第一介质层上的第一栅极结构和位于所述第二介质层上的第二栅极结构。

6.如权利要求1、4或5所述的形成方法，其特征在于，所述硬掩膜层为叠层结构，所述硬掩膜层包括第一掩膜和位于所述第一掩膜上的第二掩膜。

7.如权利要求6所述的形成方法，其特征在于，所述第一掩膜的材料为多晶硅；所述第二掩膜的材料为氮化硅。

8.如权利要求6所述的形成方法，其特征在于，所述第一掩膜的厚度在

到

范围内。

9.如权利要求6所述的形成方法，其特征在于，所述第二掩膜的厚度在

到

范围内。

10.如权利要求6所述的形成方法，其特征在于，通过湿法刻蚀的方式去除所述硬掩膜层。

11.如权利要求10所述的形成方法，其特征在于，去除所述硬掩膜层的步骤包括：

去除所述第二掩膜；

去除所述第二掩膜之后，去除所述第一掩膜。

12.如权利要求11所述的形成方法，其特征在于，所述第二掩膜的材料为氮化硅；通过氢氟酸去除所述第二掩膜。

13.如权利要求11所述的形成方法，其特征在于，所述第一掩膜的材料为多晶硅；通过四甲基氢氧化铵溶液去除所述第一掩膜。

14.如权利要求4或5所述的形成方法，其特征在于，通过湿法刻蚀的方式去除所述核心区上第一介质层。

15.如权利要求1所述的形成方法，其特征在于，通过湿法刻蚀的方式去除所述垫氧化层。

16.一种半导体结构，所述半导体结构由权利要求1～15任一项所述的形成方法形成，其特征在于，包括：

衬底，所述衬底包括核心区和高压区；

第一介质层，至少位于所述高压区上。

17.如权利要求16所述的半导体结构，其特征在于，所述第一介质层还延伸至所述核心区上。

18.如权利要求16所述的半导体结构，其特征在于，所述第一介质层位于所述高压区上；

所述半导体结构还包括：第二介质层，位于所述核心区上。

19.如权利要求16所述的半导体结构，其特征在于，所述衬底内还包括：核心阱区、高压阱区以及阈值电压调制区中的一个或者多个掺杂区；

其中，所述核心阱区位于所述核心区的衬底内；

所述高压阱区位于所述高压区的衬底内；

所述阈值电压调制区位于所述核心区或者所述高压区的衬底内。

20.如权利要求16所述的半导体结构，其特征在于，还包括：硬掩膜层，位于所述第一介质层上；

所述硬掩膜层为叠层结构，所述硬掩膜层包括第一掩膜和位于所述第一掩膜上的第二掩膜。

Images