KR100771812B1 - 플래시 메모리 소자 및 제조방법 - Google Patents
플래시 메모리 소자 및 제조방법 Download PDFInfo
- Publication number
- KR100771812B1 KR100771812B1 KR1020060106356A KR20060106356A KR100771812B1 KR 100771812 B1 KR100771812 B1 KR 100771812B1 KR 1020060106356 A KR1020060106356 A KR 1020060106356A KR 20060106356 A KR20060106356 A KR 20060106356A KR 100771812 B1 KR100771812 B1 KR 100771812B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- layer
- dielectric
- conductive
- semiconductor substrate
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 125000006850 spacer group Chemical group 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000004065 semiconductor Substances 0.000 claims abstract description 30
- 238000002955 isolation Methods 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 description 15
- 150000004767 nitrides Chemical class 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 제 1 도전막이 형성된 반도체 기판, 반도체 기판상에 형성된 유전체막 패턴, 유전체막 패턴상에 형성된 캐핑폴리막 패턴 및 유전체막 및 캐핑폴리막 패턴의 측벽에 형성되는 스페이서를 포함하는 플래시 메모리 소자로 구성된다.
플래시, 유전체막, 캐핑폴리막, 스페이서
Description
도 1은 본 발명의 제 1 실시예에 따른 플래시 메모리 소자의 레이아웃도 이다.
도 2a 내지 도 2d는 도 1에 따른 플래시 메모리 소자의 제조 방법을 나타낸 단면도이다.
도 3은 본 발명의 제 2 실시예에 따른 플래시 메모리 소자의 레이아웃도 이다.
도 4a 내지 도 4d는 도 3에 따른 플래시 메모리 소자의 제조 방법을 나타낸 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 300 : 반도체 기판 102, 302 : 게이트 산화막
104, 304 : 제 1 도전막 106, 306 : 소자분리막
108, 308 : 유전체막 110, 310 : 캐핑폴리막
112, 312 : 스페이서 114, 314 : 제 2 도전막
본 발명은 플래시 메모리 소자 및 제조방법에 관한 것으로, 특히 고전압 트랜지스터의 누설전류 발생을 억제하는 플래시 메모리 소자 및 제조방법에 관한 것이다.
플래시 메모리 소자는 복수의 메모리 셀들 및 복수의 고전압 트랜지스터들을 포함한다. 메모리 셀은 반도체 기판상에 게이트 산화막, 플로팅 게이트용 제 1 도전막, 유전체막 및 제 2 도전막이 순차적으로 적층된 구조로 형성된다. 메모리 셀의 유전체막은 제 1 도전막 및 제 2 도전막 간의 전류 흐름을 억제하는 역할을 한다. 반면에 고전압 트랜지스터는 복수의 메모리 셀들의 양 끝단에 형성되어 고전압을 전달한다. 고전압 트랜지스터는 제 1 도전막 및 제 2 도전막 간에 형성되는 유전체막에 식각 공정을 수행하여 유전체막의 일정부분을 오픈시켜 제 1 도전막 및 제 2 도전막이 서로 접하도록 형성한다. 그 이유는, 고전압 트랜지스터는 메모리 셀과 같이 데이터를 저장하는 역할이 아니라 고전압을 전달하는 역할을 하기 때문에 제 1 및 제 2 도전막 간을 서로 접하도록 해야하기 때문이다.
하지만, 형성되는 각각의 막(layer)이 서로 다른 도핑 농도로 형성되기 때문에, 이로 인한 식각 차이에 의해서 프로파일이 변형될 수 있고, 변형된 프로파일에 의해 누설전류가 발생할 수 있게 된다. 이러한 누설전류의 발생은 트랜지스터의 신뢰성을 낮추는 요인이 될 수 있다.
따라서 본 발명은 유전체막과 캐핑폴리막 간의 도핑 농도 차이에 의한 도전막의 변형을 감소하고자, 유전체막 및 캐핑폴리막의 식각영역 측벽에 스페이서막을 형성함으로써 후속 도전막 형성을 균일하게 하여 누설전류의 발생을 억제하는 플래시 메모리 소자의 제조하는 데 있다.
본 발명의 제 1 실시예에 따른 플래시 메모리 소자는, 제 1 도전막이 형성된 반도체 기판을 제공한다. 반도체 기판상에 형성된 유전체막 패턴을 포함한다. 유전체막 패턴상에 형성된 캐핑폴리막 패턴을 포함한다. 유전체막 및 캐핑폴리막 패턴의 측벽에 형성되는 스페이서를 포함한다. 유전체막 패턴은 제 1 도전막이 형성된 영역이 오픈된다.
본 발명의 제 1 실시예에 따른 플래시 메모리 소자의 제조방법은, 제 1 도전막이 형성된 반도체 기판을 제공한다. 반도체 기판상에 형성된 유전체막 패턴을 포함한다. 유전체막 패턴상에 형성된 캐핑폴리막 패턴을 포함한다. 제 1 도전막의 측벽에 형성되는 스페이서를 포함한다.
본 발명의 제 2 실시예에 따른 플래시 메모리 소자는, 반도체 기판에 제 1 도전막을 형성한다. 제 1 도전막을 포함하는 반도체 기판상에 유전체막을 형성한다. 유전체막 상에 유전체막을 보호하는 캐핑폴리막을 형성한다. 제 1 도전 막이 형성된 영역상의 캐핑폴리막 및 유전체막 일부를 제거하여 콘택홀을 형성한다. 콘택홀의 측벽에 스페이서를 형성한다. 스페이서를 포함하는 반도체 기판상에 제 2 도전막을 형성하는 단계를 포함한다. 스페이서는 상기 콘택홀 길이의 10 내지 50%의 길이로 형성한다.
본 발명의 제 2 실시예에 따른 플래시 메모리 소자의 제조방법은, 소자 분리막이 형성된 반도체 기판상에 제 1 도전막을 형성한다. 제 1 도전막을 포함하는 반도체 기판상에 유전체막 및 캐핑폴리막을 형성한다. 캐핑폴리막 및 유전막을 제거한다. 제 1 도전막의 측벽에 스페이서를 형성한다. 스페이서를 포함하는 반도체 기판상에 제 2 도전막을 형성하는 단계를 포함한다. 스페이서의 두께는 상기 소자 분리막 길이의 10 내지 50%가 되도록 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 제 1 실시예에 따른 플래시 메모리 소자의 레이아웃도 이다. 플래시 메모리 소자는 복수의 메모리 셀들(cell)을 포함한다. 복수의 메모리 셀들(cell)의 양 끝단에는 소오스 또는 드레인 선택 트랜지스터(SST 또는 DST)가 형성되는데, 설명의 편의를 위하여 소오스 선택 트랜지스터(SST)를 예로 설명하겠 다. 소자 분리막(102)을 포함하는 반도체 기판상에 소오스 선택 트랜지스터(SST) 형성시, 유전체막을 형성한 이후에 유전체막 콘택홀(304) 형성을 위한 식각 공정을 실시한다. 유전체막 콘택홀(104)을 액티브(300)상에만 형성한 경우의 도면으로써, 액티브(100) 상부 영역에 스페이서(106)를 형성한다. 스페이서(106)는 하부에 형성된 유전체막의 손상을 방지해 주어 전기적 특성 열화를 방지하는 역할을 한다. A-A' 방향의 단면도를 통하여 제조 방법을 설명하면 다음과 같다.
도 2a 내지 도 2d는 도 1에 따른 플래시 메모리 소자의 제조 방법을 나타낸 단면도이다.
도 2a를 참조하면, 반도체 기판(200)상에 게이트 산화막(202) 및 플로팅 게이트용 제 1 도전막(204)을 형성한다. 제 1 도전막(204), 게이트 산화막(202) 및 반도체 기판(200)의 소자분리 영역을 식각하여 트렌치를 형성한다. 트렌치 내부를 상화막으로 채워 소자분리막(206)을 형성한다. 소자분리막(206)은 이웃하는 소자와 소자 간을 이격시키는 역할을 한다.
도 2b를 참조하면, 소자분리막(206)을 포함한 반도체 기판(200) 및 제 1 도전막(204) 상에 유전체막(208) 및 유전체막(208)을 보호하기 위한 캐핑폴리막(210)을 순차적으로 형성한다.
도 2c를 참조하면, 제 1 도전막(204) 상의 캐핑폴리막(210) 및 유전체막(208) 일부를 식각하여 제 1 도전막(204)의 일부가 노출되도록 캐핑폴리막 패턴(210a) 및 유전체막 패턴(208a)을 형성하여 유전체막 콘택홀을 형성한다. 이는 제 1 도전막(204)과 후속 형성될 제 2 도전막이 서로 접하도록 하기 위함이다.
일반적으로, 유전체막 패턴(208a) 및 캐핑폴리막 패턴(210a)을 형성한 후 제 2 도전막을 바로 형성하면 캐핑폴리막 패턴(210a) 및 유전체막 패턴(208a)의 오픈영역과 차폐영역간의 도핑 농도 차이에 의해 단차가 발생할 수 있다. 구체적으로 설명하면, 유전체막 패턴(208a)을 보호하기 위한 캐핑폴리막 패턴(210a)은 도핑된 막으로 형성된다. 제 2 도전막을 형성하게 되면, 유전체막 콘택홀 내의 제 2 도전막과 콘택홀 이외의 영역(캐핑폴리막 패턴의 상부 영역)에 형성된 제 2 도전막 간에 도핑 증가율의 차이가 발생한다.
즉, 유전체막 콘택홀 내의 제 2 도전막은 제 1 도전막 및 캐핑폴리막 패턴(110a)에 의해서 이차적인 도핑 증가가 발생한다. 하지만, 캐핑폴리막 패턴(210a)의 상부에 형성된 제 2 도전막은 캐핑폴리막 패턴(210a)에 의해서만 이차적인 도핑 증가를 발생하게 된다. 따라서, 제 2 도전막 패턴의 평탄화 공정 시 식각 차이를 유발하게 되어 제 2 도전막의 유전체막 콘택홀 상부 영역과 콘택홀 이외의 영역간에 단차를 유발할 수 있다. 이는 제 2 도전막의 도핑 농도 차이에 의해 식각률 또는 화학적기계적평탄화(chemical mechanical polishing:CMP) 공정의 연마율이 달라지게 되어 발생하게 된다. 이러한 단차는 후속 제 2 도전막 상에 절연막으로 산화막 및 질화막 형성시에 단차를 그대로 유지하고 있다가 절연막 식각시에 드러나지 말아야 하는 질화막이 단차에 의해 드러날 수 있다. 그러면, 절연막 상부로 드러난 질화막을 통하여 후속 공정시 발생하는 불순물들이 산화막 및 게이트 산화막에 침투하게 되어 누설전류의 특성을 열화시킬 수 있게 된다.
이러한 열화를 방지하고자 유전체막 콘택홀을 형성한 이후에 캐핑폴리막 패 턴(210a) 및 제 1 도전막(204) 상부에 스페이서막을 형성한다. 스페이서막은 산화막, 질화막 및 언도프트(un-doped) 폴리실리콘막 중 어느 하나 또는 혼합하여 사용한다. 언도프트 실리콘막 대신 저농도 도프트 폴리실리콘막을 사용해도 무관하다. 이때 사용되는 저농도의 도핑 레벨은 0(언도프트) 내지 1E18 dopant/㎠으로 한다. 전면식각 또는 에치백(etch-back) 식각 공정을 수행하여 스페이서막을 제거하되, 유전체막 콘택홀의 측벽에는 스페이서(212)를 잔류시킨다. 스페이서(212)는 유전체막 콘택홀에 노출된 유전체막 페턴(208a) 및 캐핑폴리막 패턴(210a)을 모두 덮을 수 있도록 잔류시킨다. 스페이서(212)의 두께는 유전체막 콘택홀의 길이(I)의 10 내지 50%가 되도록 형성한다.
도 2d를 참조하면, 캐핑폴리막 패턴(210a) 및 스페이서(212)를 포함하는 유전체막 콘택홀을 모두 채우도록 콘트롤 게이트용 제 2 도전막(214)을 형성한다. 이때, 콘택홀 내부에 형성되는 제 2 도전막(214)은 제 1 도전막(204)에 의해서만 도핑 영향을 받는다. 반면에, 콘택홀 이외의 영역에서는 캐핑폴리막 패턴(210a)에 의해서만 도핑 영향을 받게 된다. 따라서, 제 2 도전막(214)은 전체적으로 유사한 도핑 농도를 유지할 수 있게 된다. 이로 인해, 제 2 도전막(214)을 화학적기계적평탄화(CMP) 공정을 실시하여도 연마공정이 실시된 제 2 도전막(214) 상부는 평평하게 된다. 후속 산화막, 질화막 및 절연막을 형성한 후, 평탄화를 위하여 절연막을 식각하여도 하부의 질화막이 노출되지 않는다. 이로써 소자의 누설전류 발생을 억제할 수 있다.
도 3은 본 발명의 제 2 실시예에 따른 플래시 메모리 소자의 레이아웃도 이 다. 플래시 메모리 소자는 복수의 메모리 셀들(cell)을 포함한다. 복수의 메모리 셀들(cell)의 양 끝단에는 소오스 또는 드레인 선택 트랜지스터(SST 또는 DST)가 형성되는데, 설명의 편의를 위하여 소오스 선택 트랜지스터(SST)를 예로 설명하겠다. 소자 분리막(302)을 포함하는 반도체 기판상에 소오스 선택 트랜지스터(SST) 형성시, 유전체막을 형성한 이후에 유전체막 콘택홀(304) 형성을 위한 식각 공정을 실시한다. 유전체막 콘택홀(304)을 형성하는 방법에는 여러 가지가 있을 수 있다. 액티브(300)상에만 콘택홀(304)을 형성할 수 있고, 액티브(300) 및 소자분리막(302) 상의 유전체막을 식각하여 콘택홀(304)을 형성할 수도 있다. 본 도면은 후자의 경우에 포함된다. 이때, 소자분리막(302)의 상부 영역에 스페이서(306)를 형성한다. 스페이서(306)는 하부에 형성된 유전체막의 손상을 방지해 주어 전기적 특성 열화를 방지하는 역할을 한다. B-B' 방향의 단면도를 통하여 제조 방법을 설명하면 다음과 같다.
도 4a 내지 도 4d는 도 3에 따른 플래시 메모리 소자의 제조 방법을 나타낸 단면도이다.
도 4a를 참조하면, 게이트 산화막 패턴(402) 및 제 1 도전막 패턴(404)이 형성된 반도체 기판(400)상의 트렌치에 소자분리를 위한 소자분리막(406)을 형성한다. 소자분리막(406) 및 제 1 도전막(404) 상에 유전체막(408) 및 캐핑폴리막(410)을 형성한다. 캐핑폴리막(410)은 후속 공정시 유전체막(408)의 손상을 방지해 주는 역할을 한다.
도 4b를 참조하면, 유전체막 콘택홀을 형성하기 위한 식각 공정을 수행하는 데, 캐핑폴리막(410)은 오버 식각에 의한 유전체막(408)의 손상을 방지하여 준다. 하지만, 식각 공정시 캐핑폴리막(410)의 일부가 식각되어 캐핑폴리막 패턴(410a)의 형태로 남게 되면 유전체막 패턴(408a)의 일부가 노출된다. 노출된 유전체막 패턴(408a)은 후속 공정시 손상을 유발할 수 있게 되고, 이로 인해 액티브가 손상될 수 있게 된다.
도 4c를 참조하면, 유전체막 패턴(408a) 및 액티브의 손상을 방지하기 위하여 제 1 도전막을 포함한 전체구조 상부에 스페이서막을 형성한다. 스페이서막에 전면식각 또는 에치백(etch-back) 공정을 실시하여 유전체막 콘택홀의 측벽에 스페이서(412)을 잔류시킨다. 스페이서(412)의 두께는 소자분리막(406) 길이(J)의 10 내지 50%가 되도록 한다.
스페이서(412)는 유전체막 패턴(408a)을 보호하는 역할을 하게 된다. 후속 공정시 유전체막 패턴(408a)의 손상에 의한 액티브의 손상을 방지하게 되어 소자를 보호하게 된다.
도 4d를 참조하면, 스페이서(412)를 포함하는 반도체 기판(400)상에 콘트롤 게이트용 제 2 도전막(414)을 형성한다. 제 2 도전막(414) 및 제 1 도전막(404)은 서로 접하여 전류가 흐를 수 있도록 한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기 설명한 바와 같이 유전체막 콘택홀의 측벽에 스페이서를 형성함에 따른 효과는 다음과 같다.
첫째, 콘트롤 게이트용 도전막을 형성할 시에, 유전체막 상의 도핑된 캐핑폴리막과의 도핑 농도 차이를 줄여서 도전막의 도핑 농도를 균일하게 유지함으로써 후속 공정시 형성되는 막의 프로파일을 개선시킬 수 있다.
둘째, 유전체막 콘택홀 형성 이후에 후속 공정 진행시, 유전체막의 손상을 줄여줌으로써 액티브가 손상되는 것을 방지할 수 있다.
셋째, 상기 효과에 의하여 소자의 누설전류 발생을 감소할 수 있다.
Claims (7)
- 제 1 도전막이 형성된 반도체 기판;상기 반도체 기판상에 형성된 유전체막 패턴;상기 유전체막 패턴상에 형성된 캐핑폴리막 패턴; 및상기 유전체막 및 캐핑폴리막 패턴의 측벽에 형성되는 스페이서를 포함하는 플래시 메모리 소자.
- 제 1 항에 있어서,상기 유전체막 패턴은 상기 제 1 도전막이 형성된 영역이 오픈된 플래시 메모리 소자.
- 제 1 도전막이 형성된 반도체 기판;상기 반도체 기판상에 형성된 유전체막 패턴;상기 유전체막 패턴상에 형성된 캐핑폴리막 패턴; 및상기 제 1 도전막의 측벽에 형성되는 스페이서를 포함하는 플래시 메모리 소자.
- 반도체 기판에 제 1 도전막을 형성하는 단계;상기 제 1 도전막을 포함하는 반도체 기판상에 유전체막을 형성하는 단계;상기 유전체막 상에 유전체막을 보호하는 캐핑폴리막을 형성하는 단계;상기 제 1 도전막이 형성된 영역상의 상기 캐핑폴리막 및 유전체막 일부를 제거하여 콘택홀을 형성하는 단계;상기 콘택홀의 측벽에 스페이서를 형성하는 단계; 및상기 스페이서를 포함하는 반도체 기판상에 제 2 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 스페이서는 상기 콘택홀 길이의 10 내지 50%의 길이로 형성하는 플래시 메모리 소자의 제조 방법.
- 소자 분리막이 형성된 반도체 기판상에 제 1 도전막을 형성하는 단계;상기 제 1 도전막을 포함하는 반도체 기판상에 유전체막 및 캐핑폴리막을 형성하는 단계;상기 캐핑폴리막 및 유전막을 제거하는 단계;상기 제 1 도전막의 측벽에 스페이서를 형성하는 단계;상기 스페이서를 포함하는 반도체 기판상에 제 2 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 6 항에 있어서,상기 스페이서의 두께는 상기 소자 분리막 길이의 10 내지 50%가 되도록 하는 플래시 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060106356A KR100771812B1 (ko) | 2006-10-31 | 2006-10-31 | 플래시 메모리 소자 및 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060106356A KR100771812B1 (ko) | 2006-10-31 | 2006-10-31 | 플래시 메모리 소자 및 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100771812B1 true KR100771812B1 (ko) | 2007-10-30 |
Family
ID=38816421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060106356A KR100771812B1 (ko) | 2006-10-31 | 2006-10-31 | 플래시 메모리 소자 및 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100771812B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020095690A (ko) * | 2001-06-15 | 2002-12-28 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| KR20050108981A (ko) * | 2004-05-14 | 2005-11-17 | 주식회사 하이닉스반도체 | 낸드 플래쉬 메모리 소자의 제조 방법 |
| KR20060099179A (ko) * | 2005-03-10 | 2006-09-19 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
-
2006
- 2006-10-31 KR KR1020060106356A patent/KR100771812B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020095690A (ko) * | 2001-06-15 | 2002-12-28 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| KR20050108981A (ko) * | 2004-05-14 | 2005-11-17 | 주식회사 하이닉스반도체 | 낸드 플래쉬 메모리 소자의 제조 방법 |
| KR20060099179A (ko) * | 2005-03-10 | 2006-09-19 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100668862B1 (ko) | 리세스 채널 트랜지스터 및 그 형성방법 | |
| KR100801729B1 (ko) | 함몰된 게이트구조를 갖는 트랜지스터 및 그 제조방법 | |
| US20190273083A1 (en) | Dynamic random access memory structure and method for forming the same | |
| US7875540B2 (en) | Method for manufacturing recess gate in a semiconductor device | |
| KR100833437B1 (ko) | 낸드 플래시 메모리 소자의 제조방법 | |
| US20080160698A1 (en) | Method for fabricating a semiconductor device | |
| KR20120128518A (ko) | 반도체 소자의 제조 방법 | |
| US8129816B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR100771812B1 (ko) | 플래시 메모리 소자 및 제조방법 | |
| KR100847388B1 (ko) | 반도체 메모리 소자 및 그의 제조 방법 | |
| KR20120121723A (ko) | 반도체 소자 및 그 형성 방법 | |
| KR20110080783A (ko) | 반도체 소자의 제조방법 | |
| KR100607329B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| US11195841B2 (en) | Integrated circuit and method for manufacturing the same | |
| KR20080071809A (ko) | 반도체 소자의 형성 방법 | |
| KR20110001585A (ko) | 반도체 소자의 게이트 패턴 및 그 형성방법 | |
| KR20090087645A (ko) | 리세스 채널 어레이 트랜지스터를 구비하는 반도체 소자의제조 방법 | |
| KR20060119354A (ko) | 리세스 게이트 전극 형성 방법 | |
| KR20040082482A (ko) | 자기정렬 콘택 패드의 형성방법 | |
| KR101030298B1 (ko) | 스택 게이트형 플래쉬 메모리 소자의 제조 방법 | |
| KR20120004804A (ko) | 반도체 장치 제조 방법 | |
| KR20070093728A (ko) | Ｎａｎｄ형 플래쉬 메모리 소자의 제조 방법 | |
| CN115249660A (zh) | 半导体结构的制作方法 | |
| KR20080101378A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR20080060424A (ko) | 반도체 소자의 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100920 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |