KR20050108981A - 낸드 플래쉬 메모리 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 낸드 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 소자 격리용 하드 마스크층을 사용하여 폴리실리콘층을 식각하고, 하드 마스크층 및 폴리실리콘층이 적층된 패턴의 측벽에 버퍼 절연막 스페이서를 형성하고, 이후 버퍼 절연막 스페이서가 형성된 패턴을 식각 마스크로 하여 게이트 산화막/터널 산화막 및 반도체 기판을 식각하여 트렌치를 형성하고, 이후 웰 산화 공정 및 트렌치 매립 공정 등의 후속 공정을 실시하므로, 기존 공정에서, 게이트 산화막/터널 산화막의 에지 부분에 발생하는 손상 및 액티브 지역의 에지 부분의 보론 세그리게이션에 의해 발생하는 역협곡 현상으로 인한 험프(hump) 발생을 방지할 수 있다.

Description

낸드 플래쉬 메모리 소자의 제조 방법{Method of manufacturing NAND flash memory device}
본 발명은 낸드 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 셀프 얼라인 쉘로우 트렌치 아이소레이션(Self Align Shallow Trench Isolation; 이하 SA-STI라 칭함) 스킴(scheme)을 적용하는 플래쉬 메모리 소자에서, 게이트 산화막/터널 산화막의 에지 부분에 발생하는 손상 및 액티브 지역의 에지 부분의 보론 세그리게이션(boron segregation)에 의해 발생하는 역협곡 현상(inverse narrow width effect; INWE)으로 인한 험프(hump) 발생을 방지할 수 있는 낸드 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
일반적으로, 낸드 플래쉬 메모리 소자는 터널 산화막의 막질을 확보하기 위하여 얇은 두께의 플로팅 게이트용 폴리실리콘층을 사용하여 버텀 게이트 프로파일(bottom gate profile)을 먼저 확보하고 후에 얕은 트렌치 격리(STI) 공정을 실시하는 셀프 얼라인 쉘로우 트렌치 아이소레이션(SA-STI scheme)을 사용하고 있다.
도 1a 내지 도 1e는 셀프 얼라인 쉘로우 트렌치 아이소레이션 스킴을 적용하는 종래 낸드 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이고, 도 2는 도 1c의 'A' 부분의 확대도이고, 도 3은 도 1d의 'B' 부분의 확대도이다.
낸드 플래쉬 메모리 소자는 셀 영역, 저전압 트랜지스터 영역 및 고전압 트랜지스터 영역으로 이루어지는데, 고전압 트랜지스터 영역의 게이트 산화막은 두께가 두꺼운 반면, 저전압 트랜지스터의 게이트 산화막과 셀 영역의 터널 산화막은 두께가 얇으면서 유사하기 때문에 설명의 편이상 셀 영역과 고전압 트랜지스터 영역만을 도시하여 설명하기로 한다.
도 1a를 참조하며, 셀 영역(CELL)의 반도체 기판(11) 상에는 두께가 얇은 터널 산화막(12a)을 형성하고, 고전압 트랜지스터 영역(HV)의 반도체 기판(11) 상에는 두께가 두꺼운 고전압용 게이트 산화막(12b)을 형성한다. 터널 산화막 및 게이트 산화막(12a 및 12b) 상에 제 1 폴리실리콘층(13)을 형성한다. 제 1 폴리실리콘층(13) 상에 하드 마스크층(14)을 형성한다. 하드 마스크층(14) 상에 소자 격리 영역이 개방된 소자 격리용 마스크층 패턴(15)을 형성한다.
상기에서, 터널 산화막(12a)은 일반적으로 50 내지 100 Å의 두께로 형성하고, 게이트 산화막(12b)은 일반적으로 300 내지 400 Å의 두께로 형성하기 때문에 고전압 트랜지스터 영역(HV)과 셀 영역(CELL)간에 단차가 발생하게 된다. 하드 마스크층(14)은 주로 질화물 계통으로 형성하고, 소자 격리용 마스크층 패턴(15)은 포토레지스트로 형성한다.
도 1b를 참조하면, 소자 격리용 마스크층 패턴(15)을 식각 마스크로 한 식각 공정으로 하드 마스크층(14)을 식각하여 하드 마스크층 패턴(14p)을 형성하고, 소자 격리용 마스크층 패턴(15)을 제거한다.
도 1c를 참조하면, 하드 마스크층 패턴(14p)을 식각 마스크로 한 식각 공정으로 제 1 폴리실리콘층(13), 터널 산화막(12a), 게이트 산화막(12b) 및 반도체 기판(11)을 식각하여 소정 깊이의 트렌치(16)를 형성한다. 셀 영역(CELL)에서 패터닝된 제 1 폴리실리콘층(13)은 셀의 플로팅 게이트의 일부가 되고, 고전압 트랜지스터 영역(HV)에서 패터닝된 제 1 폴리실리콘층(13)은 고전압용 트랜지스터의 게이트의 일부가 된다.
도 1d를 참조하면, 트렌치 세정 공정을 실시한 후, 웰 산화 공정을 실시하여 트렌치(16)의 측벽에 웰 산화막(17)을 형성한다.
도 1e를 참조하면, 웰 산화막(17)이 형성된 트렌치(16)를 고밀도 플라즈마 산화물질 등의 절연물을 채운 후, 화학적 기계적 연마(CMP) 공정을 실시하고, 하드 마스크층 패턴(14p)을 제거하고, 세정 공정 등을 실시하여 트렌치(16) 내에 고립 형태의 소자 격리막(18)을 형성한다. 소자 격리막(18) 및 제 1 폴리실리콘층(13)을 포함한 전체 구조 상에 제 2 폴리실리콘층(19)을 형성한다.
이후, 게이트 형성 공정, 접합부 형성 공정, 콘택 형성 공정 등을 통해 낸드 플래쉬 메모리 소자가 제조된다.
상기한 종래 방법에서, 트렌치(16)는 하드 마스크층 패턴(14p)을 식각 마스크로 하여 형성되는데, 트렌치(16)를 형성하기 위한 식각 공정 중 터널 산화막(12a) 및 게이트 산화막(12b) 식각 공정 시 두께가 두꺼운 게이트 산화막(12b)을 식각 타겟으로 하여 공정을 실시해야 하므로, 도 2에 도시된 바와 같이, 셀 영역(CELL)의 터널 산화막 에지 부분(20)이 식각 손상(etch damage)을 입게되어 터널 산화막(12a)에 언더 컷(under cut) 현상이 발생되는 등의 문제가 있다. 언더 컷 현상은 후속 트렌치 세정 공정 등에 의해 더욱 심화된다. 이러한 터널 산화막(12a)의 식각 손상은 고 신뢰성(high reliability)을 요구하는 플래쉬 셀에는 치명적이다.
또한, 트렌치(16)를 형성하기 위한 식각 공정은 터널 산화막(12a) 뿐만 아니라 게이트 산화막(12b)에도 손상을 입히게 되는데, 터널 산화막(12a) 및 게이트 산화막(12b)의 손상을 보상하면서 트렌치(16) 표면의 식각 손상을 보상하기 위하여 웰 산화 공정을 실시하는데, 이러한 웰 산화 공정 등의 후속 열처리 공정에 의해, 도 3에 도시된 바와 같이, 고전압 트랜지스터 영역(HV)에서 채널 문턱 전압 조절용 불순물 이온인 보론이 트렌치 측벽 부분(30) 특히 모서리 부분에서 세그리게이션(segregation)되어 역협곡 현상(inverse narrow width effect; INWE)이 발생하여 고전압 트랜지스터의 험프(hump)를 발생하게 된다. 험프가 발생되는 것은 트렌치 형성을 위한 식각 공정, 트렌치 세정 공정 및 웰 산화 공정에 의한 보론 세그리게이션의 현상에 따른 것으로, 상기한 종래 방법으로 낸드 플래쉬 메모리 소자를 제조할 경우, 도 3에 도시된 바와 같이, 트렌치 측벽 부분(30)이 보론 세그리게이션 영역이 되며, 이 영역은 게이트와 중첩되어 직접 칩 동작에 영향을 미치기 때문에 험프로 인한 칩 동작은 치명적인 고장을 발생할 수밖에 없다. 고전압 트랜지스터 영역에서 정상적인 트랜지스터와 험프가 발생한 트랜지스터의 id-Vg 커브를 나타낸 도 7의 그래프에서 알 수 있듯이, 험프가 발생한 트랜지스터와 정상적인(normal) 트랜지스터를 비교할 경우 문턱전압(Vt) 이전의 누설(leakage)에 의한 칩 동작에 치명적인 고장(fail)을 발생시키게 된다.
상기한 바와 같이, 종래 방법은 셀 영역(CELL)에서 터널 산화막(12a)의 식각 손상으로 인해 고 신뢰성을 요구하는 플래쉬 셀 동작에 치명적인 고장을 발생시키며, 고전압 트랜지스터 영역(HV)에서 채널 에지 부분에 험프가 발생하여 칩 동작에 치명적인 고장을 발생시키는 문제가 있다.
따라서, 본 발명은 터널 산화막의 손상을 방지하여 셀의 신뢰성을 향상시키면, 보론 세그리게이션 영역이 게이트와 중첩되지 않도록 하여 험프로 인한 칩 고장을 방지할 수 있는 낸드 플래쉬 메모리 소자의 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 측면에 따른 낸드 플래쉬 메모리 소자의 제조 방법은 반도체 기판 상에 셀의 터널 산화막 및 고전압 트랜지스터의 게이트 산화막을 형성한 후, 전체 구조 상에 제 1 폴리실리콘층을 형성하는 단계; 상기 제 1 폴리실리콘층 상에 하드 마스크층 패턴을 형성하는 단계; 상기 하드 마스크층 패턴을 이용하여 상기 제 1 폴리실리콘층을 패터닝하는 단계; 상기 패터닝된 제 1 폴리실리콘층 및 상기 하드 마스크층 패턴의 적층 구조 측벽에 버퍼 절연막 스페이서를 형성하는 단계; 상기 하드 마스크층 패턴 및 상기 버퍼 절연막 스페이서를 식각 마스크로 한 트렌치 식각 공정으로 상기 터널 산화막, 상기 게이트 산화막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계; 웰 산화 공정을 실시하여 상기 트렌치의 측벽에 웰 산화막을 형성하는 단계; 상기 웰 산화막이 형성된 상기 트렌치를 절연물로 채우고, 연마 공정 및 상기 하드 마스크층 패턴 제거 공정을 실시하여 소자 격리막을 형성한 후, 전체 구조 상에 제 2 폴리실리콘층을 형성하는 단계를 포함한다.
상기 터널 산화막은 50 내지 100 Å의 두께로 형성하고, 상기 게이트 산화막은 300 내지 400 Å의 두께로 형성한다.
상기 하드 마스크층 패턴은 질화물 계통으로 형성한다.
상기 제 1 폴리실리콘층 패터닝 공정시 과도 식각 단계를 더 포함하여 상기 터널 산화막을 제거시키고, 상기 버퍼 절연막 스페이서를 형성한다.
상기 폴리실리콘층 패터닝 후에 700 내지 1000℃의 온도에서 NH3 어닐을 실시하는 단계를 더 포함한다.
상기 버퍼 절연막 스페이서는 질화물이나 산화물로 버퍼 절연막을 30 내지 200Å의 두께로 증착한 후, 스페이서 식각 공정으로 식각하여 형성하거나, 상기 제 1 폴리실리콘층을 패터닝한 후에 700 내지 1000℃의 온도에서 열산화시켜 상기 패터닝된 제 1 폴리실리콘층의 측벽에 형성되는 열산화막으로 형성한다.
상기 트렌치 형성 후에 트렌치 세정 공정을 실시하는 단계를 더 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면상에서 동일 부호는 동일 요소를 지칭한다.
도 4a 내지 도 4g는 셀프 얼라인 쉘로우 트렌치 아이소레이션 스킴을 적용하는 종래 낸드 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이고, 도 5는 도 4e의 'C' 부분의 확대도이고, 도 6은 도 4f의 'D' 부분의 확대도이다.
낸드 플래쉬 메모리 소자는 셀 영역, 저전압 트랜지스터 영역 및 고전압 트랜지스터 영역으로 이루어지는데, 고전압 트랜지스터 영역의 게이트 산화막은 두께가 두꺼운 반면, 저전압 트랜지스터의 게이트 산화막과 셀 영역의 터널 산화막은 두께가 얇으면서 유사하기 때문에 설명의 편이상 셀 영역과 고전압 트랜지스터 영역만을 도시하여 설명하기로 한다.
도 4a를 참조하며, 셀 영역(CELL)의 반도체 기판(41) 상에는 두께가 얇은 터널 산화막(42a)을 형성하고, 고전압 트랜지스터 영역(HV)의 반도체 기판(41) 상에는 두께가 두꺼운 고전압용 게이트 산화막(42b)을 형성한다. 터널 산화막 및 게이트 산화막(42a 및 42b) 상에 제 1 폴리실리콘층(43)을 형성한다. 제 1 폴리실리콘층(43) 상에 하드 마스크층(44)을 형성한다. 하드 마스크층(44) 상에 소자 격리 영역이 개방된 소자 격리용 마스크층 패턴(45)을 형성한다.
상기에서, 터널 산화막(42a)은 일반적으로 50 내지 100 Å의 두께로 형성하고, 게이트 산화막(12b)은 일반적으로 300 내지 400 Å의 두께로 형성하기 때문에 고전압 트랜지스터 영역(HV)과 셀 영역(CELL)간에 단차가 발생하게 된다. 하드 마스크층(44)은 주로 질화물 계통으로 형성하고, 소자 격리용 마스크층 패턴(45)은 포토레지스트로 형성한다.
도 4b를 참조하면, 소자 격리용 마스크층 패턴(45)을 식각 마스크로 한 식각 공정으로 하드 마스크층(44)을 식각하여 하드 마스크층 패턴(44p)을 형성한다.
도 4c를 참조하면, 하드 마스크층 패턴(44p)을 식각 마스크로 한 식각 공정으로 제 1 폴리실리콘층(43)을 식각한 후, 전체 구조 상부에 버퍼 절연막(400)을 형성한다. 한편, 하드 마스크층 패턴(44p)을 식각 마스크로 한 식각 공정으로 제 1 폴리실리콘층(43)을 식각할 때 과도 식각하여 셀 영역(CELL)의 터널 산화막(42a)이 제거되도록 한 후에 버퍼 절연막(400)을 형성할 수 있다. 셀 영역(CELL)에서 패터닝된 제 1 폴리실리콘층(43)은 셀의 플로팅 게이트의 일부가 되고, 고전압 트랜지스터 영역(HV)에서 패터닝된 제 1 폴리실리콘층(43)은 고전압용 트랜지스터의 게이트의 일부가 된다.
상기에서, 버퍼 절연막(400)은 소자 격리용 트렌치를 형성하기 전에 터널 산화막(42a) 및 게이트 산화막(42b)을 보호하는 역할을 한다. 버퍼 절연막(400)은 질화물이나 산화물을 30 내지 200Å의 두께로 증착하여 형성한다.
버퍼 절연막(400)을 형성하기 전에 제 1 폴리실리콘층(43)의 측벽을 보호하기 위하여 700 내지 1000℃의 온도에서 NH3 어닐(anneal)을 실시한다.
도 4d를 참조하면, 버퍼 절연막(400)을 스페이서 식각 공정으로 식각하여 하드 마스크층 패턴(44p) 및 제 1 폴리실리콘층(43)의 적층 구조 측벽에 버퍼 절연막 스페이서(400s)를 형성한다.
상기에서, 버퍼 절연막 스페이서(400s)는 후속 소자 격리용 트렌치 형성 공정시 터널 산화막(42a) 및 게이트 산화막(42b)을 보호하는 역할을 할뿐만 아니라 후속 웰 산화 공정과 같은 열처리에 의한 보론 세그리게이션 발생 영역이 게이트와 중첩되지 않도록 하는 역할도 한다.
한편, 상기한 공정으로 버퍼 절연막 스페이서(400s)를 형성하지 않고 하드 마스크층 패턴(44p)을 이용한 식각 공정으로 제 1 폴리실리콘층(43)을 패터닝한 후에 제 1 폴리실리콘층(43)의 측벽을 700 내지 1000℃의 온도에서 열산화시켜 제 1 폴리실리콘층(43)의 측벽에 형성되는 열산화막으로 된 버퍼 절연막 스페이서(400s)로 상기한 역할들을 수행하도록 할 수 있다.
도 4e를 참조하면, 하드 마스크층 패턴(44p) 및 버퍼 절연막 스페이서(400s)를 식각 마스크로 한 트렌치 식각 공정으로 터널 산화막(42a), 게이트 산화막(42b) 및 반도체 기판(41)을 식각하여 소정 깊이의 트렌치(46)를 형성한다.
도 4f를 참조하면, 트렌치 세정 공정을 실시한 후, 웰 산화 공정을 실시하여 트렌치(46)의 측벽에 웰 산화막(47)을 형성한다.
도 4g를 참조하면, 웰 산화막(47)이 형성된 트렌치(46)를 고밀도 플라즈마 산화물질 등의 절연물을 채운 후, 화학적 기계적 연마(CMP) 공정을 실시하고, 하드 마스크층 패턴(44p)을 제거하고, 세정 공정 등을 실시하여 트렌치(46) 내에 고립 형태의 소자 격리막(48)을 형성한다. 소자 격리막(48) 및 제 1 폴리실리콘층(43)을 포함한 전체 구조 상에 제 2 폴리실리콘층(49)을 형성한다.
이후, 게이트 형성 공정, 접합부 형성 공정, 콘택 형성 공정 등을 통해 낸드 플래쉬 메모리 소자가 제조된다.
상기한 본 발명의 실시예에서는 하드 마스크층 패턴(44p)을 식각 마스크로 하여 제 1 폴리실리콘층(43)을 먼저 노출시키고, 소자 격리용 트렌치 형성 공정시 터널 산화막(42a) 및 게이트 산화막(42b)을 보호하면서 웰 산화 공정과 같은 열처리에 의한 보론 세그리게이션 발생 영역이 게이트와 중첩되지 않도록 버퍼 절연막 스페이서(400s)를 형성하고, 이후 하드 마스크층 패턴(44p) 및 버퍼 절연막 스페이서(400s)를 식각 마스크로 하여 터널 산화막(42a), 게이트 산화막(42b) 및 반도체 기판(41)을 식각하여 트렌치(46)를 형성하므로, 도 5에 도시된 바와 같이, 셀 영역(CELL)의 터널 산화막 에지 부분(50)이 식각 손상(etch damage)을 입지 않게 되며, 액티브 영역이 도 2와 비교해 볼 때 버퍼 절연막 스페이서(400s)의 최초 두께인 제 1 두께(t1) 만큼 더 확보되고, 식각 진행 동안에 버퍼 절연막 스페이서(400s)의 식각 소모량만큼 제 2 두께(t2)가 트렌치(46)의 모서리 부분을 이루게 된다. 제 1 두께(t1)는 보론 세그리게이션 발생 영역이 게이트와 중첩되지 않도록 하기 위해 확보된 것이며, 식각 공정에 따라 부수적으로 생기는 제 2 두께(t2)는 후속 산화 공정 등에 의한 트렌치(46) 모서리의 라운딩(rounding)을 유리하게 한다. 따라서, 기존 방법에서 발생되는 터널 산화막의 식각 손상이 방지되므로 고 신뢰성(high reliability)의 플래쉬 셀을 얻을 수 있다.
또한, 트렌치(46)를 형성하기 위한 식각 공정시 트렌치(46) 표면의 식각 손상을 보상하기 위하여 웰 산화 공정을 실시하는데, 이러한 웰 산화 공정 등의 후속 열처리 공정에 의해, 도 6에 도시된 바와 같이, 고전압 트랜지스터 영역(HV)에서 채널 문턱 전압 조절용 불순물 이온인 보론이 트렌치 측벽 부분(60) 특히 모서리 부분에서 세그리게이션(segregation)되어 역협곡 현상(inverse narrow width effect; INWE)이 발생하여 고전압 트랜지스터의 험프(hump)를 발생하게 된다. 그런데, 도 5에 도시된 같이, 액티브 영역이 제 1 두께(t1) 만큼 더 확보한 상태에서 웰 산화막 공정을 실시하게 되므로, 도 6에 도시된 바와 같이, 제 3 두께(t3) 만큼 게이트와 중첩되지 않고, 이로 인하여 트렌치 측벽 부분(60)에 보론 세그리게이션 영역이 생기더라도 이 영역이 직접 칩 동작에 영향을 미치지 않아 험프로 인한 칩 동작의 치명적인 고장이 방지된다. 즉, 본 발명은 보론 세그리게이션 영역이 될 부분의 액티브 영역을 더 확보하므로, 실제 게이트는 식각 공정 및 세정 공정으로부터 보호된 버진(virgin)한 액티브 영역에서 동작하게 된다.
상술한 바와 같이, 본 발명은 게이트 산화막/터널 산화막의 에지 부분에 발생하는 손상 및 액티브 지역의 에지 부분의 보론 세그리게이션에 의해 발생하는 역협곡 현상으로 인한 험프 발생을 방지할 수 있어, 트렌치 식각 및 세정의 공정 마진을 확보할 수 있고, 소자의 수율 및 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1e는 종래 낸드 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도;
도 2는 도 1c의 'A' 부분의 확대도;
도 3은 도 1d의 'B' 부분의 확대도;
도 4a 내지 도 4g는 본 발명의 실시예에 따른 낸드 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도;
도 5는 도 4e의 'C' 부분의 확대도;
도 6은 도 4f의 'D' 부분의 확대도; 및
도 7은 고전압 트랜지스터 영역에서 정상적인 트랜지스터와 험프가 발생한 트랜지스터의 id-Vg 커브를 나타낸 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
11, 41: 반도체 기판 12a, 42a: 터널 산화막
12b, 42b: 게이트 산화막 13, 43: 제 1 폴리실리콘층
14, 44: 하드 마스크층 14p, 44p: 하드 마스크층 패턴
15, 45: 소자 격리용 마스크층 패턴 16, 46: 트렌치
17, 47: 웰 산화막 18, 48: 소자 격리막
19, 49: 제 2 폴리실리콘층 20, 50: 터널 산화막 에지 부분
30, 60: 트렌치 측벽 부분 400: 버퍼 절연막
400s: 버퍼 절연막 스페이서 CELL: 셀 영역
HV: 고전압 트랜지스터 영역

Claims (8)

  1. 반도체 기판 상에 셀의 터널 산화막 및 고전압 트랜지스터의 게이트 산화막을 형성한 후, 전체 구조 상에 제 1 폴리실리콘층을 형성하는 단계;
    상기 제 1 폴리실리콘층 상에 하드 마스크층 패턴을 형성하는 단계;
    상기 하드 마스크층 패턴을 이용하여 상기 제 1 폴리실리콘층을 패터닝하는 단계;
    상기 패터닝된 제 1 폴리실리콘층 및 상기 하드 마스크층 패턴의 적층 구조 측벽에 버퍼 절연막 스페이서를 형성하는 단계;
    상기 하드 마스크층 패턴 및 상기 버퍼 절연막 스페이서를 식각 마스크로 한 트렌치 식각 공정으로 상기 터널 산화막, 상기 게이트 산화막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    웰 산화 공정을 실시하여 상기 트렌치의 측벽에 웰 산화막을 형성하는 단계;
    상기 웰 산화막이 형성된 상기 트렌치를 절연물로 채우고, 연마 공정 및 상기 하드 마스크층 패턴 제거 공정을 실시하여 소자 격리막을 형성한 후, 전체 구조 상에 제 2 폴리실리콘층을 형성하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 터널 산화막은 50 내지 100 Å의 두께로 형성하고, 상기 게이트 산화막은 300 내지 400 Å의 두께로 형성하는 낸드 플래쉬 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 하드 마스크층 패턴은 질화물 계통으로 형성하는 낸드 플래쉬 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 폴리실리콘층 패터닝 공정시 과도 식각 단계를 더 포함하여 상기 터널 산화막을 제거시키고, 상기 버퍼 절연막 스페이서를 형성하는 낸드 플래쉬 메모리 소자의 제조 방법.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 제 1 폴리실리콘층 패터닝 후에 700 내지 1000℃의 온도에서 NH3 어닐을 실시하는 단계를 더 포함하는 낸드 플래쉬 메모리 소자의 제조 방법.
  6. 제 1 항 또는 제 4 항에 있어서,
    상기 버퍼 절연막 스페이서는 질화물이나 산화물로 버퍼 절연막을 30 내지 200Å의 두께로 증착한 후, 스페이서 식각 공정으로 식각하여 형성하는 낸드 플래쉬 메모리 소자의 제조 방법.
  7. 제 1 항 또는 제 4 항에 있어서,
    상기 버퍼 절연막 스페이서는 상기 제 1 폴리실리콘층을 패터닝한 후에 700 내지 1000℃의 온도에서 열산화시켜 상기 패터닝된 제 1 폴리실리콘층의 측벽에 형성되는 열산화막으로 형성하는 낸드 플래쉬 메모리 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 트렌치 형성 후에 트렌치 세정 공정을 실시하는 단계를 더 포함하는 낸드 플래쉬 메모리 소자의 제조 방법.
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