KR100673183B1 - 낸드 플래시 메모리 소자의 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000002955 isolation Methods 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 claims abstract description 40
- 238000005468 ion implantation Methods 0.000 claims abstract description 24
- 238000005530 etching Methods 0.000 claims abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 22
- 229920005591 polysilicon Polymers 0.000 claims description 22
- 150000004767 nitrides Chemical class 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 17
- 238000000059 patterning Methods 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 7
- 230000004888 barrier function Effects 0.000 claims description 4
- 230000000694 effects Effects 0.000 abstract description 5
- 230000007257 malfunction Effects 0.000 abstract description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001502 supplementing effect Effects 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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Abstract
본 발명은 낸드 플래시 메모리 소자의 제조 방법에 관한 것으로, 키 오픈 마스크 형성시 NMOS 영역도 함께 오픈하고, 키 마스크 식각시 NMOS 영역의 소자 분리막 일부를 식각한 다음, 트렌치 측벽 이온주입을 실시함으로써, STI 측벽을 보완하고, 험프 제거로 NMOS 트랜지스터의 오동작에 의한 칩 패일을 개선할 수 있고, 공정의 단순화를 이룰 수 있을 뿐만 아니라 소자 분리막의 측벽 효과를 제거하여 고전압 소자의 BV가 다운되는 현상을 방지할 수 있는 낸드 플래시 메모리 소자의 제조 방법을 제공한다.
소자 분리막, 측벽 이온주입, 키 오픈 마스크, 키 오픈 식각
Description
도 1a 내지 도 1e는 본 발명에 따른 낸드 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a는 본 발명에 따른 낸드 플래시 소자의 특성을 나타낸 그래프이고, 도 2b는 종래에 따른 특성을 나타낸 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 15 : 게이트 산화막
20 : 터널 산화막 25 : 폴리 실리콘막
30 : 패드 질화막 35, 50 : 소자 분리막
40 : 키 오픈 마스크 패턴 45 : 트렌치
47 : 이온층
본 발명은 낸드 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히, 소자 분리막 측벽을 보완함으로써, 험프를 제거하여 고성능의 NMOS 트랜지스터를 갖는 낸드 플래시 메모리 소자의 제조 방법에 관한 것이다.
기존 낸드 플래시 소자의 소자 분리막 제조 공정은 STI 트렌치를 형성한 다음 측벽 산화공정을 실시한 다음, 소정의 이온주입 공정을 통해 STI 트렌치 측벽에 소정의 이온층을 형성한다. 트렌치를 HDP 산화막을 이용하여 매립 평탄화 하여 소자 분리막을 형성한다. 이러한 소자 분리막 제조 공정 중 STI구조의 트렌치 측벽 오염(Contamination)에 기인한 포지티브 차지(Positive Charge)에 의해 NMOS 트랜지스터의 문턱전압이 낮아지게 된다. 이러한 기생 트랜지스터에 의한 험프 발생으로 이상 동작을 하는 NMOS 트랜지스터에 의해 칩의 결함이 발생하고 있다. 특히, 고전압이 바이어싱(Biasing)되는 고전압 트랜지스터에 있어서 이러한 현상이 더욱 심각하다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 소자분리막 측벽의 이온주입 공정을 조절하여 기존공정에서 발생하는 측벽효과(Side Effect; BV lowering)를 제거하고, 험프를 제거할 수 있는 낸드 플래시 메모리 소자의 제조 방법을 제공한다.
본 발명에 따른 플래시 셀이 형성될 제 1 영역과, NMOS 트랜지스터가 형성될 제 2 영역이 정의되고, 자기 정렬 셀로우 트렌치 아이솔레이션 공정을 통해 제 1 소자 분리막이 형성된 반도체 기판이 제공되는 단계와, 스크라이브 라인의 키 영역과 상기 제 2 영역을 개방하는 키 오픈 마스크 패턴을 형성하는 단계와, 상기 키 오픈 마스크 패턴을 식각마스크로 하는 식각을 실시하여 상기 스크라이브 라인내에 얼라인 키를 형성하고, 상기 제 2 영역의 상기 제 1 소자 분리막의 일부를 식각하여 트렌치를 형성하는 단계와, 이온주입 공정을 실시하여 상기 트렌치 측벽에 소정의 이온층을 형성하는 단계 및 상기 키 오픈 마스크 패턴을 제거한 다음, 상기 트렌치를 산화막을 이용하여 매립 평탄화하여 제 2 소자 분리막을 형성하는 단계를 포함하는 낸드 플래시 메모리 소자의 제조 방법을 제공한다.
바람직하게, 상기 트렌치의 깊이가 상기 반도체 기판의 계면을 기준으로 700 내지 1400Å 정도인 것이 효과적이다.
또한, 플래시 셀이 형성될 제 1 영역과, 고전압 및 저전압 NMOS 트랜지스터가 형성될 제 2 영역과, PMOS 트랜지스터가 형성될 제 3 영역이 정의된 반도체 기판상의 상기 제 2 영역의 상기 고전압 NMOS 트랜지스터가 형성될 영역에 고전압 소자용 게이트 산화막을 형성하고, 나머지 영역에 터널 산화막을 형성하는 단계와, 전체 구조상에 제 1 폴리 실리콘막 및 패드 질화막을 형성하는 단계와, 상기 패드 질화막, 상기 제 1 폴리 실리콘막, 상기 게이트 산화막, 상기 터널 산화막 및 상기 반도체 기판을 패터닝하여 제 1 트렌치를 형성하는 단계와, 상기 제 1 트렌치를 산화막으로 매립 평탄화하여 제 1 소자 분리막을 형성하는 단계와, 스크라이브 라인의 키 영역과 상기 제 2 영역을 개방하는 키 오픈 마스크 패턴을 형성하는 단계와, 상기 키 오픈 마스크 패턴을 식각마스크로 하는 식각을 실시하여 상기 스크라이브 라인내에 얼라인 키를 형성하고, 상기 제 2 영역의 상기 제 1 소자 분리막의 일부를 식각하여 제 2 트렌치를 형성하는 단계와, 이온주입 공정을 실시하여 상기 제 2 트렌치 측벽에 소정의 이온층을 형성하는 단계 및 상기 키 오픈 마스크 패턴을 제거한 다음, 상기 제 2 트렌치를 산화막을 이용하여 매립 평탄화하여 제 2 소자 분리막을 형성하는 단계를 포함하는 낸드 플래시 메모리 소자의 제조 방법을 제공한다.
바람직하게, 상기 제 2 트렌치의 깊이가 상기 반도체 기판의 계면을 기준으로 700 내지 1400Å 정도인 것이 효과적이다.
바람직하게, 상기 제 2 소자 분리막 형성하는 단계 후, 잔류하는 상기 패드 질화막을 제거하는 단계와, 전체 구조상에 제 2 폴리 실리콘막을 형성하고, 이를 패터닝하여 상기 제 1 및 제 2 폴리 실리콘막으로 구성된 플로팅 게이트 전극을 형성하는 단계와, 전체 구조상에 유전체막, 제 3 폴리 실리콘막, 금속막 및 하드 마스크막을 형성하는 단계 및 상기 하드 마스크막, 상기 금속막 및 상기 제 3 폴리 실리콘막을 패터닝하여 컨트롤 게이트 전극을 형성하고, 유전체막 및 플로팅 게이트 전극을 패터닝하여 낸드 플래시 소자용 게이트 전극을 형성하는 단계를 더 포함하는 것이 효과적이다.
바람직하게, 상기 패드 질화막은 후속공정시 충분한 배리어막 역할을 할 수 있을 정도의 두께로 형성하되, 1000 내지 1500Å 두께로 형성하는 것이 효과적이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1e는 본 발명에 따른 낸드 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 플래시 셀이 형성될 제 1 영역(A)과 NMOS 트랜지스터가 형성될 제 2 영역(B)과 PMOS 트랜지스터가 형성될 제 3 영역(C)이 정의된 반도체 기판(10)상에 고전압용 게이트 산화막(15) 및 터널 산화막(20)을 형성한다. 전체 구조상에 제 1 폴리 실리콘막(25)과 패드 질화막(30)을 순차적으로 형성한다.
이에 앞서 제 1 내지 제 3 영역(A 내지 C) 각각에 웰(미도시) 형성을 위한 이온주입을 실시한다. 바람직하게는 트리플 웰 형성을 위한 트리플 웰 이온주입을 실시하고, P 웰 형성을 위한 P 웰 이온주입을 실시하고, P 채널 문턱 전압 조절을 위한 이온주입을 실시하고, N 웰 형성을 위한 이온주입을 실시한다. 고전압 소자용 문턱전압 조절을 위한 이온주입을 실시하고, 저전압 소자용 문턱전압 조절을 위한 이온주입을 실시한 다음 셀 문턱전압 조절을 위한 이온주입을 실시한다. 각각의 이온주입시에는 해당영역을 개방하는 감광막 마스크 패턴(미도시)을 형성하여 이온주입을 실시하는 것이 바람직하다. 제 1 영역(A)에는 트리플 형태의 웰이 형성되는 것이 바람직하고, 제 2 영역(B)에는 P 웰이 형성되는 것이 바람직하고, 제 3 영역(C)에는 N 웰이 형성되는 것이 바람직하다. 제 2 영역(B)은 고전압 소자용 NMOS 트랜지스터가 형성될 지역과 저전압 소자용 NMOS 트랜지스터가 형성될 지역으로 나누어 소자를 형성하는 것이 바람직하다. 제 2 영역(B)의 NMOS 트랜지스터가 형성될 지역에는 웰을 형성하지 않고, 고전압 소자용 문턱 전압 조절을 위한 이온층만을 형성하는 것이 바람직하다.
이온주입후, 반도체 기판(10)상에 고전압 소자용 게이트 산화막(15) 및 터널 산화막(20)을 형성한다. 바람직하게는 제 2 영역(B)의 고전압 소자용 NMOS 트랜지스터가 형성될 지역에 고전압 소자용 게이트 산화막(15)을 형성하고, 셀 및 저전압 소자가 형성될 제 1 내지 제 3 영역(A 내지 C)에 터널 산화막(20)을 형성한다.
전체 구조상에 셀의 플로팅 게이트로 사용될 제 1 폴리 실리콘막(25)을 형성하고, 패드 질화막(30)을 그 상부에 형성하는 것이 바람직하다. 패드 질화막(30)은 후속 두 번의 평탄화공정시 충분한 배리어막 역할을 할 수 있을 정도의 두께로 두껍게 형성하는 것이 효과적이다. 패드 질화막(30)은 1000 내지 1500Å 두께로 형성하는 것이 바람직하다.
도 1b를 참조하면, 자기 정렬 셀로우 트렌치 아이솔레이션(Self Align Shallow Trench Isolation; SA-STI) 공정을 실시하여 제 1 소자 분리막(35)을 형성한다.
바람직하게는 패드 질화막(30) 상에 감광막을 도포한 다음, 마스크를 이용한 사진 식각공정을 실시하여 소자 분리막이 형성될 영역을 개방하는 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 패드 질화막(30), 제 1 폴리 실리콘막(25), 터널 산화막(20), 고전압 소자용 게이트 산화막(15) 및 반도체 기판(10)을 식각하여 제 1 소자 분리용 트렌치(미도시)를 형성한다. 측벽 산화공정을 실시하여 식각에 의한 트렌치 측벽의 손상을 제거하는 것이 바람직하다. 소정의 식각공정을 통해 측벽 산화막을 제거한 다음 라이너 산화막을 형성할 수도 있다.
전체 구조상에 제 1 HDP 산화막을 형성하되, 상기 소자 분리용 트렌치 내부에 보이드가 형성되지 않고, 트렌치가 완전히 매립될 정도의 두께로 형성하는 것이 바람직하다. 제 1 HDP 산화막은 4000 내지 10000Å 두께로 형성하는 것이 바람직하다. 제 1 평탄화 공정을 실시하여 패드 질화막 상부의 제 1 HDP 산화막을 제거함으로써, 소자간의 전기적 분리를 위한 제 1 소자 분리막(35)을 형성하는 것이 바람직하다. 제 1 평탄화 공정은 화학 기계적 연마 공정 또는 전면 식각공정을 사용하는 것이 바람직하다.
도 1c를 참조하면, 키 오픈 마스크 패턴(40)을 형성하되, 제 2 영역(B)도 함께 개방한다. 키 오픈 식각을 실시하여 스크라이브 라인(Scribe Line)의 키(미도시)를 오픈하되, 개방된 제 2 영역(B)의 제 1 소자 분리막(35)의 일부도 함께 식각 한다. 셀로우 트렌치 아이솔레이션 이온주입을 실시하여 제 1 소자 분리막(35)의 일부가 제거된 반도체 기판(10) 측벽에 트렌치 아이솔레이션용 이온층(47)을 형성한다.
바람직하게, 소자 분리막이 형성된 반도체 기판상에 감광막을 도포한 다음, 변형된 키 오픈 마스크를 이용한 사진 식각공정을 실시하여 스크라이브 라인의 키영역(미도시)과 제 2 영역(B)을 개방하는 키 오픈 마스크 패턴(40)을 형성한다.
키 오픈 마스크 패턴(40)을 식각마스크로 하는 키 오픈 식각을 실시하여 스크라이브 라인내에 얼라인 키(Align Key; 미도시)를 형성하고, 제 2 영역(B)의 제 1 소자 분리막(35)의 일부를 식각하여 제 2 트렌치(45)를 형성한다. 키 오픈 식각시 식각 타겟을 1000 내지 1500Å으로 하는 것이 바람직하다. 상기 제 2 트렌치(45)의 깊이는 반도체 기판(10)의 계면을 기준으로 약 700 내지 1400Å 정도 되는 것이 바람직하다. 더욱 바람직하게는 제 2 트렌치(45)의 깊이가 800 내지 1000Å 인 것이 효과적이다.
STI 이온주입을 실시하여 제 2 트렌치(45)의 측벽에 STI용 이온층(47)을 형성하는 것이 바람직하다. 이와 같이 제 2 영역(B)의 제 1 소자 분리막(35)을 완전히 제거하지 않고 소정 두께만을 잔류시킴으로써, 기존의 소자 분리막의 측벽 효과를 완전히 제거할 수 있으며, 소자의 험프를 제거할 수 있다. 자기 정렬 셀로우 트렌치 아이솔 레이션 공정 중 발생하는 포지티브 차지(Positive Charge; Interface Fixed Charge)에 의해 NMOS 트랜지스터의 문턱전압이 낮아지는 현상을 방지할 수 있다. 또한, 스크라이브 라인에 얼라인 키 형성시 제 2 영역(B)의 패터닝과 식각을 함께 실시함으로써, 공정의 단순화를 이룰 수 있다.
도 1d 및 도 1e를 참조하면, 키 오픈 마스크 패턴(40)을 제거한 다음, 제 1 소자 분리막(35)의 일부가 제거된 영역을 제 2 HDP 산화막으로 매립 평탄화 하여 제 2 소자 분리막(50)을 형성한다.
바람직하게, 소정의 감광막 스트립 공정을 실시하여 키 오픈 마스크 패턴(40)을 제거한다. 전체 구조상에 제 2 HDP 산화막을 증착한다. 제 2 평탄화 공정을 실시하여 패드 질화막(30) 상부의 제 2 HDP 산화막을 제거하여 제 2 영역(B)에 제 2 소자 분리막(50)을 형성한다. 이로써, 제 1 및 제 3 영역(A 및 C)에는 제 1 소자 분리막(35)이 형성되고, 제 2 영역(B)에는 제 1 및 제 2 소자 분리막(35 및 50)으로 구성된 소자간의 분리막이 형성된다.
잔류하는 패드 질화막(30)을 소정의 질화막 스트립 공정을 통해 제거한다. 소정의 세정 공정을 실시한 다음, 전체 구조상에 제 2 폴리 실리콘막(미도시)을 형성한다. 제 2 폴리 실리콘막(미도시)을 패터닝하여 플로팅 게이트 전극을 형성한다. 유전체막(미도시), 제 3 폴리 실리콘막(미도시) 및 금속막(미도시)을 형성한 다음, 금속막, 제 3 폴리 실리콘막, 유전체막 및 플로팅 게이트 전극을 패터닝하여 플래시 소자용 게이트 전극을 형성한다. 금속막 상부에 배리어 역할을 하는 하드 마스크막(미도시)을 형성할 수 있다. 소정의 이온주입을 실시하여 소스/드레인(미도시)을 형성한다.
도 2a는 본 발명에 따른 낸드 플래시 소자의 특성을 나타낸 그래프이고, 도 2b는 종래에 따른 특성을 나타낸 그래프이다.
도 2a 및 도 2b는 낸드 플래시 소자의 게이트 전압과 드레인의 전류의 상관관계를 나타낸 그래프로써, 도 2a의 A 영역과, 도 2b의 B 영역을 비교하여 보면 본 발명에 따른 낸드 플래시 소자의 제조 방법이 종래의 제조 방법에 의한 것보다 그 특성이 매우 균일하게 나타남을 알 수 있다. 이는 측벽의 SIT 이온주입을 통행 기생 트랜지스터의 문턱 전압을 상승시켜 험프를 제거하고, 측벽 효과 또한 제거했음을 알 수 있다.
상술한 바와 같이, 본 발명은 키 오픈 마스크 형성시 NMOS 영역도 함께 오픈하고, 키 마스크 식각시 NMOS 영역의 소자 분리막 일부를 식각한 다음, 트렌치 측벽 이온주입을 실시함으로써, STI 측벽을 보완하고, 험프 제거로 NMOS 트랜지스터의 오동작에 의한 칩 패일을 개선할 수 있다.
또한, 공정의 단순화를 이룰 수 있을 뿐만 아니라 소자 분리막의 측벽 효과를 제거하여 고전압 소자의 BV가 다운되는 현상을 방지할 수 있다.
Claims (6)
- 플래시 셀이 형성될 제 1 영역과, NMOS 트랜지스터가 형성될 제 2 영역이 정의되고, 자기 정렬 셀로우 트렌치 아이솔레이션 공정을 통해 제 1 소자 분리막이 형성된 반도체 기판이 제공되는 단계;스크라이브 라인의 키 영역과 상기 제 2 영역을 개방하는 키 오픈 마스크 패턴을 형성하는 단계;상기 키 오픈 마스크 패턴을 식각마스크로 하는 식각을 실시하여 상기 스크라이브 라인내에 얼라인 키를 형성하고, 상기 제 2 영역의 상기 제 1 소자 분리막의 일부를 식각하여 트렌치를 형성하는 단계;이온주입 공정을 실시하여 상기 트렌치 측벽에 소정의 이온층을 형성하는 단계; 및상기 키 오픈 마스크 패턴을 제거한 다음, 상기 트렌치를 산화막을 이용하여 매립 평탄화하여 제 2 소자 분리막을 형성하는 단계를 포함하는 낸드 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 트렌치의 깊이가 상기 반도체 기판의 계면을 기준으로 700 내지 1400Å 정도인 낸드 플래시 메모리 소자의 제조 방법.
- 플래시 셀이 형성될 제 1 영역과, 고전압 및 저전압 NMOS 트랜지스터가 형성될 제 2 영역과, PMOS 트랜지스터가 형성될 제 3 영역이 정의된 반도체 기판상의 상기 제 2 영역의 상기 고전압 NMOS 트랜지스터가 형성될 영역에 고전압 소자용 게이트 산화막을 형성하고, 나머지 영역에 터널 산화막을 형성하는 단계;전체 구조상에 제 1 폴리 실리콘막 및 패드 질화막을 형성하는 단계;상기 패드 질화막, 상기 제 1 폴리 실리콘막, 상기 게이트 산화막, 상기 터널 산화막 및 상기 반도체 기판을 패터닝하여 제 1 트렌치를 형성하는 단계;상기 제 1 트렌치를 산화막으로 매립 평탄화하여 제 1 소자 분리막을 형성하는 단계;스크라이브 라인의 키 영역과 상기 제 2 영역을 개방하는 키 오픈 마스크 패턴을 형성하는 단계;상기 키 오픈 마스크 패턴을 식각마스크로 하는 식각을 실시하여 상기 스크라이브 라인내에 얼라인 키를 형성하고, 상기 제 2 영역의 상기 제 1 소자 분리막의 일부를 식각하여 제 2 트렌치를 형성하는 단계;이온주입 공정을 실시하여 상기 제 2 트렌치 측벽에 소정의 이온층을 형성하는 단계; 및상기 키 오픈 마스크 패턴을 제거한 다음, 상기 제 2 트렌치를 산화막을 이용하여 매립 평탄화하여 제 2 소자 분리막을 형성하는 단계를 포함하는 낸드 플래시 메모리 소자의 제조 방법.
- 제 3 항에 있어서,상기 제 2 트렌치의 깊이가 상기 반도체 기판의 계면을 기준으로 700 내지 1400Å 정도인 낸드 플래시 메모리 소자의 제조 방법.
- 제 3 항에 있어서, 상기 제 2 소자 분리막 형성하는 단계 후,잔류하는 상기 패드 질화막을 제거하는 단계;전체 구조상에 제 2 폴리 실리콘막을 형성하고, 이를 패터닝하여 상기 제 1 및 제 2 폴리 실리콘막으로 구성된 플로팅 게이트 전극을 형성하는 단계;전체 구조상에 유전체막, 제 3 폴리 실리콘막, 금속막 및 하드 마스크막을 형성하는 단계; 및상기 하드 마스크막, 상기 금속막 및 상기 제 3 폴리 실리콘막을 패터닝하여 컨트롤 게이트 전극을 형성하고, 유전체막 및 플로팅 게이트 전극을 패터닝하여 낸드 플래시 소자용 게이트 전극을 형성하는 단계를 더 포함하는 낸드 플래시 메모리 소자의 제조 방법.
- 제 3 항에 있어서,상기 패드 질화막은 후속공정시 충분한 배리어막 역할을 할 수 있을 정도의 두께로 형성하되, 1000 내지 1500Å 두께로 형성하는 낸드 플래시 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040021784A KR100673183B1 (ko) | 2004-03-30 | 2004-03-30 | 낸드 플래시 메모리 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040021784A KR100673183B1 (ko) | 2004-03-30 | 2004-03-30 | 낸드 플래시 메모리 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050097063A KR20050097063A (ko) | 2005-10-07 |
| KR100673183B1 true KR100673183B1 (ko) | 2007-01-22 |
Family
ID=37276930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040021784A KR100673183B1 (ko) | 2004-03-30 | 2004-03-30 | 낸드 플래시 메모리 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100673183B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100885791B1 (ko) * | 2005-11-18 | 2009-02-26 | 주식회사 하이닉스반도체 | 낸드 플래쉬 메모리 소자의 제조방법 |
| KR100739989B1 (ko) * | 2006-06-29 | 2007-07-16 | 주식회사 하이닉스반도체 | 낸드형 플래쉬 메모리소자의 제조 방법 |
-
2004
- 2004-03-30 KR KR1020040021784A patent/KR100673183B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR20050097063A (ko) | 2005-10-07 |
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