KR101022672B1 - 트렌치형 소자분리를 갖는 반도체소자 및 그의 제조 방법 - Google Patents

트렌치형 소자분리를 갖는 반도체소자 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 측벽산화막의 두께를 감소시키면서도 HEIP 현상에 의한 PMOS 소자의 특성 열화를 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공하기 위한 것으로, 본 발명은 반도체 기판의 PMOS 영역에 트렌치를 형성하는 단계, 상기 트렌치의 표면 상에 측벽산화막을 형성하는 단계, 상기 측벽산화막을 포함한 상기 반도체 기판의 전면에 라이너질화막을 형성하는 단계, 상기 트렌치 표면 아래에 N형 불순물을 이온주입하는 단계, 상기 트렌치를 매립하도록 상기 라이너질화막 상에 갭필절연막을 증착하는 단계, 상기 갭필절연막을 평탄화시켜 상기 트렌치에 매립되는 소자분리막을 형성하는 단계, 상기 소자분리막에 의해 정의된 상기 PMOS 영역의 활성영역내에 N형 웰을 형성하는 단계, 상기 PMOS 영역의 활성영역 상에 게이트산화막과 게이트전극을 차례로 형성하는 단계, 및 상기 게이트전극 외측의 상기 활성영역내에 P형 소스/드레인을 형성하는 단계를 포함한다.
STI, 소자분리, 측벽산화막, HEIP, PMOS, 트랩전하

Description

트렌치형 소자분리를 갖는 반도체소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE WITH TRENCH TYPE ISOLATION AND METHOD FOR MAKING THE SAME}
도 1은 종래 기술에 따른 반도체 소자의 STI 구조의 소자분리막을 도시한 도면,
도 2a는 PMOS 소자의 평면도,
도 2b는 도 2a의 Ⅰ-Ⅰ'선에 따른 단면도,
도 2c는 도 2a의 Ⅱ-Ⅱ'선에 따른 단면도,
도 3은 본 발명의 실시예에 따른 반도체소자의 소자분리 구조를 도시한 도면,
도 4a 내지 도 4f는 본 발명의 실시예에 따른 반도체소자의 소자분리 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 패드산화막
23 : 패드질화막 24a : 제1트렌치
24b : 제2트렌치 25 : 측벽산화막
26 : 라이너질화막 27 : 마스크층
28 : N형 불순물이온주입층 29 : 고밀도플라즈마산화막
30a : P형 웰 30b : N형 웰
31 : 게이트산화막 32 : 게이트전극
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 트렌치 구조의 소자분리막을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 기술의 진보와 더불어 더 나아가서는 반도체 소자의 고속화, 고집적화가 진행되고 있다. 이에 수반해서 패턴에 대한 미세화의 필요성이 점점 높아지고 있으며, 패턴의 치수도 고정밀화가 요구되고 있다. 이는 반도체 소자에 있어서, 넓은 영역을 차지하는 소자 분리 영역에도 적용된다.
반도체 소자의 소자분리막으로는 로코스(LOCOS) 산화막이 대부분 이용되었다. 그러나, 로코스 방식의 소자 분리막은 그 가장자리 부분에 새부리 형상의 버즈빅이 발생하여, 활성영역의 면적을 감소시키면서 누설전류를 발생시키는 단점을 갖는다.
현재에는 좁은 폭을 가지면서, 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조가 제안되었으며, 이러한 STI 구조를 갖는 반도체 소자에 대하여 도 1을 참조하여 설명하기로 한다.
도 1은 종래 기술에 따른 반도체 소자의 STI 구조의 소자분리막을 도시한 도면이다.
도 1에 도시된 바와 같이, 반도체 기판(11)의 셀영역에 소정 깊이를 갖는 제1트렌치(12a)가 형성되고, 반도체 기판(11)의 주변영역에 소정깊이를 갖는 제2트렌치(12b)가 형성된다. 여기서, 셀영역에 형성되는 제1트렌치(12a)에 비해 주변영역에 형성되는 제2트렌치(12b)의 폭이 더 크다. 이는 주로 셀영역에는 트랜지스터들이 밀집되어 형성되고, 주변영역에는 트랜지스터들이 드물게 형성되기 때문이다.
그리고, 제1트렌치(12a) 내에는 셀영역에 형성되는 트랜지스터 사이를 분리시키기 위한 제1소자분리막(100)이 매립되어 있고, 제2트렌치(12b) 내에는 주변영역에 형성되는 트랜지스터 사이를 분리시키기 위한 제2소자분리막(101)이 매립되어 있고,
제1,2소자분리막(100, 101)에 대해 자세히 살펴보면, 셀영역에 형성되는 제1소자분리막(100)은 제1트렌치(12a) 표면에 형성된 측벽산화막(13), 측벽산화막(13) 상의 라이너질화막(14), 라이너질화막(14) 상에 제1트렌치(12a)를 매립시키도록 형성된 절연막(15)으로 구성된다.
그리고, 주변영역에 형성되는 제2소자분리막(101)은 제2트렌치(12b) 표면에 형성된 측벽산화막(13), 측벽산화막(13) 상의 라이너질화막(14), 라이너질화막(14) 상에 제2트렌치(12b)를 매립시키도록 형성된 절연막(15)으로 구성된다.
상술한 종래 기술에서는 셀영역과 주변영역에 형성되는 제1,2소자분리막(100, 101)이 모두 라이너질화막(14)을 포함하고 있다. 이러한 라 이너질화막(14)에 의해 반도체 기판(11)에 유발되는 스트레스가 감소되고, 제1,2소자분리막(100, 101)에서 반도체 기판(11)의 활성영역(200)으로의 도펀트의 확산작용이 억제되는 등의 효과를 얻을 수 있고, 결국 소자의 리프레시 특성이 향상되는 것으로 알려져 있다.
그러나, 디자인룰이 계속 감소되면서 셀영역에서 폭이 좁게 형성되는 트렌치의 매립이 고집적화될수록 점점 어려워지는 문제가 발생하고, 이를 해결하기 위해 트렌치 측벽에 형성되는 측벽산화막의 두께를 감소시키는 방법이 제안되었다.
하지만, 셀영역과 주변영역에서 동일한 구조로 소자분리막을 형성하면 어느 한쪽의 소자 마진(Margin)에 제약을 받게 되어 소자가 숏채널(short channel)이 될수록 오프 누설(off-leakage)은 더욱 증가한다. 특히, 측벽산화막의 두께가 감소되면서 주변영역에 형성되는 PMOS 소자의 오프 누설이 더욱 심하게 발생하여 대기상태(standby)에서 원하지 않는 전류소모를 유발하여 제품의 특성을 열화시킨다.
도 2a는 PMOS 소자의 평면도이고, 도 2b는 도 2a의 Ⅰ-Ⅰ'선에 따른 단면도이며, 도 2b는 도 2a의 Ⅱ-Ⅱ'선에 따른 단면도이다.
도 2a, 도 2b 및 도 2c에 도시된 바와 같이, STI 구조의 소자분리막(101)에 의해 PMOS 소자가 형성될 활성영역(200)이 정의되며, 활성영역(200) 내에는 고농도 p형 불순물(P+)의 이온주입을 통해 소스(S) 및 드레인(D)이 형성되고, 활성영역(200) 상부에는 y축 방향으로 뻗은 게이트전극(G)이 위치한다. 그리고, PMOS 소자 사이를 분리하는 소자분리막(101)은 측벽산화막(13), 라이너질화막(14) 및 절연막(15)을 포함한다.
PMOS 소자는 높은 전압에서 장시간 동작시 리프레시 개선을 위해 도입한 라이너질화막(14)과 측벽산화막(13)의 계면에 핫전자(Hot electron)가 트랩되고, 트랩 전자에 의해 유도된 정공(hole; h)이 소자분리막(101) 측벽의 채널을 반전(inversion)시켜 소스(S)와 드레인(D)간에 문턱전압이 낮아지고, 오프(OFF) 상태에서 누설전류가 증가하는 현상이 발생한다.
즉, 소자분리막(101)의 외주면에 밀집된 정공이 소자분리막(101)을 사이에 두고 분리된 PMOS 소자의 소스/드레인(P+)간을 연결시키는 전류패스로 작용하여 펀치쓰루(punchthrough) 특성이 열화된다. 상기한 바와 같이, 핫캐리어중에서 전자로 인해 유도되는 펀치쓰루 현상을 HEIP(Hot Electron Induced Punch through) 현상이라고 한다.
이와 같은 HEIP 현상으로 인하여, 소자분리막(101)에 의하여 분리되었다고 하더라도 인접하는 PMOS 소자 사이에는 오프상태에서도 전류가 흐르는 누설전류가 증가하고, 번인(Burn in)후 제품에 드레인전류(IDD) 증가에 의한 DC 페일(Fail)을 초래하는 문제가 있다.
상기한 HEIP 현상을 방지하기 위해 측벽산화막의 두께를 120Å 이상으로 증가시키면 핫전자가 측벽산화막과 라이너질화막 계면에 도달할 확률이 감소하여 HEIP 특성이 개선되지만, 측벽산화막의 두께 증가에 의해 셀영역의 폭 감소 및 트렌치 갭필(Gapfill)이 어렵다는 문제를 발생시킨다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 측벽산화막의 두께를 감소시키면서도 HEIP 현상에 의한 PMOS 소자의 특성 열화를 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
삭제
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체기판의 셀영역, NMOS 영역 및 PMOS 영역에 각각 트렌치를 형성하는 단계; 상기 트렌치의 표면 상에 측벽산화막을 형성하는 단계; 상기 측벽산화막을 포함한 상기 반도체 기판의 전면에 라이너질화막을 형성하는 단계; 상기 셀영역 및 NMOS 영역을 덮고 상기 PMOS 영역을 오픈시키는 마스크층을 형성하는 단계; 상기 PMOS 영역에 형성된 트렌치 표면 아래에 N형 불순물을 이온주입하는 단계; 상기 마스크층을 제거하는 단계; 상기 트렌치를 매립하도록 상기 라이너질화막 상에 갭필절연막을 증착하는 단계; 상기 갭필절연막을 평탄화시켜 상기 트렌치에 매립되는 소자분리막을 형성하는 단계; 상기 소자분리막에 의해 정의된 상기 PMOS 영역의 활성영역내에 N형 웰을 형성하는 단계; 상기 PMOS 영역의 활성영역 상에 게이트산화막과 게이트전극을 차례로 형성하는 단계; 및 상기 게이트전극 외측의 상기 활성영역내에 P형 소스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 N형 불순물은 인 또는 비소를 이용하여 틸트로 주입하고, 상기 N형 불순물의 농도는 1E11atoms/cm3∼1E14atoms/cm3로 하는 것을 특징으로 하는 것을 특징으로 하고, 상기 측벽산화막은 50Å∼90Å 두께로 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 반도체소자의 소자분리 구조를 도시한 도면이다.
도 3에 도시된 바와 같이, 반도체 기판(21)의 셀영역에 소정 깊이를 갖는 제1트렌치(24a)가 형성되고, 반도체 기판(21)의 NMOS 영역과 PMOS 영역을 포함하는 주변영역에 소정깊이를 갖는 제2트렌치(24b)가 형성된다. 여기서, 셀영역에 형성되는 제1트렌치(24a)에 비해 주변영역에 형성되는 제2트렌치(24b)의 폭이 더 크다. 이는 주로 셀영역에는 트랜지스터들이 밀집되어 형성되고, 주변영역에는 트랜지스터들이 드물게 형성되기 때문이다.
그리고, 제1트렌치(12a) 내에는 셀영역에 형성되는 트랜지스터 사이를 분리시키기 위한 제1소자분리막(300)이 매립되고, 주변영역의 NMOS 소자 사이를 분리시키기 위한 제2트렌치(24b) 내에는 제2소자분리막(301)이 매립되며, 주변영역의 PMOS 소자 사이를 분리시키기 위한 제2트렌치(24b) 내에는 제3소자분리막(302)이 매립된다.
제1,2소자분리막(300, 301) 및 제3소자분리막(302)에 대해 자세히 살펴보면, 셀영역에 형성되는 제1소자분리막(300)은 제1트렌치(24a) 표면에 형성된 측벽산화막(25), 측벽산화막(25) 상의 라이너질화막(26) 및 라이너질화막(26) 상에 제1트렌치(24a)를 매립시키도록 형성된 고밀도플라즈마산화막(29)으로 구성된다.
그리고, 주변영역의 NMOS 영역에 형성되는 제2소자분리막(301)은 제2트렌치(24b) 표면에 형성된 측벽산화막(25), 측벽산화막(25) 상의 라이너질화막(26) 및 라이너질화막(26) 상에 제2트렌치(24b)를 매립시키도록 형성된 고밀도플라즈마산화막(29)으로 구성된다.
마지막으로 주변영역의 PMOS 영역에 형성되는 제3소자분리막(302)은 제2소자분리막(301)과 동일하게, 제2트렌치(24b) 표면에 형성된 측벽산화막(25), 측벽산화막(25) 상의 라이너질화막(26) 및 라이너질화막(26) 상에 제2트렌치(24b)를 매립시키도록 형성된 고밀도플라즈마산화막(29)으로 구성된다.
위와 같은 제1,2소자분리막(300, 301) 및 제3소자분리막(302)에서 측벽산화막(25)은 50Å∼90Å 두께로 얇다.
상기한 바와 같은 제1,2소자분리막(300, 301) 및 제3소자분리막(302)에 의해 반도체 기판(21)에는 트랜지스터들이 형성될 활성영역(400, 401, 402)이 정의된다.
그리고, 제3소자분리막(302) 주변의 활성영역(402) 내에는 N형 웰(30b)이 형성되고, 제3소자분리막(302)에 접하는 부분의 N형 웰(30b)의 불순물 농도를 증가시키기 위해 제2트렌치(24b) 표면 아래의 반도체 기판(21) 내에 N형 불순물이온주입층(28)이 형성된다.
도 3에서, 주변영역의 PMOS 영역에 형성되는 제3소자분리막(302) 주변에는 N형 불순물이온주입층(28)이 제2트렌치(24b) 표면 아래에 존재하는데, 이 N형 불순물이온주입층(28)은 라이너질화막(26)과 측벽산화막(25)의 계면에 트랩되는 트랩전하에 의한 HEIP 현상으로 초래되는 문제점, 특히 채널의 반전을 방지하기 위한 것이다.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 STI 소자분리를 포함하는 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 순차적으로 적층한다. 여기서, 반도체 기판(21)은 소정의 불순물을 포함한 실리콘 기판으로, 메모리 소자가 형성될 셀영역 및 주변영역으로 구분된다. 그리고, 패드산화막(22)은 50Å∼150Å 두께로 형성되고, 패드질화막(23)은 1000Å∼2000Å 두께로 형성된다.
다음에, 반도체 기판(21)의 소자분리 예정영역이 노출되도록 패드질화막(23) 및 패드산화막(22)을 공지의 포토리소그라피 공정을 이용하여 식각하여, 다층 패드를 형성한다. 여기서, '소자분리 예정영역'은 셀영역 및 NMOS 영역과 PMOS 영역을 포함하는 주변영역을 한정하면서, 각 영역의 소자간을 분리하기 위한 영역을 나타낸다.
다음으로, 다층패드, 바람직하게는 패드질화막(23)을 마스크로 하여, 반도체 기판(21)을 1000Å∼1500Å의 깊이로 식각하여 제1트렌치(24a)와 제2트렌치(24b)를 형성한다. 이때, 제1트렌치(24a) 및 제2트렌치(24b)는 STI를 형성하기 위한 얕은 트렌치이며, 제1트렌치(24a)는 셀영역에 형성되는 소자간을 분리시키기 위한 트렌치이고, 제2트렌치(24b)는 주변영역에 형성되는 NMOS 소자 및 PMOS 소자간을 분리시키기 위한 트렌치이다. 아울러, 제1트렌치(24a)는 소자들이 밀집된 셀영역에 형성되므로 주변영역에 형성되는 제2트렌치(24b)보다 그 폭이 매우 좁다.
한편, 제1트렌치(24a) 및 제2트렌치(24b)를 형성하기 위한 식각 공정은 플라즈마를 이용한 건식 식각 공정이 이용될 수 있다. 이러한 건식 식각 공정으로, 제1트렌치(24a) 및 제2트렌치(24b) 표면에 실리콘 격자 결함 및 식각데미지(Etch damage)와 같은 누설 전류원이 발생될 수 있다.
도 4b에 도시된 바와 같이, 트렌치(24a, 24b) 형성시 발생된 격자결함 및 식각데미지를 제거하기 위해 측벽산화(Wall oxidation) 공정을 진행하여 트렌치의 표면 상에 측벽산화막(25)을 형성시킨다. 이때, 측벽산화막(25)은 50Å∼90Å 두께로 얇게 형성된다.
다음으로, 측벽산화막(25)을 포함한 반도체 기판(21)의 전면에 리프레시특성 개선을 위한 라이너질화막(26)을 증착한다.
다음으로, 라이너질화막(26) 상에 감광막을 도포하고 노광 및 현상으로 패터 닝하여 주변영역의 PMOS 소자가 형성될 PMOS 영역을 오픈시키고 나머지 반도체 기판(21)을 덮는 형태의 마스크층(27)을 형성한다. 여기서, 마스크층(27)에 의해 덮이는 부분은 셀영역을 모두 포함하면서 주변영역의 NMOS 소자가 형성될 NMOS 영역을 포함한다.
도 4c에 도시된 바와 같이, 마스크층(27)에 의해 오픈된 PMOS 영역에 대해 N형 불순물을 이온주입한다. 즉, N형 불순물을 틸트(tilt)로 이온주입하여 PMOS 영역에 형성된 제2트렌치(24b) 표면 아래에 N형 불순물이온주입층(28)을 형성한다.
이와 같이 N형 불순물 이온주입층(28)을 형성하기 위한 이온주입시, N형 불순물은 인 또는 비소를 이용하고, N형 불순물의 농도는 1E11atoms/cm3∼1E14atoms/cm3로 하며, N형 불순물이온주입층(28)이 갖는 Rp(Projection of ragne)는 300Å∼500Å로 조절한다.
위와 같이, 라이너질화막(26)을 형성한 후에 N형 불순물이온주입층(28)을 형성하기 위한 이온주입을 진행하므로써 제2트렌치(24b) 표면의 오염을 방지하고 있는데, 라이너질화막(26)없이 이온주입을 진행하는 경우에는 마스크(27)로 사용된 감광막에 의해 제2트렌치(24b)의 표면이 오염되는 문제가 있다.
도 4d에 도시된 바와 같이, 마스크층(27)을 제거한 후에 라이너질화막(26)을 포함한 반도체 기판(21)의 전면에 제1,2트렌치(24a, 24b)를 충분히 매립하는 두께로 갭필절연막, 예컨대, 고밀도플라즈마산화막(High Density Plasma Oxide, 29)을 증착한다.
다음으로, 고밀도플라즈마산화막(29)을 패드질화막(23)의 표면이 노출될때까지 화학적기계적연마(CMP)한 후에, 단차를 제거하기 위해 고밀도플라즈마산화막(29)에 대한 추가 습식식각을 진행한다. 그리고 나서, 패드질화막(23)을 제거하기 위해 인산용액(H3PO4)을 이용한 세정공정을 진행하고, 잔류하는 패드산화막(22)을 제거하기 위해 HF 또는 BOE 용액을 이용한 세정공정을 진행한다.
위와 같은 일련의 공정에 의해 제1트렌치(12a) 내에는 셀영역에 형성되는 트랜지스터 사이를 분리시키기 위한 제1소자분리막(300)이 매립되고, 주변영역의 NMOS 소자 사이를 분리시키기 위한 제2트렌치(24b) 내에는 제2소자분리막(301)이 매립되며, 주변영역의 PMOS 소자 사이를 분리시키기 위한 제2트렌치(24b) 내에는 제3소자분리막(302)이 매립된다.
제1,2소자분리막(300, 301) 및 제3소자분리막(302)에 대해 자세히 살펴보면, 셀영역에 형성되는 제1소자분리막(300)은 제1트렌치(24a) 표면에 형성된 측벽산화막(25), 측벽산화막(25) 상의 라이너질화막(26) 및 라이너질화막(26) 상에 제1트렌치(24a)를 매립시키도록 형성된 고밀도플라즈마산화막(29)으로 구성된다.
그리고, 주변영역의 NMOS 영역에 형성되는 제2소자분리막(301)은 제2트렌치(24b) 표면에 형성된 측벽산화막(25), 측벽산화막(25) 상의 라이너질화막(26) 및 라이너질화막(26) 상에 제2트렌치(24b)를 매립시키도록 형성된 고밀도플라즈마산화막(29)으로 구성된다.
마지막으로 주변영역의 PMOS 영역에 형성되는 제3소자분리막(302)은 제2소자분리막(301)과 동일하게, 제2트렌치(24b) 표면에 형성된 측벽산화막(25), 측벽산화막(25) 상의 라이너질화막(26) 및 라이너질화막(26) 상에 제2트렌치(24b)를 매립시키도록 형성된 고밀도플라즈마산화막(29)으로 구성된다.
상기한 바와 같은 제1,2소자분리막(300, 301) 및 제3소자분리막(302)에 의해 반도체 기판(21)에는 트랜지스터들이 형성될 활성영역(400, 401, 402)이 정의된다.
도 4e에 도시된 바와 같이, 활성영역(400, 401, 402)에 대해 문턱전압조절을 위한 이온주입 및 웰(Well)을 형성하기 위한 웰이온주입을 순차적으로 진행한다.
이와 같은 웰 이온주입에 의해 NMOS 소자가 형성되는 셀영역과 주변영역의 NMOS 영역에 P형 웰(30a)이 형성되고, 주변영역의 PMOS 영역에는 N형 웰(30b)이 형성된다.
한편, 주변영역의 PMOS 영역에 형성되는 N형 웰(30b)은 도 4c에 도시된 N형 불순물이온주입층(28)이 미리 N형 웰(30b) 형성 지역에 미리 형성되어 있으므로 해서 전체적인 N형 웰(30b)의 농도가 증가한다.
도 4f에 도시된 바와 같이, 반도체 기판(21)의 각 영역의 선택된 표면 상에 게이트산화막(31)과 게이트전극(32)을 형성한 후, 활성영역에 각각 N형 불순물 및 P형 불순물을 이온주입하여 N+ 소스/드레인(33) 및 P+ 소스/드레인(34)을 형성한다.
따라서, 셀영역과 주변영역의 NMOS 영역에는 NMOS 소자가 형성되고, 주변영역의 PMOS 영역에는 PMOS 소자가 형성된다.
상술한 실시예에 따르면, PMOS 소자가 형성된 주변영역의 PMOS 영역에서는 제2트렌치(24b)의 표면 아래에 N형 불순물이온주입층(28)이 형성됨에 따라 전체적으로 PMOS 영역의 N형 웰(30b)의 농도가 높아지고, 이로써 핫전자가 트랩되더라도 누설전류가 발생하지 않는다. 즉, PMOS 소자 사이를 분리하는 제2소자분리막(302)의 주변에 N형 불순물이온주입층(28)을 형성해주므로써 제2소자분리막(302) 주변에 접하는 PMOS 소자의 채널 농도를 국부적으로 증가시켜 제2소자분리막(302) 측벽의 채널이 반전(inversion)되는 것을 방지한다.
본 발명은 채널폭(Channel width)이 감소하는 고집적 소자 제조시에 발생하는 INWE(Inverse Narrow Width Effect)에 의한 문턱전압감소 현상을 억제하여 리프레시 특성을 향상시킨다. 즉, 문턱전압조절 이온주입을 통해 주입된 불순물이 소자분리막(302)쪽으로 확산하는 것을 N형 불순물이온주입층(28)이 억제하여 문턱전압이 감소하는 것을 방지한다. 이로써 불순물 확산에 따른 문턱전압 저하(Vt drop)을 보상해주기 위해 필요했던 문턱전압조절이온주입시의 불순물 농도를 증가시킬 필요가 없으므로 채널과 소스/드레인간 전계(Electric field)를 감소시켜 리프레시 특성이 향상된다.
그리고, 본 발명은 측벽산화막의 두께를 얇게 형성할 수 있으므로 트렌치 매립이 용이하고, 아울러 활성영역의 폭을 증가시켜 전류구동력을 향상시키므로 tWR 마진(Margin)이 좋아진다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 HEIP 현상을 억제할 수 있으므로 PMOS 소자의 문턱전압특성을 개선시킬 수 있는 효과가 있다.
또한, HEIP 현상을 억제하면서 측벽산화막의 두께를 얇게 가져갈 수 있으므로 활성영역의 폭을 증가시켜 리프레시 특성 및 tWR 마진을 개선시킬 수 있는 효과가 있다.

Claims (7)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 반도체기판의 셀영역, NMOS 영역 및 PMOS 영역에 각각 트렌치를 형성하는 단계;
    상기 트렌치의 표면 상에 측벽산화막을 형성하는 단계;
    상기 측벽산화막을 포함한 상기 반도체 기판의 전면에 라이너질화막을 형성하는 단계;
    상기 셀영역 및 NMOS 영역을 덮고 상기 PMOS 영역을 오픈시키는 마스크층을 형성하는 단계;
    상기 PMOS 영역에 형성된 트렌치 표면 아래에 N형 불순물을 이온주입하는 단계;
    상기 마스크층을 제거하는 단계;
    상기 트렌치를 매립하도록 상기 라이너질화막 상에 갭필절연막을 증착하는 단계;
    상기 갭필절연막을 평탄화시켜 상기 트렌치에 매립되는 소자분리막을 형성하는 단계;
    상기 소자분리막에 의해 정의된 상기 PMOS 영역의 활성영역내에 N형 웰을 형성하는 단계;
    상기 PMOS 영역의 활성영역 상에 게이트산화막과 게이트전극을 차례로 형성하는 단계; 및
    상기 게이트전극 외측의 상기 활성영역내에 P형 소스/드레인을 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  5. 제4항에 있어서,
    상기 N형 불순물을 이온주입하는 단계는,
    상기 N형 불순물을 틸트로 이온주입하되, Rp가 300Å∼500Å가 되도록 이온주입하는 것을 특징으로 하는 반도체소자의 제조 방법.
  6. 제5항에 있어서,
    상기 N형 불순물은 인 또는 비소를 이용하고, 상기 N형 불순물의 농도는 1E11atoms/cm3∼1E14atoms/cm3로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
  7. 제4항에 있어서,
    상기 측벽산화막은,
    50Å∼90Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR20020002918A (ko) * 2000-06-30 2002-01-10 박종섭 반도체메모리장치의 트랜지스터 제조방법

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