KR100532969B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

Abstract

본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 개시한다. 개시된 본 발명은, 실리콘 기판 상에 패드산화막 및 패드질화막을 차례로 형성하는 단계; 상기 패드질화막 및 패드산화막을 차례로 식각하여 기판을 노출시키는 단계; 상기 기판 결과물 상에 산화막을 형성하는 단계; 상기 산화막을 전면식각하여 식각된 패드질화막 및 패드산화막의 측벽에 스페이서 산화막을 형성하는 단계; 상기 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계; 상기 스페이서 산화막을 제거하는 단계; 상기 트렌치 상부 가장자리 영역에 탄소이온을 주입하는 단계; 상기 트렌치를 매립하도록 기판 결과물 상에 매립 산화막을 형성하는 단계; 상기 패드질화막이 노출되도록 매립 산화막을 CMP하는 단계; 및 상기 패드질화막을 제거하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ELEMENT ISOLATION LAYER OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성시 스페이서 산화막을 형성하고 액티브 영역에 선택적으로 탄소이온을 주입하여 문턱전압이 감소하는 것을 방지할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.

반도체 기술의 진보와 더불어 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다.

이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 고집적 소자로 갈수록 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다.

여기서, 기존의 소자분리막은 로커스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로커스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다.

따라서, 상기 로커스 공정에 의한 소자분리막의 형성방법을 대신해서 적은 폭을 가지면서 우수한 소자 분리 특성을 갖는 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막의 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.

이러한 STI 공정을 적용한 소자분리막 형성방법에 대해 도 1a 내지 도 1d를 참조하여 설명하면 다음과 같다.

도 1a 내지 도 1e는 종래의 STI 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.

도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 패드산화막(2)과 패드질화막(3) 및 소자분리 영역을 한정하는 감광막 패턴(4)을 차례로 형성한다.

도 1b에 도시된 바와 같이, 상기 감광막 패턴(4)을 식각 마스크로 이용해서 노출된 패드질화막(3) 부분을 식각한 후 이어 그 아래의 패드산화막 부분(2)과 반도체 기판(1) 부분을 순차적으로 과도 식각하여 반도체 기판(1) 내에 트렌치(5)를 형성한다.

도 1c에 도시된 바와 같이, 상기 트렌치 식각을 형성한 후에 트렌치(5) 표면에 산화막(6)을 형성한 후에 상기 트렌치 표면 및 패드질화막 상에 트렌치를 매립하도록 HDP 산화막(7)을 형성한다.

도 1d에 도시된 바와 같이, 상기 패드질화막(3)이 노출되도록 HDP 산화막(7)의 표면을 CMP하고, 상기 패드질화막(3)을 제거하여 소자분리막(7a)를 형성한다.

도 1e에 도시된 바와 같이, 소자분리막(7a) 상에 게이트 산화 공정을 진행한다.

그러나, 종래 소자분리막 형성방법은 로커스 공정과 달리 트랜지스터의 폭이 감소함에 따라 문턱전압이 감소하여 발생하는 인버스 네로우 위쓰 이펙트(Inverse Narrow Width Effect : INWE) 현상이 나타난게 된다. 이는 로커스 공정을 적용한 경우에 버즈-빅의 형성으로 게이트 전압에 의한 프린지 필드(Fringe Field)가 작게 형성되는 반면에, STI 공정을 적용한 경우에는 액티브 영역이 수직으로 형성되어 게이트 프린지 필드 증가가 나타나기 때문이다. 이러한 문턱전압의 감소 효과는 P웰 형성 및 문턱전압 제어용으로 주입된 채널 임플란트 도펀트(Channel Implant Dopant)인 보론(Boron)이 필드 산화막 내로 분리(Segregation)됨으로 인해 더욱 심화된다.

이를 보상하기 위해 P웰 채널 임플란트 도펀트를 증가시키게 되는데 이 경우 접합 누설전류(Junction Leakage Current)가 증가하게 되어 스탠바이 파워(Standby Power)가 증가하게 되고, 특히 디램 셀 소자에서는 리프레쉬(Refresh) 열화가 발생하게 된다. 또한, STI 구조에 의한 문턱전압의 변화는 소자의 특성을 정확하게 제어하여 균일성(Uniformity)을 확보하는데 있어서 심각한 문제가 된다.

따라서, 본 발명은 상기와 같은 종래 문제점을 해결하기 위해 안출된 것으로서, STI 공정을 이용한 소자분리막 형성시 스페이서 산화막을 형성하고 액티브 영역에 선택적으로 탄소이온을 주입하여 문턱전압이 감소하는 것을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명은, 실리콘 기판 상에 패드산화막 및 패드질화막을 차례로 형성하는 단계; 상기 패드질화막 및 패드산화막을 차례로 식각하여 기판을 노출시키는 단계; 상기 기판 결과물 상에 산화막을 형성하는 단계; 상기 산화막을 전면식각하여 식각된 패드질화막 및 패드산화막의 측벽에 스페이서 산화막을 형성하는 단계; 상기 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계; 상기 스페이서 산화막을 제거하는 단계; 상기 트렌치 상부 가장자리 영역에 탄소이온을 주입하는 단계; 상기 트렌치를 매립하도록 기판 결과물 상에 매립 산화막을 형성하는 단계; 상기 패드질화막이 노출되도록 매립 산화막을 CMP하는 단계; 및 상기 패드질화막을 제거하는 단계를 포함하는 것을 특징으로 한다.

또한, 본 발명은 실리콘 기판 상에 패드산화막 및 패드질화막을 차례로 형성하는 단계; 상기 패드질화막 및 패드산화막을 차례로 식각하여 기판을 노출시키는 단계; 상기 기판 결과물 상에 산화막을 형성하는 단계; 상기 산화막을 전면식각하여 식각된 패드질화막 및 패드산화막의 측벽에 스페이서 산화막을 형성하는 단계; 상기 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계; 상기 스페이서 산화막을 제거하는 단계; 상기 트렌치를 매립하도록 기판 결과물 상에 매립 산화막을 형성하는 단계; 상기 패드질화막이 노출되도록 매립 산화막을 CMP하는 단계; 상기 트렌치 상부 가장자리 영역에 탄소이온을 주입하는 단계; 및 상기 패드질화막을 제거하는 단계를 포함하는 것을 특징으로 한다.

(실시예)

이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.

도 2a에 도시된 바와 같이, 실리콘 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 차례로 형성한다. 그 다음, 상기 패드 질화막(23) 상에 트렌치 영역을 한정하는 감광막 패턴(24)을 형성한다.

도 2b에 도시된 바와 같이, 상기 감광막 패턴(24)을 식각 마스크로 이용하여 패드 질화막(23) 및 패드 산화막(22)을 차례로 식각하여 상기 기판을 노출시킨다. 그 다음, 상기 감광막 패턴(24)을 제거한 후에 상기 기판 결과물 상에 산화막(25)을 형성한다.

도 2c에 도시된 바와 같이, 상기 패드질화막 및 패드산화막의 측벽에 산화막이 남도록 산화막(25)을 제거하여 스페이서 산화막(25a)을 형성한다. 이어서, 감광막 패턴(미도시)을 식각 마스크로 이용하여 기판 내에 트렌치(26)를 형성한다.

도 2d에 도시된 바와 같이, 상기 스페이서 산화막(25a)을 제거하고, 상기 트렌치(26)에 인접한 액티브 가장 자리 영역(A)와 트렌치 하부 영역(B)에 탄소 이온을 주입한다. 이렇게, 탄소 이온을 주입하게 되면 액티브 가장 자리 영역(A) 및 트렌치 하부 영역(B)에 탄소 이온이 주입되어 보론 농도가 증가되고 인접한 셀 간의 분리(Isolation) 효과를 증가시킬 수 있다.

도 2e에 도시된 바와 같이, 상기 트렌치(26) 표면 및 패드질화막(23) 상에 트렌치를 매립하도록 HDP 산화막(27)을 형성한다.

도 2f에 도시된 바와 같이, 상기 패드질화막(23)이 노출되도록 HDP 산화막(27)의 표면을 CMP하고, 상기 패드질화막(23)을 제거하여 소자분리막(27a)를 형성한다.

전술한 바와 같이, 본 발명은 트랜지스터의 문턱전압이 감소되는 것을 방지하기 위해서 도 3에 도시된 바와 같이, 상기 트렌치(26) 표면 및 패드질화막(23) 상에 트렌치를 매립하도록 HDP 산화막(27)을 형성한 다음, 상기 패드질화막(23)이 노출되도록 HDP 산화막(27)의 표면을 CMP 한 후에 트렌치 상부 가장자리 영역(A)에에 탄소 이온을 주입함으로써 보론 농도가 증가되고 인접한 셀 간의 분리(Isolation) 효과를 증가시킬 수 있다.

도 4a 내지 도 4b는 본 발명에 따른 탄소 이온주입 양에 따른 보론의 도핑 프로파일을 나타낸 도면으로서, 실리콘 기판 상에 탄소 이온을 주입한 후에 도핑된 보론의 프로파일을 비교하여 보았을 경우, 실리콘 기판에 존재하는 탄소는 실리콘 격자와 결합하여 보론의 TED(Transient Enhanced Diffusion) 및 OED(Oxidation Enhanced Diffusion)을 억제하기 때문에 탄소의 농도가 증가할수록 보론의 확산(Diffusion)이 감소하여 보론의 농도가 증가함을 알 수 있다.

상기와 같이, 본 발명은 STI 공정을 이용한 소자분리막 형성시 스페이서 산화막을 형성하고 액티브 영역에 선택적으로 탄소이온을 주입함으로써 n-channel MOSFET의 액티브 가장자리 영역에서 발생하는 게이트 프린지 필드(Gate Fringe Field) 및 보론 분리(Segregation)에 의해 문턱전압이 감소하는 것을 방지할 수 있다.

또한, 본 발명은 기판의 액티브 가장자리 영역에 국부적으로 탄소이온을 주입함으로써 채널 임플란트를 증가시킬 경우에 나타나게 되는 전력 손실과 리프레쉬 특성이 열화되는 현상을 최소화 할 수 있다.

이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.

이상에서와 같이, 본 발명에 의하면, 소자분리막 형성시 스페이서 산화막을 형성하고 액티브 영역에 선택적으로 탄소이온을 주입함으로써 문턱전압이 감소하는 것을 방지할 수 있으며, 기판의 액티브 가장자리 영역에 국부적으로 탄소이온을 주입함으로써 채널 임플란트를 증가시킬 경우에 나타나게 되는 전력 손실과 리프레쉬 특성이 열화되는 현상을 최소화 할 수 있다. 이에 따라 반도체 소자의 특성을 향상시킬 수 있다.

도 1a 내지 도 1e는 종래의 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.

도 3은 본 발명의 다른 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정 단면도.

도 4a 내지 도 4b는 본 발명에 따른 탄소 이온주입 양에 따른 보론의 도핑 프로파일을 나타낸 도면.

* 도면의 주요 부분에 대한 부호의 설명 *

21 : 실리콘 기판 22 : 패드산화막

23 : 패드질화막 24 : 감광막 패턴

25 : 산화막 26 : 트렌치

27 : HDP 산화막 27a : 소자분리막

Claims (2)

1. 실리콘 기판 상에 패드산화막 및 패드질화막을 차례로 형성하는 단계;

   상기 패드질화막 및 패드산화막을 차례로 식각하여 기판을 노출시키는 단계;

   상기 기판 결과물 상에 산화막을 형성하는 단계;

   상기 산화막을 전면식각하여 식각된 패드질화막 및 패드산화막의 측벽에 스페이서 산화막을 형성하는 단계;

   상기 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계;

   상기 스페이서 산화막을 제거하는 단계;

   상기 트렌치 상부 가장자리 영역에 탄소이온을 주입하는 단계;

   상기 트렌치를 매립하도록 기판 결과물 상에 매립 산화막을 형성하는 단계;

   상기 패드질화막이 노출되도록 매립 산화막을 CMP하는 단계; 및

   상기 패드질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
2. 실리콘 기판 상에 패드산화막 및 패드질화막을 차례로 형성하는 단계;

   상기 패드질화막 및 패드산화막을 차례로 식각하여 기판을 노출시키는 단계;

   상기 기판 결과물 상에 산화막을 형성하는 단계;

   상기 산화막을 전면식각하여 식각된 패드질화막 및 패드산화막의 측벽에 스페이서 산화막을 형성하는 단계;

   상기 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계;

   상기 스페이서 산화막을 제거하는 단계;

   상기 트렌치를 매립하도록 기판 결과물 상에 매립 산화막을 형성하는 단계;

   상기 패드질화막이 노출되도록 매립 산화막을 CMP하는 단계;

   상기 트렌치 상부 가장자리 영역에 탄소이온을 주입하는 단계; 및

   상기 패드질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.