KR20110103596A - 반도체 소자의 트랜지스터 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 채널 길이 및 폭을 확보하고 누설전류를 방지하는 반도체 소자의 트랜지스터 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 트랜지스터는 반도체 소자의 트랜지스터는 장축 및 단축을 갖는 활성영역을 포함하는 기판; 상기 기판 하부에 형성된 1차 불활성 영역; 상기 기판의 표면에 형성된 2차 불활성 영역; 상기 활성영역의 단축방향으로 일정간격 이격된 복수의 리세스 패턴; 및 상기 리세스 패턴을 매립하면서 일부는 상기 기판 상부로 돌출되는 게이트 패턴을 포함하고, 게이트 라인과 중첩된 기판의 하부에 1차 불활성 영역을 형성함으로써 소스/드레인 정션으로 흐르는 누설전류(Leakage) 및 펀치 항복전압(Punch BV) 특성을 개선하는 효과, 기판의 표면에 2차 불활성 영역을 형성함으로써 채널길이(Channel Length)를 증가시키고, 게이트가 채널을 둘러싸는 형태를 취함으로써 누설전류를 방지하는 효과, 활성영역의 단축방향으로 복수의 리세스 패턴을 형성함으로써 채널 폭을 증가시키며 다수의 전류가 이동할 수 있는 채널 브릿지(Channel Bridge)를 형성하여 누설전류를 방지하는 효과, 트랜지스터의 전력 소모량을 줄이는 효과가 있다.

Description

반도체 소자의 트랜지스터 및 그의 제조 방법{TRANSISTOR OF SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 트랜지스터 및 그의 제조 방법에 관한 것이다.
일반적인 플라나(Planar)형의 트랜지스터를 형성하는 경우, 소자의 집적도가 증가할수록 게이트의 채널길이(Channel Length)가 감소하여 단채널효과(Short Channel Effect)에 따른 안정적인 동작 전압을 확보하는 것이 어렵다.
또한, 채널 폭(Channel Width) 역시 감소하면서 동작 전류량이 감소하게 되고, 정션(Junction) 방향으로도 누설전류가 발생하게 되어 과도한 누설 전류를 유발하는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 채널 길이 및 폭을 확보하고 누설전류를 방지하는 반도체 소자의 트랜지스터 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 트랜지스터는 장축 및 단축을 갖는 활성영역을 포함하는 기판; 상기 기판 하부에 형성된 1차 불활성 영역; 상기 기판의 표면에 형성된 2차 불활성 영역; 상기 활성영역의 단축방향으로 일정간격 이격된 복수의 리세스 패턴; 및 상기 리세스 패턴을 매립하면서 일부는 상기 기판 상부로 돌출되는 게이트 패턴을 포함하는 것을 특징으로 한다.
특히, 상기 게이트 패턴의 양쪽 기판에 형성된 소스/드레인 영역을 더 포함하는 것을 특징으로 한다.
또한, 상기 1차 불활성 영역은 적어도 상기 리세스 패턴의 깊이 이상의 깊이를 갖도록 형성되고, 상기 2차 불활성 영역은 적어도 상기 리세스 패턴의 깊이의 1/2이하에 해당하는 깊이를 갖도록 형성되며, 상기 1차 불활성 영역은 상기 게이트 패턴과 중첩된 기판의 하부에 형성되고, 상기 2차 불활성 영역은 상기 게이트 패턴과 중첩된 기판의 표면에 형성되되, 상기 2차 불활성 영역은 상기 게이트 패턴의 선폭보다 좁은 선폭으로 형성되는 것을 특징으로 한다.
본 발명의 반도체 소자의 트랜지스터 제조 방법은 기판에 소자분리막을 형성하여 장축 및 단축을 갖는 활성영역을 정의하는 단계; 상기 기판 하부에 이온주입을 진행하여 1차 불활성 영역을 형성하는 단계; 상기 기판의 표면에 이온주입을 진행하여 2차 불활성 영역을 형성하는 단계; 상기 활성영역의 단축방향으로 일정간격 이격된 복수의 리세스 패턴을 형성하는 단계; 및 상기 리세스 패턴을 매립하면서 일부는 상기 기판 상부로 돌출되는 게이트 패턴을 형성하는 단계을 포함하는 것을 특징으로 한다.
특히, 상기 게이트 패턴을 형성하는 단계 후, 상기 게이트 패턴의 양쪽 기판에 이온주입을 진행하여 소스/드레인 영역을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 1차 불활성 영역을 형성하는 단계는, 상기 게이트 패턴과 중첩되는 기판 하부에 이온주입을 진행하되, 적어도 상기 리세스 패턴의 깊이 이상의 깊이를 타겟으로 이온주입을 진행하는 것을 특징으로 한다.
또한, 상기 1차 및 2차 불활성 영역을 형성하는 단계는, 불활성 이온을 사용하여 이온주입을 진행하며, 상기 불활성 이온은, N2 또는 O2 이온을 포함하는 것을 특징으로 한다.
또한, 상기 2차 불활성 영역을 형성하는 단계는, 상기 게이트 패턴과 중복되는 기판의 표면에 이온주입을 진행하되, 상기 게이트 패턴의 선폭보다 상기 2차 불활성 영역이 좁은 선폭을 갖도록 이온주입을 진행하고, 상기 2차 불활성 영역의 깊이가 적어도 상기 리세스 패턴의 깊이의 1/2 이하가 되도록 이온주입을 진행하는 것을 특징으로 한다.
상술한 본 발명의 반도체 소자의 트랜지스터 및 그의 제조 방법은 게이트 라인과 중첩된 기판의 하부에 1차 불활성 영역을 형성함으로써 소스/드레인 정션으로 흐르는 누설전류(Leakage) 및 펀치 항복전압(Punch BV) 특성을 개선하는 효과가 있다.
또한, 기판의 표면에 2차 불활성 영역을 형성함으로써 채널길이(Channel Length)를 증가시키고, 게이트가 채널을 둘러싸는 형태를 취함으로써 누설전류를 방지하는 효과가 있다.
그리고, 활성영역의 단축방향으로 복수의 리세스 패턴을 형성함으로써 채널 폭을 증가시키며 다수의 전류가 이동할 수 있는 채널 브릿지(Channel Bridge)를 형성하여 누설전류를 방지하는 효과가 있다.
따라서, 트랜지스터의 전력 소모량을 줄이는 효과가 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 트랜지스터를 나타내는 평면도,
도 2는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터를 나타내는 단면도,
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 공정 단면도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 트랜지스터를 나타내는 평면도이다.
도 1에 도시된 바와 같이, 소자분리막(도시생략)에 의해 장축과 단축을 갖는 활성영역(11B)이 정의된 기판(도시생략) 상부에 활성영역(11B)의 단축방향으로 확장되는 게이트 라인(19)을 형성한다.
또한, 게이트 라인(19)과 중첩된 활성영역(11B)에 1차 및 2차 불활성 영역(13, 15)이 형성된다. 1차 불활성 영역(13)은 활성영역(11B) 하부에 형성되며, 2차 불활성 영역(15)은 활성영역(11B)의 표면에 형성된다. 또한, 1차 불활성 영역(13)은 2차 불활성 영역(15)보다 넓은 폭을 갖고 형성되며, 2차 불활성 영역(15)은 게이트 라인(19)보다 좁은 폭을 갖되 게이트 라인(19)의 정가운데 위치하도록 형성된다. 1차 및 2차 불활성 영역(13, 15)은 이온주입을 통해 형성되며, 이때 이온주입은 불활성 이온을 사용하되 바람직하게 N2를 이온주입한다.
그리고, 역시 게이트 라인(19)과 중첩되는 활성영역(11B)에 일정간격 이격된 복수의 리세스 패턴(17)이 형성된다. 리세스 패턴(17)은 게이트 라인(19)의 방향과는 반대로 즉, 활성영역(11B)의 단축방향을 나누는 형태로 형성되어 브릿지(Bridge)형 채널통로가 형성된다.
위와 같이, 게이트 라인(19)과 중첩된 활성영역(11B)의 하부에 1차 불활성 영역(13)을 형성함으로써 소스/드레인 정션으로 흐르는 누설전류(Leakage) 및 펀치 항복전압(Punch BV) 특성을 개선하는 효과가 있다. 또한, 활성영역(11B)의 표면에 2차 불활성 영역(15)을 형성함으로써 채널길이(Channel Length)를 증가시키는 효과가 있다. 그리고, 활성영역(11B)의 단축방향을 나누는 형태로 복수의 리세스 패턴(17)을 형성함으로써 채널의 폭을 증가시키고, 다수의 전류가 이동할 수 있는 채널 브릿지(Channel Bridge)를 형성하여 누설전류를 방지하는 효과가 있다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터를 나타내는 단면도이다. X-X'는 도 1을 X-X'방향에서 바라본 단면도로, 활성영역의 단축방향에 해당하며, Y-Y'는 도 1을 Y-Y'방향에서 바라본 단면도로, 활성영역의 장축방향에 해당한다. 설명의 편의를 위해 X-X'와 Y-Y'를 함께 도시하며 설명하며, 도 1과 동일한 도면부호를 사용하여 설명하기로 한다.
도 2에 도시된 바와 같이, 기판(10)에 소자분리막(11A)에 의해 활성영역(11B)이 정의된다.
그리고, 활성영역(11B)에 게이트의 폭 방향으로 일정간격 이격된 리세스 패턴이 형성되어 브릿지 형의 채널 통로가 형성된다.
그리고, 활성영역(11B)에는 1차 및 2차 불활성 영역(13, 15)이 형성된다. 이때, 1차 불활성 영역(13)은 기판(10) 하부에 형성되며, 정확히는 리세스 패턴의 깊이와 유사한 깊이에 형성된다. 2차 불활성 영역(15)은 기판(10) 표면에 형성되며, 2차 불활성 영역(15)의 깊이는 기판(10) 표면에서 부터 적어도 리세스 패턴 깊이의 1/2 이하가 되도록 이온주입을 진행하는 것이 바람직하다. 이는, 리세스 패턴 깊이의 1/2을 초과하는 경우 채널이 단절될 수 있기 때문이다.
그리고, 리세스 패턴을 포함하는 전체구조의 단차를 따라 게이트 절연막(18)이 형성되며, 게이트 절연막 상에 리세스 패턴을 매립하면서 일부는 기판(10) 상부로 돌출되는 게이트 패턴(19)이 형성된다. 그리고, 게이트 패턴(19)의 양쪽 기판(10)에 이온주입에 의해 소스/드레인 영역(20)이 형성된다.
위와 같이, 본 발명은 기판(10) 하부에 1차 불활성 영역(13)을 형성하여 소스/드레인 정션으로 흐르는 누설전류(Leakage) 및 펀치 항복전압(Punch BV) 특성을 개선하는 효과가 있다. 또한, 기판(10) 표면에 2차 불활성 영역(15)을 형성함으로써 채널길이(Channel Length)를 증가시키는 효과가 있다. 그리고, 활성영역(11B)의 단축방향을 나누는 형태로 복수의 리세스 패턴(17)을 형성함으로써 채널의 폭을 증가시키고 다수의 전류가 이동할 수 있는 채널 브릿지(Channel Bridge)를 형성하여 누설전류를 방지하는 효과가 있다. 따라서, 트랜지스터의 전력 소모량을 줄이는 장점이 있다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 공정 단면도이다. X-X'는 도 1을 X-X'방향에서 바라본 단면도로, 활성영역의 단축방향에 해당하며, Y-Y'는 도 1을 Y-Y'방향에서 바라본 단면도로, 활성영역의 장축방향에 해당한다. 설명의 편의를 위해 X-X'와 Y-Y'를 함께 도시하며 설명하며, 도 2와 동일한 도면부호를 사용하여 설명하기로 한다.
도 3a에 도시된 바와 같이, 기판(10)에 STI(Shallow Trench Isolation) 공정을 통해 소자분리막(11A)을 형성한다. 이때, 소자분리막(11A)은 고밀도 플라즈마산화막(HDP oxide;High Density Plasma oxide), 스핀온 절연막(SOD;Spin On Dielectric) 등의 산화막을 포함할 수 있다. 소자분리막(11A)에 의해 활성영역(11B, Active Area)이 정의된다. 이때, 활성영역(11B)은 장축과 단축을 갖고 형성되며, X-X'는 활성영역의 단축방향에서 바라본 단면도이고, Y-Y'는 활성영역의 장축방향에서 바라본 단면도이다.
도 3b에 도시된 바와 같이, 소자분리막(11A)을 포함하는 기판(10) 상에 제1마스크 패턴(12)을 형성한다. 제1마스크 패턴(12)은 이온주입 배리어 역할을 하기 위한 것으로, 기판(10) 상에 감광막을 코팅하고, 노광 및 현상으로 후속 게이트 예정지역이 오픈되도록 패터닝하여 형성한다. 즉, X-X''에서는 소자분리막(11A) 사이의 활성영역(11B)이 오픈되며, Y-Y'에서는 후속 게이트와 동일한 선폭이 오픈되도록 패터닝한다.
이어서, 오픈된 기판(10) 하부에 이온주입을 진행하여 1차 불활성 영역(13)을 형성한다. 1차 불활성 영역(13)은 기판(10) 하부 후속 리세스 패턴의 깊이와 유사한 깊이에 형성되며, 이를 위해 에너지 및 도즈량을 조절하여 이온주입을 진행하는 것이 바람직하다.
1차 불활성 영역(13)을 형성하기 위해 도펀트는 불활성 이온을 사용하는 것이 바람직하며, 예컨대 N2 이온을 사용한다. 또는, O2이온을 사용하거나 기타 불활성 이온을 사용할 수 있다.
위와 같이, 기판(10) 하부에 1차 불활성 영역(13)을 형성함으로써 소스/드레인 정션으로 흐르는 누설전류(Leakage) 및 펀치 항복전압(Punch BV) 특성을 개선하는 효과가 있다.
도 3c에 도시된 바와 같이, 제1마스크 패턴(12, 도 3b 참조)을 제거한다. 제1마스크 패턴(12, 도 3b 참조)이 감광막인 경우, 건식식각으로 제거할 수 있으며, 건식식각은 산소 스트립으로 진행할 수 있다.
이어서, 기판(10) 상에 제2마스크 패턴(14)을 형성한다. 제2마스크 패턴(14)은 이온주입 배리어 역할을 하기 위한 것으로, 기판(10) 상에 감광막을 코팅하고, 노광 및 현상으로 후속 게이트의 예정 선폭보다 좁은 영역이 오픈되도록 패터닝하여 형성한다. 즉, X-X'에서는 소자분리막(11A) 사이의 활성영역(11B)이 오픈되며, Y-Y'에서는 후속 게이트의 선폭보다 좁은 폭, 1차 불활성 영역(13)보다 좁은 폭이 오픈되도록 패터닝한다. 또한, 오픈되는 영역은 후속 게이트 패턴의 중앙에 오도록 하는 것이 바람직하다.
이어서, 제2마스크 패턴(14)에 의해 오픈된 기판(10) 하부에 이온주입을 진행하여 2차 불활성 영역(15)을 형성한다. 2차 불활성 영역(15)은 기판(10) 표면에 형성되며, 2차 불활성 영역(15)의 깊이는 적어도 후속 리세스 패턴 깊이의 1/2이하가 되도록 이온주입 도즈 및 에너지를 조절하는 것이 바람직하다. 이는, 리세스 패턴 깊이의 1/2을 초과하는 경우 채널이 단락될 수 있기 때문이다.
2차 불활성 영역(15)을 형성하기 위한 도펀트를 불활성 이온을 사용하는 것이 바람직하며, 예컨대 N2이온을 사용할 수 있다. 또는, O2이온을 사용하거나 기타 불활성 이온을 사용할 수 있다.
위와 같이, 기판(10)의 표면에 2차 불활성 영역을 형성함으로써 채널 길이가 증가되고, 채널을 게이트가 둘러싸는 형태를 취함으로써 누설전류를 방지하는 장점이 있다.
도 3d에 도시된 바와 같이, 제2마스크 패턴(14, 도 3c 참조)을 제거한다. 제2마스크 패턴(14, 도 3c 참조)이 감광막인 경우, 건식식각으로 제거할 수 있으며, 건식식각은 산소 스트립으로 진행할 수 있다.
이어서, 2차 불활성 영역(15)을 포함하는 기판(10) 상에 제3마스크 패턴(16)을 형성한다. 제3마스크 패턴(16)은 리세스 패턴을 형성하기 위한 것으로, 활성영역(11B)의 단축방향에 일정간격으로 복수 개의 오픈영역을 갖도록 형성한다. 제3마스크 패턴(16)은 감광막으로 형성할 수 있으며, 식각마진을 확보하기 위해 감광막을 형성하기 전에 하드마스크를 추가로 형성할 수 있다.
이어서, 제3마스크 패턴(16)을 식각장벽으로 기판(10)을 식각하여 복수의 리세스 패턴(17)을 형성한다. 리세스 패턴(17)은 채널 폭(Channel Width) 방향으로 형성되어 채널 브릿지(Channel Bridge)를 형성한다. 또한, 리세스 패턴(17)의 깊이는 1차 불활성 영역(13)을 넘지 않는 것이 바람직하다.
위와 같이, 리세스 패턴(17)을 형성하여 채널의 폭을 증가시키고 다수의 브릿지형 채널 통로를 형성하며, 리세스 패턴(17) 하부에 형성된 1차 불활성 영역(13)에 의해 기판(10)으로의 누설전류를 방지할 수 있다.
도 3e에 도시된 바와 같이, 제3마스크 패턴(16, 도 3d 참조)을 제거한다. 제3마스크 패턴(16, 도 3d 참조)이 감광막인 경우, 건식식각으로 제거할 수 있으며, 건식식각은 산소 스트립으로 진행할 수 있다.
이어서, 리세스 패턴(17)을 포함하는 전체구조의 단차를 따라 게이트 절연막(18)을 형성한다. 게이트 절연막(18)은 산화막으로 형성할 수 있다.
이어서, 게이트 절연막(18) 상에 리세스 패턴(17)을 매립하면서 일부는 기판(10) 상부로 돌출되는 게이트 패턴(19)을 형성한다.
이어서, 게이트 패턴(19)의 양쪽 기판(10)에 이온주입을 진행하여 소스/드레인 영역(20)을 형성한다.
위와 같이, 리세스 패턴(17) 하부에 1차 불활성 영역(13)을 형성하고, 게이트 패턴(19)에 중첩되는 기판(10)의 표면에 2차 불활성 영역(15)을 형성하며, 게이트 패턴(19)의 폭 방향으로 일정간격 이격된 복수의 리세스 패턴(17)을 형성함으로써 채널 길이를 증가시키고, 누설전류를 방지(게이트의 누설전류, 웰로 빠지는 누설전류)하여 트랜지스터의 전력 소모량을 감소시킬 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10 : 기판 11A : 소자분리막
12 : 제1마스크 패턴 13 : 1차 불활성 영역
14 : 제2마스크 패턴 15 : 2차 불활성 영역
16 : 제3마스크 패턴 17 : 리세스 패턴
18 : 게이트 절연막 19 : 게이트 패턴
20 : 소스/드레인 영역

Claims (16)

  1. 장축 및 단축을 갖는 활성영역을 포함하는 기판;
    상기 기판 하부에 형성된 1차 불활성 영역;
    상기 기판의 표면에 형성된 2차 불활성 영역;
    상기 활성영역의 단축방향으로 일정간격 이격된 복수의 리세스 패턴; 및
    상기 리세스 패턴을 매립하면서 일부는 상기 기판 상부로 돌출되는 게이트 패턴
    을 포함하는 반도체 소자의 트랜지스터.
  2. 제1항에 있어서,
    상기 게이트 패턴의 양쪽 기판에 형성된 소스/드레인 영역을 더 포함하는 반도체 소자의 트랜지스터.
  3. 제1항에 있어서,
    상기 1차 불활성 영역은 적어도 상기 리세스 패턴의 깊이 이상의 깊이를 갖도록 형성되는 반도체 소자의 트랜지스터.
  4. 제1항에 있어서,
    상기 2차 불활성 영역은 적어도 상기 리세스 패턴의 깊이의 1/2이하에 해당하는 깊이를 갖도록 형성되는 반도체 소자의 트랜지스터.
  5. 제1항에 있어서,
    상기 1차 불활성 영역은 상기 게이트 패턴과 중첩된 기판의 하부에 형성되는 반도체 소자의 트랜지스터.
  6. 제1항에 있어서,
    상기 2차 불활성 영역은 상기 게이트 패턴과 중첩된 기판의 표면에 형성되는 반도체 소자의 트랜지스터.
  7. 제1항에 있어서,
    상기 2차 불활성 영역은 상기 게이트 패턴의 선폭보다 좁은 선폭으로 형성되는 반도체 소자의 트랜지스터.
  8. 기판에 소자분리막을 형성하여 장축 및 단축을 갖는 활성영역을 정의하는 단계;
    상기 기판 하부에 이온주입을 진행하여 1차 불활성 영역을 형성하는 단계;
    상기 기판의 표면에 이온주입을 진행하여 2차 불활성 영역을 형성하는 단계;
    상기 활성영역의 단축방향으로 일정간격 이격된 복수의 리세스 패턴을 형성하는 단계; 및
    상기 리세스 패턴을 매립하면서 일부는 상기 기판 상부로 돌출되는 게이트 패턴을 형성하는 단계
    을 포함하는 반도체 소자의 트랜지스터 제조 방법.
  9. 제8항에 있어서,
    상기 게이트 패턴을 형성하는 단계 후,
    상기 게이트 패턴의 양쪽 기판에 이온주입을 진행하여 소스/드레인 영역을 형성하는 단계를 더 포함하는 반도체 소자의 트랜지스터 제조 방법.
  10. 제8항에 있어서,
    상기 1차 불활성 영역을 형성하는 단계는,
    상기 게이트 패턴과 중첩되는 기판 하부에 이온주입을 진행하는 반도체 소자의 트랜지스터 제조 방법.
  11. 제8항에 있어서,
    상기 1차 불활성 영역을 형성하는 단계는,
    적어도 상기 리세스 패턴의 깊이 이상의 깊이를 타겟으로 이온주입을 진행하는 반도체 소자의 트랜지스터 제조 방법.
  12. 제8항에 있어서,
    상기 1차 및 2차 불활성 영역을 형성하는 단계는,
    불활성 이온을 사용하여 이온주입을 진행하는 반도체 소자의 트랜지스터 제조 방법.
  13. 제12항에 있어서,
    상기 불활성 이온은,
    N2 또는 O2 이온을 포함하는 반도체 소자의 트랜지스터 제조 방법.
  14. 제8항에 있어서,
    상기 2차 불활성 영역을 형성하는 단계는,
    상기 게이트 패턴과 중복되는 기판의 표면에 이온주입을 진행하는 반도체 소자의 트랜지스터 제조 방법.
  15. 제8항에 있어서,
    상기 2차 불활성 영역을 형성하는 단계는,
    상기 게이트 패턴의 선폭보다 상기 2차 불활성 영역이 좁은 선폭을 갖도록 이온주입을 진행하는 반도체 소자의 트랜지스터 제조 방법.
  16. 제8항에 있어서,
    상기 2차 불활성 영역을 형성하는 단계는,
    상기 2차 불활성 영역의 깊이가 적어도 상기 리세스 패턴의 깊이의 1/2 이하가 되도록 이온주입을 진행하는 반도체 소자의 트랜지스터 제조 방법.
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