KR100843880B1 - 반도체 소자 및 그의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 반도체 소자의 크기가 점점 감소함에 따라 리세스 게이트 영역 사이의 상호 작용에 의하여 게이트 문턱 전압이 감소하고, 전기적 특성이 저하되는 문제를 해결하기 위하여, 리세스 게이트 영역 사이에 배리어막(Barrier)을 형성하고, 배리어막 상부에 에피택셜 성장층을 형성함으로써, 고집적 반도체 소자의 리세스 게이트 영역 사이에 발생하는 커플링 효과(Coupling Effect)를 최소화하고 반도체 소자의 전기적 특성을 향상시킬 수 있는 발명에 관한 것이다.
Description
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자 및 그의 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 반도체 소자의 크기가 점점 감소함에 따라 리세스 게이트 영역 사이의 상호 작용에 의하여 게이트 문턱 전압이 감소하고, 전기적 특성이 저하되는 문제를 해결하기 위하여, 리세스 게이트 영역 사이에 배리어막(Barrier)을 형성하고, 배리어막 상부에 에피택셜 성장층을 형성함으로써, 고집적 반도체 소자의 리세스 게이트 영역 사이에 발생하는 커플링 효과(Coupling Effect)를 최소화하고 반도체 소자의 전기적 특성을 향상시킬 수 있는 발명에 관한 것이다.
반도체 소자가 고집적화됨에 따라서 반도체 소자의 크기가 감소하고 반도체 소자 간의 간격도 감소하게 되었다. 특히 게이트의 크기가 감소함에 따라 숏채널효과(Short Channel Effect)와 같은 문제가 발생하였으며 이를 극복하기 위하여 리세 스 게이트를 형성하였다.
리세스 게이트는 게이트 하부의 활성영역을 소정 부분 식각하여 리세스 게이트 영역을 형성함으로써 채널 길이를 증가시키는 반도체 소자의 형성 방법이다. 그러나, 게이트 사이의 간격이 감소하게 되면서, 게이트 사이의 전계 간섭이 심화되고 있으며, 특히 리세스 게이트 영역 간에 발생하는 전계 간섭은 게이트 문턱전압을 감소시키고 오프(Off)-누설전류(Leakage)성 페일(Fail)을 유발시키는 원인이 되었다.
상술한 바와 같이, 종래 기술에 따른 반도체 소자의 형성 방법은 게이트 사이의 전계 간섭을 제어하지 못하여 반도체 소자의 전기적 특성을 저하시키는 문제를 유발하였다.
본 발명은 리세스 게이트 영역 사이에 배리어막(Barrier)을 형성하고, 배리어막 상부에 에피택셜 성장층을 형성함으로써, 고집적 반도체 소자의 리세스 게이트 영역 사이에 발생하는 커플링 효과(Coupling Effect)를 최소화하고 반도체 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자 및 그를 형성하는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자는
활성영역을 정의하는 소자분리막을 포함하는 반도체 기판과,
상기 반도체 기판에 게이트 예정 영역과 중첩되는 상기 활성영역을 식각하여 구비되는 리세스 게이트 영역과,
상기 리세스 게이트 영역의 상부에 형성되는 게이트와,
상기 게이트 사이의 활성영역에 형성되는 소스/드레인 영역 및
상기 소스/드레인 영역 하부에 구비되는 배리어막(Barrier)을 포함하는 것을 특징으로 한다.
여기서, 상기 소스/드레인 영역은 에피택셜 성장층에 형성하는 것을 특징으로 하고, 상기 배리어막은 폴리실리콘층 및 상기 폴리실리콘층의 둘레에 구비되는 산화막으로 형성하는 것을 특징으로 한다.
아울러, 본 발명에 따른 반도체 소자의 형성 방법은
반도체 기판의 소스/드레인 예정 영역 중심부를 식각하여 트렌치를 형성하는 단계와,
상기 트렌치를 포함한 전체 영역의 표면상에 제 1 산화막을 형성하는 단계와,
상기 트렌치 내의 소정 높이 까지 폴리실리콘층을 매립하는 단계와,
상기 폴리실리콘층 상부에 제 2 산화막을 형성하는 단계와,
상기 제 2 산화막이 노출되도록 화학기계적연마(Chemical Mechanical Polishing) 공정으로 상기 제 1 산화막 및 상기 반도체 기판을 식각하는 단계와,
상기 반도체 기판의 표면에 선택적 에피택셜 성장(Selective Epitaxial Growth) 공정을 수행하는 단계와,
상기 반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계와,
게이트 예정 영역의 에피택셜 성장층 및 상기 활성영역을 식각하여 리세스 게이트 영역을 형성하는 단계 및
상기 리세스 게이트 영역 상부에 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자 및 그의 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100)에 소스/드레인 예정 영역의 중심부에 해당하는 부분을 식각하여 배리어막 형성을 위한 트렌치(140)를 형성한다. 이때, 트렌치(140)의 선폭은 소스/드레인 예정 영역의 선폭의 1/2 이하의 크기로 형성하는 것이 바람직하며, 깊이는 후속 공정에서 형성되는 리세스 게이트 영역의 깊이와 동일하게 형성하는 것이 바람직하다.
도 1b를 참조하면, 트렌치(140)를 포함하는 반도체 기판(100) 전체 표면에 제 1 산화막(150)을 형성한다.
다음에는, 트렌치(140) 내부에 폴리실리콘층(160)을 매립한다. 이때, 폴리실리콘층(160)은 트렌치(140) 깊이 5 ~ 10% 에 해당하는 상부 공간이 잔류하도록 매립한다..
도 1c를 참조하면, 폴리실리콘층(160) 상부에 제 2 산화막(165)을 형성하여 폴리실리콘층(160)의 표면이 제 1 및 제 2 산화막(150, 165)으로 둘러싸인 형태의 배리어막(170)을 완성한다. 이와 같이 형성된 배리어막(170)은 후속 공정에서 형성되는 리세스 게이트 영역 상호간에 발생하는 커플링 현상을 방지하는 차단막으로서 작용하게 된다.
이와 같은 구조를 갖는 배리어막(170)은 종래 기술에 따른 산화막으로 이루어진 배리어막 보다 전기장의 영향을 차폐하는 효과가 좋은데, 이는 제 1 산화막(150)과 제 2 산화막(165) 내부에 매립된 폴리실리콘층(160)이 금속과 같은 역할을 하여 리세스 게이트 영역(180)에서 발생한 전기장의 영향을 더 효과적으로 차폐할 수 있기 때문이다.
이와 같은 구조를 갖는 배리어막(170)은 종래 기술에 따른 산화막으로 이루어진 배리어막 보다 전기장의 영향을 차폐하는 효과가 좋은데, 이는 제 1 산화막(150)과 제 2 산화막(165) 내부에 매립된 폴리실리콘층(160)이 금속과 같은 역할을 하여 리세스 게이트 영역(180)에서 발생한 전기장의 영향을 더 효과적으로 차폐할 수 있기 때문이다.
다음에는, 화학기계적연마(CMP) 공정을 수행하여 제 1 산화막(150) 및 반도체 기판(100)을 식각한다. 이때, 제 2 산화막(165)과 반도체 기판(100) 높이가 동일해지는 시점까지 화학기계적연마 공정을 수행하는 것이 바람직하다.
도 1d를 참조하면, 반도체 기판(100)의 표면에 선택적 에피택셜 성장 공정을 수행하여 에피택셜 성장층(125)을 형성한다. 이때, 에피택셜 성장층(125)은 등방성 성장하므로 배리어막(170) 상부에도 형성된다.
다음에는, 활성영역(120)을 정의하는 소자분리막(130)을 형성한다. 이때, 활성영역(120)은 바(Bar) 형태로 정의되며, 아일랜드 형태로 배열된다. 활성영역(120) 사이의 영역에 소자분리막이 형성되며, STI(Shallow Trench Isolation) 공정을 이용하여 형성하고, HDP(High Density Plasma) 산화막을 이용하여 형성하는 것이 바람직하다.
도 1e를 참조하면, 반도체 기판(100) 전면에 하드마스크층(미도시)을 형성하고, 하드마스크층 상부에 감광막(미도시)을 형성한다.
다음에는, 게이트 마스크를 이용한 노광 및 현상 공정을 이용하여 게이트 영역을 노출시키는 감광막 패턴(미도시)을 형성하고, 감광막 패턴을 이용한 식각 공정으로 하드마스크층을 식각하여 게이트 예정 영역을 노출시키는 하드마스크층 패턴(미도시)을 형성한다.
그 다음에는, 하드마스크층 패턴을 이용한 부분식각 공정으로 활성영역(120)을 식각하여 리세스 게이트 영역(180)을 형성한다.
이때, 리세스 게이트 영역(180)의 깊이는 배리어막(170)과 동일하게 형성하는 것이 바람직하다.
그 다음에는, 감광막 패턴 및 하드마스크층 패턴을 제거한다.
도 1f를 참조하면, 리세스 게이트 영역(180)을 포함하는 반도체 기판(100) 전체 표면에 게이트 산화막(200)을 형성한다.
다음에는, 리세스 게이트 영역(180)을 매립하는 게이트 폴리실리콘층(210)을 형성한다.
그 다음에는, 게이트 폴리실리콘층(210) 상부를 평탄화하고 그 상부에 게이트 금속층(220) 및 게이트 하드마스크층(230)을 순차적으로 형성한다.
그 다음에는, 게이트 하드마스크층(230) 상부에 게이트 예정 영역을 노출시키는 마스크 패턴을 형성하고, 마스크 패턴을 이용하여 게이트 하드마스크층(230), 게이트 금속층(220), 게이트 폴리실리콘층(210) 및 게이트 산화막(200)을 순차적으로 식각하여 게이트(240)를 형성한다.
그 다음에는, 게이트(240) 사이의 에피택셜 성장층(125)에 불순물 이온을 주입하여 소스/드레인 영역(미도시)을 형성한다.
이와 같이 폴리실리콘층으로 된 배리어 막을 형성할 경우 게이트에 전압이 인가될 때 전기장의 영향으로 인접한 게이트에 영향을 주는 현상을 방지할 수 있다. 배리어(170)이 전기장을 차폐시켜 커플링 현상을 방지할 수 있는 것이다.
상술한 바와 같이, 본 발명에 따른 반도체 소자 및 그의 형성 방법은 리세스 게이트 영역 상호간에 발생할 수 있는 커플링 현상을 방지하기 위하여 리세스 게이트 영역의 사이에 배리어막을 형성한다. 배리어막은 폴리실리콘층으로 형성하며, 그 외곽부분은 산화막으로 둘러 쌓이도록 형성한다. 또한, 배리어막 상부에도 활성영역이 형성되도록 하기 위하여 활성영역 상부에 에피택셜 성장층을 형성한다. 그 다음에는, 리세스 게이트 영역을 포함하는 게이트를 형성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 및 그의 형성 방법은 리세스 게이트 영역의 사이에 배리어막을 형성하고, 배리어막 상부에 에피택셜 성장층을 형성하고, 리세스 게이트 영역을 포함하는 게이트를 형성함으로써, 고집적 반도체 소자의 리세스 게이트 사이에 발생하는 커플링 효과를 최소화하고 반도체 소자의 전기적 특성을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (4)
- 활성영역을 정의하는 소자분리막을 포함하는 반도체 기판;상기 반도체 기판에 게이트 예정 영역과 중첩되는 상기 활성영역을 식각하여 구비되는 리세스 게이트 영역;상기 리세스 게이트 영역의 상부에 형성되는 게이트;상기 게이트 사이의 활성영역에 형성되는 소스/드레인 영역; 및상기 소스/드레인 영역 하부에 구비되는 배리어막(Barrier)을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 소스/드레인 영역은 에피택셜 성장층에 형성하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 배리어막은 폴리실리콘층 및 상기 폴리실리콘층의 둘레에 구비되는 산화막으로 형성하는 것을 특징으로 하는 반도체 소자.
- 반도체 기판의 소스/드레인 예정 영역 중심부를 식각하여 트렌치를 형성하는 단계;상기 트렌치를 포함한 전체 영역의 표면상에 제 1 산화막을 형성하는 단계;상기 트렌치 내의 소정 높이 까지 폴리실리콘층을 매립하는 단계;상기 폴리실리콘층 상부에 제 2 산화막을 형성하는 단계;상기 제 2 산화막이 노출되도록 화학기계적연마(Chemical Mechanical Polishing) 공정으로 상기 제 1 산화막 및 상기 반도체 기판을 식각하는 단계;상기 반도체 기판의 표면에 선택적 에피택셜 성장층(Selective Epitaxial Growth)을 형성하는 단계;상기 반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계;게이트 예정 영역의 에피택셜 성장층 및 상기 활성영역을 식각하여 리세스 게이트 영역을 형성하는 단계; 및상기 리세스 게이트 영역 상부에 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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