KR20110059007A - 반도체 소자 및 그의 형성 방법 - Google Patents

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Abstract

본 발명의 반도체 소자는 반도체 기판의 활성영역에 구비된 정션영역과 상기 반도체 기판 내에 매립형 게이트 예정영역을 정의하는 트렌치와 상기 트렌치 하부에 매립된 게이트 전극과 상기 트렌치 측벽에 구비된 이온주입 영역 및 상기 게이트 전극 상부에 구비된 캡핑절연막을 포함하여, 매립형 게이트 형성 시 에치백 정도의 변화에 따라 게이트 전극과 정션 영역이 이격되는 간격의 증감에 관계없이 게이트의 On 전류(On current) 성능을 향상시킬 수 있을 뿐만 아니라, GIDL(Gate induced drain leakage)를 개선시킬 수 있는 효과를 제공한다.
매립형 게이트, 에치백

Description

반도체 소자 및 그의 형성 방법{Semiconductor device and method for forming the same}
본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 보다 자세하게는 매립형 게이트와 정션영역의 오버랩을 용이하게 컨트롤할 수 있는 반도체 소자 및 그의 형성 방법에 관한 것이다.
최근의 대부분의 전자 제품들(electronic appliances)은 반도체 장치(semiconductor devices)를 구비한다. 상기 반도체 장치는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다.
한편, 상기 반도체 장치들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 반도체 메모리 소자의 집적 도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.
미세 패턴을 형성하는 방법에는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
한편, 반도체 소자가 고집적화될수록 채널의 길이가 짧아짐에 따라 트랜지스터의 특성을 확보하기 위해 고농도의 채널 도핑은 피할 수 없는 선택이며 이로 인한 리프레쉬 특성의 열화는 지속적으로 해결해야하는 과제이다. 이를 위해 게이트 또는 리세스 게이트 구조에서 매립형 게이트(buried gate) 구조로 변화시킴으로써 게이트가 비트라인 하부에 형성되도록 하여 게이트와 비트라인 사이의 캐패시턴스 및 비트라인의 토탈 캐패시턴스(total capacitance)를 줄일 수 있어 비트라인 캐패 시턴스의 감소를 기대할 수 있는 기술로 대두되고 있다.
일반적으로 매립형 게이트는 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하고 트렌치가 매립되도록 전체 상부에 게이트 메탈을 형성한 후, 트렌치 내에 소정 두께의 게이트 메탈만 남겨지도록 게이트 메탈에 에치백 공정을 수행한다. 여기서 에치백(etchback) 공정 시 에치백되는 깊이(depth)의 변화(variation)가 존재하는 경우가 발생한다. 이처럼, 에치백되는 깊이가 일정치 않아 게이트의 전극의 두께가 낮아지게 되는 경우 게이트 전극과 활성영역에 형성되는 정션 영역과 이격되는 간격이 넓어져 채널저항이 증가하는 등의 반도체 소자의 특성이 저하되는 문제가 발생한다.
본 발명은 매립형 게이트 형성 시 수반되는 에치백 공정에서, 에치백되는 정도의 변화로 인해 트렌치 내에 매립된 게이트 전극과 정션 영역이 이격되는 간격이 증가하여 반도체 소자의 특성을 저하시키는 문제를 해결하고자 한다.
본 발명의 반도체 소자는 반도체 기판의 활성영역에 구비된 정션영역과 상기 반도체 기판 내에 매립형 게이트 예정영역을 정의하는 트렌치와 상기 트렌치 하부에 매립된 게이트 전극과 상기 트렌치 측벽에 구비된 이온주입 영역 및 상기 게이트 전극 상부에 구비된 캡핑절연막을 포함하는 것을 특징으로 한다.
이때, 상기 이온주입 영역은 상기 게이트 전극 측벽 상부와 오버랩되는 것을 특징으로 한다.
그리고, 상기 이온주입 영역은 상기 정션영역과 오버랩되는 것을 특징으로 한다.
그리고, 상기 이온주입 영역은 상기 게이트 전극 측벽 상부와 오버랩되고, 상기 정션영역과 오버랩되는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 반도체 소자의 형성 방법은 반도체 기판 내에 매립형 게이트 예정영역을 정의하는 트렌치를 형성하는 단계와 상기 트렌치 내에 게이트 전극을 형성하는 단계와 상기 게이트 전극에 에치백을 수행하는 단계 및 상기 트렌치 측벽에 이온주입 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 트렌치를 형성하는 단계 이전 또는 이후, 상기 반도체 기판 내에 정션영역을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 이온주입 영역을 형성하는 단계는 상기 게이트 전극 측벽 상부와 오버랩되도록 수행되는 것을 특징으로 한다.
그리고, 상기 이온주입 영역을 형성하는 단계는 상기 정션영역과 오버랩되도록 수행되는 것을 특징으로 한다.
그리고, 상기 이온주입 영역을 형성하는 단계는 상기 게이트 측벽 상부와 오버랩되고, 상기 정션영역과 오버랩되도록 수행되는 것을 특징으로 한다.
그리고, 상기 이온주입 영역을 형성하는 단계는 경사 이온주입 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 경사 이온주입 공정은 0.1도 내지 45도의 경사각을 갖는 것을 특징으로 한다.
그리고, 상기 이온주입 영역을 형성하는 단계는 플라즈마 이온주입 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법은 반도체 기판 내에 매립형 게이트 예정영역을 정의하는 트렌치를 형성하는 단계와 상기 트렌치 측벽에 이온주입 영역을 형성하는 단계와 상기 트렌치 내에 게이트 전극을 형성하는 단계 및 상기 게이트 전극에 에치백을 수행하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 반도체 기판 내에 트렌치를 형성하는 단계 이전 또는 이후, 상기 반도체 기판 내 정션 영역을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 이온주입 영역을 형성하는 단계는 경사 이온주입 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
그리고, 0.1도 내지 45도의 경사각을 갖는 것을 특징으로 한다.
그리고, 상기 이온주입 영역을 형성하는 단계는 플라즈마 이온주입 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 매립형 게이트 형성 시 에치백 정도의 변화에 따라 게이트 전극과 정션 영역이 이격되는 간격의 증감에 관계없이 게이트의 On 전류(On current) 성능을 향상시킬 수 있을 뿐만 아니라, GIDL(Gate induced drain leakage)를 개선시킬 수 있는 효과를 제공한다.
이하에서는 본 발명의 실시예에 따라 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 반도체 소자를 나타낸 단면도이고, 도 2a 내지 도 2f는 본 발명의 1 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도이며, 도 3a 내지 도 3f는 본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 1에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 반도체 기판(100)의 활성영역(106)에 구비된 정션영역(110)과, 반도체 기판(100) 내에 매립형 게이트 예정영역을 정의하는 트렌치(도 2c의 '112' 참조)와, 트렌치 하부에 매립된 게 이트 전극(114)과, 트렌치 측벽에 구비된 이온주입 영역(116) 및 게이트 전극(114) 상부에 구비된 캡핑절연막(118)을 포함한다.
상술한 바와 같이, 본 발명에 따른 반도체 소자는 이온주입 영역(116)에 의해 게이트 전극(114)과 활성영역(106)의 정션 영역(110)이 연결되도록 하여 채널저항이 증가되는 것을 방지할 수 있다.
도 2a에 도시된 바와 같이, 반도체 기판(100) 상부에 패드 산화막, 패드 질화막(102)을 형성한 후, 패드 질화막(102) 상부에 소자분리 영역을 정의하는 감광막 패턴(미도시)을 형성한다. 이어서, 감광막 패턴(미도시)을 식각마스크로 패드 질화막(102) 및 패드 산화막을 식각하고, 반도체 기판(100)의 소정두께를 식각하여 소자분리 예정영역(104)를 형성한다.
도 2b에 도시된 바와 같이, 소자분리 예정영역(104)이 매립되도록 SOD막을 형성한 후, SOD막에 어닐링 공정을 수행하는 것이 바람직하다. 이후, 패드 질화막(102)이 노출되도록 SOD막에 평탄화 식각 공정을 수행하여 소자분리영역(108)을 완성하는 것이 바람직하다. 이와 동시에, 소자분리영역(108)에 의해 활성영역(106)이 정의된다. 이후, 활성영역(106)에 웰 임플란트(well implant) 공정을 통하여 정션 영역(110)을 형성하는 것이 바람직하다.
도 2c에 도시된 바와 같이, 소자분리영역(108) 및 활성영역(106)에 의해 매립형 게이트 예정 영역을 정의하는 감광막 패턴(미도시)을 형성한 후, 이를 식각마스크로 활성영역(106) 및 소자분리영역(108)을 식각하여 트렌치(112)을 형성한다.
도 2d에 도시된 바와 같이, 트렌치(112)을 포함하는 전체 상부에 게이트 전 극을 형성한 후, 에치백 공정을 수행하여 트렌치(112) 하부에 소정두께의 게이트 전극이 남아있도록 게이트 전극(114)를 형성하는 것이 바람직하다.
도 2e에 도시된 바와 같이, 트렌치 측벽에 경사 이온주입 공정을 실시하여 트렌치(112) 내부에 매립된 게이트 전극(114) 측벽 상부에 이온주입 영역(116)을 형성한다. 하지만 이온주입 영역(116)을 형성하는 공정은 반드시 경사 이온주입 공정에 한정되는 것은 아니며 변경가능하다. 예를 들면, 플라즈마 도핑(plasma doping)방법을 적용할 수 있다.
이온주입 영역(116)은 매립형 게이트(112)와 오버랩되도록 형성하는 것이 바람직하다. 또는, 이온주입 영역(116)은 활성영역(106)에 형성된 정션 영역(110)과 오버랩되어 형성되는 것이 바람직하다. 또는, 이온주입 영역(116)은 매립형 게이트(112)와 오버랩되도록 함과 동시에 활성영역(106)에 형성된 정션 영역(110)과 오버랩되어 형성되는 것이 바람직하다.
여기서, 경사 이온주입 공정은 0.1도 내지 45도의 경사각을 갖는 것이 바람직하다. 또한, 주입되는 이온은 NMOS인 경우 5족원소 예컨대 인(P)인 것이 바람직하고, PMOS인 경우 3족원소 예컨대 붕소(B)인 것이 바람직하다. 따라서, 게이트 전극(114)을 형성하는 과정에서 에치백이 과도하게 이루어져 트렌치(110) 내부에 남아있는 게이트 전극(114)의 두께가 낮아진다 하더라도, 이온주입 영역(116)에 의해 게이트 전극(114)과 활성영역에 형성된 정션 영역(110)이 연결되어 채널저항이 증가하는 것을 용이하게 방지할 수 있다.
도 2f에 도시된 바와 같이, 매립형 게이트 상부로 캡핑 산화막(118)을 형성 한 후, 패드 질화막(102) 및 소자분리영역(108)이 노출되도록 평탄화 식각 공정을 수행하여 트렌치가 완전히 매립되도록 하는 것이 바람직하다.
상술한 바와 같이, 이온주입 영역이 트렌치 내에 매립된 게이트 전극 또는 활성영역 상에 형성된 정션 영역과 오버랩되도록하거나, 트렌치 내에 매립된 게이트 전극 및 정션영역과 동시에 오버랩되도록 함으로써 채널 저항이 증가하는 현상을 용이하게 방지할 수 있다. 여기서, 게이트 전극 또는 활성영역 상에 형성된 정션 영역과 오버랩되도록 이온주입 영역을 형성하거나, 게이트 전극 및 정션 영역과 오버랩되도록 이온주입 영역을 형성하는 것이라면, 매립형 게이트를 형성한 후 이온주입 영역을 형성하는 본 발명의 제 1 실시예의 방법 이외에 한정되지 않지 않고 다른 방법으로 실시 가능하다. 이하에서는 본 발명에 따른 반도체 소자를 형성하는 제 2 실시예의 방법을 설명한다.
도 3a에 도시된 바와 같이, 반도체 기판(150) 상부에 패드 산화막, 패드 질화막(152)을 형성한 후, 패드 질화막(152) 상부에 소자분리 영역을 정의하는 감광막 패턴(미도시)을 형성한다. 이어서, 감광막 패턴(미도시)을 식각마스크로 패드 질화막(152) 및 패드 산화막을 식각하고, 반도체 기판(150)의 소정두께를 식각하여 소자분리 예정영역(154)를 형성한다.
도 3b에 도시된 바와 같이, 소자분리 예정영역(154)이 매립되도록 SOD막을 형성한 후, SOD막에 어닐링 공정을 수행하는 것이 바람직하다. 이후, 패드 질화막(152)이 노출되도록 SOD막에 평탄화 식각 공정을 수행하여 소자분리영역(158)을 완성하는 것이 바람직하다. 이와 동시에, 소자분리영역(158)에 의해 활성영역(156) 이 정의된다. 이후, 활성영역(156)에 웰 임플란트(well implant) 공정을 통하여 정션 영역(160)을 형성하는 것이 바람직하다.
도 3c에 도시된 바와 같이, 소자분리영역(158) 및 활성영역(156)에 의해 매립형 게이트 예정 영역을 정의하는 감광막 패턴(미도시)을 형성한 후, 이를 식각마스크로 활성영역(156) 및 소자분리영역(158)을 식각하여 트렌치(162)를 형성한다.
도 3d에 도시된 바와 같이, 트렌치(162) 측벽에 경사 이온주입 공정을 실시하여 트렌치(162)의 측벽에 이온주입 영역(164)을 형성한다. 하지만 반드시 이에 한정되는 것은 아니며 변경가능하다. 예를 들면, 플라즈마 도핑(plasma doping)방법을 적용할 수 있다. 여기서, 경사 이온주입 공정은 0.1도 내지 45도의 경사각을 갖는 것이 바람직하다. 또한, 주입되는 이온은 NMOS인 경우 5족원소 예컨대 인(P)인 것이 바람직하고, PMOS인 경우 3족원소 예컨대 붕소(B)인 것이 바람직하다.
이와 같이, 트렌치 내에 매립되는 게이트 전극(166)을 형성하기 이전에 이온주입 영역(164)을 먼저 형성함으로써 후속 공정의 트렌치(162) 내에 매립된 게이트 전극(166)을 형성하는 과정에서 에치백이 과도하게 이루어져 트렌치(162) 내부에 남아있는 게이트 전극(166)의 두께가 낮아짐으로 인해 게이트 전극(166)과 정션 영역(160)이 이격되는 간격이 넓어지더라도 게이트와 정션 영역(160)이 연결되도록 할 수 있다. 또한, 정션 영역(160)이 낮은 두께를 갖도록 형성하여도 무방하므로 정션 영역(160)을 형성하는데 유리한 공정 조건을 제공한다. 즉, 활성영역(156) 내 형성되는 정션 영역(160)의 두께를 낮게 형성함으로써 게이트 전극(166)과 이격되는 거리를 증가시킴으로써 GIDL(gate induced drain leakage)를 개선할 수 있음과 동시에 이온주입 영역(164)에 의해 게이트 전극(166)이 정션 영역(160)과 연결되도록 하여 채널저항이 증가되는 것을 방지할 수 있다.
도 3e에 도시된 바와 같이, 트렌치(162)를 포함하는 전체 상부에 게이트 전극을 형성한 후, 에치백 공정을 수행하여 소정두께의 게이트 전극이 남아있도록 매립형 게이트(166)를 형성하는 것이 바람직하다. 여기서, 게이트 전극(166)은 이전 공정에서 형성된 이온주입 영역(164)에 의해 자동적으로 정션 영역(160)과 용이하게 연결될 수 있다.
도 3f에 도시된 바와 같이, 매립형 게이트 상부로 캡핑 산화막(168)을 형성한 후, 패드 질화막(152) 및 소자분리영역(158)이 노출되도록 평탄화 식각 공정을 수행하여 트렌치가 완전히 매립되도록 하는 것이 바람직하다.
이상에서 살펴본 바와 같이, 본 발명은 매립형 게이트를 형성하기 위해 형성된 트렌치 측벽에 이온주입 영역을 형성함으로써 에치백 변화량에 따라 다른 게이트 전극의 두께 변화에 관계없이 채널저항이 증가하는 것을 방지할 수 있어 반도체 소자의 특성을 향상시킬 수 있다.
도 1은 본 발명의 반도체 소자를 나타낸 단면도.
도 2a 내지 도 2f는 본 발명의 1 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
도 3a 내지 도 3f는 본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도.

Claims (17)

  1. 반도체 기판의 활성영역에 구비된 정션영역;
    상기 반도체 기판 내에 매립형 게이트 예정영역을 정의하는 트렌치;
    상기 트렌치 하부에 매립된 게이트 전극;
    상기 트렌치 측벽에 구비된 이온주입 영역; 및
    상기 게이트 전극 상부에 구비된 캡핑절연막을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 이온주입 영역은
    상기 게이트 전극 측벽 상부와 오버랩되는 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 이온주입 영역은
    상기 정션영역과 오버랩되는 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 이온주입 영역은
    상기 게이트 전극 측벽 상부와 오버랩되고, 상기 정션영역과 오버랩되는 것 을 특징으로 하는 반도체 소자.
  5. 반도체 기판 내에 매립형 게이트 예정영역을 정의하는 트렌치를 형성하는 단계;
    상기 트렌치 내에 게이트 전극을 형성하는 단계;
    상기 게이트 전극에 에치백을 수행하는 단계; 및
    상기 트렌치 측벽에 이온주입 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 청구항 5에 있어서,
    상기 트렌치를 형성하는 단계 이전 또는 이후,
    상기 반도체 기판 내에 정션영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 청구항 5에 있어서,
    상기 이온주입 영역을 형성하는 단계는
    상기 게이트 전극 측벽 상부와 오버랩되도록 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 청구항 5에 있어서,
    상기 이온주입 영역을 형성하는 단계는
    상기 정션영역과 오버랩되도록 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 청구항 5에 있어서,
    상기 이온주입 영역을 형성하는 단계는
    상기 게이트 측벽 상부와 오버랩되고, 상기 정션영역과 오버랩되도록 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 청구항 5에 있어서,
    상기 이온주입 영역을 형성하는 단계는
    경사 이온주입 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 청구항 10에 있어서,
    상기 경사 이온주입 공정은
    0.1도 내지 45도의 경사각을 갖는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 청구항 5에 있어서,
    상기 이온주입 영역을 형성하는 단계는
    플라즈마 이온주입 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 반도체 기판 내에 매립형 게이트 예정영역을 정의하는 트렌치를 형성하는 단계;
    상기 트렌치 측벽에 이온주입 영역을 형성하는 단계;
    상기 트렌치 내에 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극에 에치백을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 청구항 13에 있어서,
    상기 반도체 기판 내에 트렌치를 형성하는 단계 이전 또는 이후,
    상기 반도체 기판 내 정션 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 청구항 13에 있어서,
    상기 이온주입 영역을 형성하는 단계는
    경사 이온주입 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  16. 청구항 15에 있어서,
    상기 경사 이온주입 공정은
    0.1도 내지 45도의 경사각을 갖는 것을 특징으로 하는 반도체 소자의 형성 방법.
  17. 청구항 13에 있어서,
    상기 이온주입 영역을 형성하는 단계는
    플라즈마 이온주입 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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