KR101096190B1 - 반도체 소자 및 그의 형성 방법 - Google Patents
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Abstract
본 발명의 반도체 소자의 형성 방법은 셀 영역 및 페리 영역을 포함하는 반도체 기판을 제공하는 단계와, 상기 셀 영역의 상기 반도체 기판에 매립된 매립형 게이트를 형성하는 단계와, 상기 셀 영역의 상기 반도체 기판에 비트라인 콘택 예정 영역을 정의하는 트렌치를 형성하는 단계와, 상기 셀 영역과 이웃한 페리 영역에 페리용 게이트 전극을 형성하는 단계와, 상기 페리용 게이트 전극을 포함하는 전체 상부에 비트라인 전극을 형성하는 단계를 포함하여, 셀 영역과 페리 영역 사이의 경계부에 발생하는 둔턱을 제거함과 동시에 셀 영역의 비트라인 높이를 종래보다 낮게 형성하여 후속 저정전극 콘택 식각시 자기정렬 콘택 마진의 증가시키는 효과를 제공한다.
Description
본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 보다 자세하게는 셀 영역과 페리영역의 경계부에 둔턱이 발생하지 않는 반도체 소자 및 그의 형성 방법에 관한 것이다.
최근의 대부분의 전자 제품들(electronic appliances)은 반도체 장치(semiconductor devices)를 구비한다. 상기 반도체 장치는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다.
한편, 상기 반도체 장치들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 반도체 메모리 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.
미세 패턴을 형성하는 방법에는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되고 있다.
한편, 반도체 소자의 고집적화로 인해 워드라인의 패터닝이 한계에 다다르면서, 셀 피치가 40nm 이하의 테크에서는 워드라인을 반도체 기판 내에 매립하여 형성하는 매립형 게이트(buried gate)의 구조가 제안되었다. 매립형 게이트 구조는 셀 영역의 경우 반도체 기판 내에 매립된 구조이고, 페리 영역의 경우 반도체 기판 상으로 돌출된 구조이므로 셀 영역을 오픈시키는 마스크와 페리 영역을 오픈시키는 마스크를 각각 이용하여야 하는데, 이 과정에서 셀 영역과 페리 영역의 경계부는 마스크 공정시 오픈되지 않기 때문에 경계부에서는 둔턱이 생기게 된다.
이와같이 매립형 게이트를 형성하는 공정에서 셀 영역과 페리 영역에 각 영역을 오픈시키는 마스크를 적용하게 되면 셀 영역과 페리 영역의 경계부에 둔턱이 발생하게 되는데, 이는 후속 공정에서 디펙트를 유발하는 인자가 되어 여러가지 문제를 야기시킬 수 있다. 따라서, 셀 영역과 페리 영역의 경계부를 제거하기 위하여 여러번의 마스크 공정 및 평탄화 식각 공정의 추가가 불가피하기 때문에 공정에 소요되는 시간 및 비용을 증가시키는 한계가 있다.
본 발명은 셀 영역에서는 게이트가 매립되고 페리 영역에서는 게이트가 돌출되는 구조의 반도체 소자에서, 셀 영역과 페리 영역에 각기 서로 다른 노광마스크를 적용하는 경우 셀 영역과 페리 영역의 경계부서 둔턱이 발생하게 되어 반도체 소자를 열화시키는 문제를 해결하고자 한다.
본 발명의 반도체 소자는 셀 영역과 페리 영역을 포함하는 반도체 기판과, 상기 셀 영역의 상기 반도체 기판에 매립된 매립형 게이트와, 상기 셀 영역과 이웃한 페리 영역에 형성된 페리용 게이트 전극와, 상기 셀 영역의 상기 반도체 기판에 형성된 트렌치에 매립되고, 상기 셀 영역 및 페리 영역 전체 상부에 형성된 배리어 메탈 및 비트라인 전극을 포함하는 것을 특징으로 한다.
이때, 상기 트렌치의 깊이는 200Å 내지 400Å인 것을 특징으로 한다.
그리고, 상기 비트라인 전극 상부에 구비되는 하드마스크층을 더 포함하는 것을 특징으로 한다.
그리고, 상기 매립형 게이트는 상기 셀 영역의 상기 반도체 기판에 매립되는 매립형 게이트 전극과, 상기 매립형 게이트 전극 상에 구비되며, 상기 반도체 기판에 매립되는 절연막을 포함하는 것을 특징으로 한다.
본 발명의 반도체 소자의 형성 방법은 셀 영역 및 페리 영역을 포함하는 반도체 기판을 제공하는 단계와, 상기 셀 영역의 상기 반도체 기판에 매립된 매립형 게이트를 형성하는 단계와, 상기 셀 영역의 상기 반도체 기판에 비트라인 콘택 예정 영역을 정의하는 트렌치를 형성하는 단계와, 상기 셀 영역과 이웃한 페리 영역에 페리용 게이트 전극을 형성하는 단계와, 상기 페리용 게이트 전극을 포함하는 전체 상부에 비트라인 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 매립형 게이트를 형성하는 단계는 상기 셀 영역의 상기 반도체 기판에 매립되도록 매립형 게이트 전극을 형성하는 단계와, 상기 매립형 게이트 전극 상부에 구비되며, 상기 반도체 기판에 매립되는 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 트렌치를 형성하는 단계는 상기 반도체 기판을 200Å 내지 400Å의 깊이로 식각하는 것을 특징으로 한다.
그리고, 상기 페리 영역에 페리용 게이트 전극을 형성하는 단계는 전체 상부에 페리용 게이트 전극을 형성하는 단계와, 상기 페리용 게이트 전극 상부에 상기 셀 영역을 오픈시키는 노광마스크를 이용하여 상기 페리 영역을 덮는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각마스크로 상기 셀 영역 상부에 남아있는 상기 페리용 게이트 전극을 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인 전극을 형성하는 단계 이후 상기 비트라인 전극 상부에 하드마스크층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 하드마스크층을 형성하는 단계 이후 상기 셀 영역에 비트라인을 패터닝하는 단계와 동시에 상기 페리 영역에 게이트 라인을 패터닝하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 매립형 게이트를 형성할 때, 셀 영역과 페리 영역 사이의 경계부에 발생하는 둔턱을 제거함과 동시에 셀 영역의 비트라인 높이를 종래보다 낮게 형성하여 후속 저정전극 콘택 식각시 자기정렬 콘택 마진의 증가시키는 효과를 제공한다.
도 1은 본 발명에 따른 반도체 소자를 나타낸 단면도.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
도 1은 본 발명에 따른 반도체 소자를 나타낸 단면도이고, 도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 1에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 소자분리막(102)으로 정의되는 활성영역(104)을 포함하는 셀 영역(ⅰ)에 매립된 매립형 게이트(106) 및 매립형 게이트(106) 상부에 형성된 절연막(108)과, 페리 영역(ⅱ)에 형성된 게이트 전극(112)과, 셀 영역(ⅰ)의 활성영역(104)에 형성된 트렌치에 매립되고 셀 영역(ⅰ) 및 페리 영역(ⅱ) 전체 상부에 형성된 배리어 메탈(116) 및 비트라인 전극(118)을 포함한다. 그리고, 비트라인 전극(118) 상부에 형성된 하드마스크층(120)을 더 포함한다. 이때, 매립형 게이트(106)는 저항이 작은 물질인 텅스텐인것이 바람직하고, 절연막(108)은 질화막인 것이 바람직하며, 페리 영역(ⅱ)의 게이트 전극(112)은 폴리실리콘인 것이 바람직하다. 그리고, 배리어 메탈(116)은 TiN인 것이 바람직하고, 비트라인 전극(118)은 텅스텐인 것이 바람직하다.
상술한 바와 같이, 본 발명의 반도체 소자는 활성영역(104) 내 매립되도록 비트라인 콘택을 형성함으로써, 종래와 같이 페리 영역(ⅱ)의 게이트 전극을 패터닝하기 이전 종래 기술의 페리 영역(ⅱ)에 형성된 비트라인 콘택용 층간절연막을 제거하는데 사용되었던 페리 영역 오픈 마스크를 사용하지 않도록 하여 셀 영역(ⅰ)과 페리 영역(ⅱ)에 둔턱부가 발생하지 않도록 한다. 아울러, 비트라인의 두께가 낮아지도록 함으로써 후속 저정전극 콘택 식각시 자기정렬 콘택 마진의 증가시킬 수 있다.
도 2a에 도시된 바와 같이, 소자분리막(102)으로 정의되는 활성영역(104)을 포함하는 반도체 기판(100) 상에 매립형 게이트 예정 영역을 정의하는 감광막 패턴(미도시)을 형성하고, 이를 식각마스크로 반도체 기판(100)을 식각하여 셀 영역(ⅰ)에 트렌치(미도시)를 형성한다. 이후, 트렌치 표면에 산화막(미도시)을 형성하는 것이 바람직하다. 그 다음, 트렌치(미도시)가 매립되도록 게이트 전극을 형성한 후 게이트 전극에 에치백 공정을 수행하여 매립형 게이트(106)를 형성한다. 이때, 매립형 게이트(106)는 저항이 작은 물질인 텅스텐인것이 바람직하다. 그 다음, 매립형 게이트(106)를 포함하는 전체 상부에 절연막(108)을 형성한다. 이때, 절연막(108)은 질화막인 것이 바람직하다. 그리고, 절연막(108)은 매립형 게이트(106)의 산화를 방지하는 역할을 한다. 이후, 반도체 기판(100)이 노출되도록 절연막(108)에 평탄화 식각 공정을 수행한다.
도 2b에 도시된 바와 같이, 절연막(108) 상부에 비트라인 콘택을 정의하는 감광막 패턴(미도시)을 형성한 후, 감광막 패턴을 식각마스크로 반도체 기판(100)을 식각하여 비트라인 콘택 예정영역(110)을 형성한다. 이때, 반도체 기판(100)이 식각되는 깊이는 200Å 내지 400Å인 것이 바람직하다. 이와 같이, 비트라인 콘택 예정 영역(110)을 반도체 기판(100) 일부를 식각하여 리세스 형태로 형성함으로써 종래기술에서 비트라인 콘택이 반도체 기판(100) 상에 돌출된 형태로 형성하기 위해 형성된 층간절연막을 제거하는데 사용되었던 페리 오픈 마스크를 사용하지 않게 된다. 결국, 페리 오픈 마스크를 사용하지 않게 되므로 셀 영역(ⅰ)과 페리 영역(ⅱ)에 경계부에서 둔턱부가 발생하지 않게된다.
도 2c에 도시된 바와 같이, 전체 상부에 페리용 게이트 절연막(111) 및 페리용 게이트 전극(112)을 형성한다. 여기서, 페리용 게이트 전극(112)은 폴리실리콘인 것이 바람직하고, 700Å 내지 900Å의 두께를 갖는 것이 바람직하다. 이어서, 페리용 게이트 전극(112) 상부에 셀 영역(ⅰ)을 오픈하기 위한 감광막 패턴(114)을 형성한다. 이는 셀 영역(ⅰ) 상에 형성된 페리용 게이트 전극(112)을 제거하기 위함이다.
도 2d에 도시된 바와 같이, 감광막 패턴(114)을 식각마스크로 페리용 게이트 전극(112)을 제거하여 셀 영역을 오픈시킨다. 이어서, 페리용 게이트 전극(112)을 포함하는 전체 상부에 배리어 메탈(116), 비트라인 전극(118) 및 하드마스크층(120)을 형성한다. 여기서, 배리어 메탈(116)은 TiN인 것이 바람직하고, 비트라인 전극(118)은 텅스텐인 것이 바람직하다. 이로인해, 페리 영역(ⅱ)은 게이트가 적층되어 있고 셀 영역(ⅰ)은 비트라인이 적층되어 있게 된다. 이후, 도시되지는 않았지만, 셀 영역(ⅰ)의 비트라인 전극 및 페리 영역(ⅱ)의 게이트 전극을 동시에 패터닝하여 비트라인 및 게이트 라인을 형성한다. 상술한 바와 같이 셀 영역(ⅰ)의 비트라인 전극 및 페리 영역(ⅱ)의 게이트 전극을 동시에 패터닝함으로써, 페리 영역을 오픈시키는 마스크 또는 셀 영역을 오픈시키는 마스크를 사용하여 따로 패터닝할 필요가 없다.
본 발명에서는 반도체 기판 내 매립되는 비트라인 콘택을 형성함으로써, 페리 영역을 오픈시키는 마스크를 따로 사용하지 않아도되므로 셀 영역과 페리 영역의 경계부에서 발생되는 둔턱부를 방지할 수 있다. 아울러, 비트라인의 두께가 낮아지도록 함으로써 후속 저정전극 콘택 식각시 자기정렬 콘택 마진의 증가시킬 수 있다.
Claims (10)
- 셀 영역과 페리 영역을 포함하는 반도체 기판;
상기 셀 영역의 상기 반도체 기판에 매립된 매립형 게이트;
상기 셀 영역과 이웃한 페리 영역에 형성된 페리용 게이트 전극; 및
상기 셀 영역의 상기 반도체 기판에 형성된 비트라인 콘택 예정 영역을 정의하는 트렌치에 매립되고, 상기 셀 영역 및 페리 영역 전체 상부에 형성된 배리어 메탈 및 비트라인 전극을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 2은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 트렌치의 깊이는 200Å 내지 400Å인 것을 특징으로 하는 반도체 소자. - 청구항 3은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 비트라인 전극 상부에 구비되는 하드마스크층을 더 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 4은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,
상기 매립형 게이트는
상기 셀 영역의 상기 반도체 기판에 매립되는 매립형 게이트 전극; 및
상기 매립형 게이트 전극 상에 구비되며, 상기 반도체 기판에 매립되는 절연막을 포함하는 것을 특징으로 하는 반도체 소자. - 셀 영역 및 페리 영역을 포함하는 반도체 기판을 제공하는 단계;
상기 셀 영역의 상기 반도체 기판에 매립된 매립형 게이트를 형성하는 단계;
상기 셀 영역의 상기 반도체 기판에 비트라인 콘택 예정 영역을 정의하는 트렌치를 형성하는 단계;
상기 셀 영역과 이웃한 페리 영역에 페리용 게이트 전극을 형성하는 단계; 및
상기 페리용 게이트 전극을 포함하는 상기 페리 영역 및 상기 셀 영역 상부에 비트라인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 6은(는) 설정등록료 납부시 포기되었습니다.청구항 5에 있어서,
상기 매립형 게이트를 형성하는 단계는
상기 셀 영역의 상기 반도체 기판에 매립되도록 매립형 게이트 전극을 형성하는 단계; 및
상기 매립형 게이트 전극 상부에 구비되며, 상기 반도체 기판에 매립되는 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 7은(는) 설정등록료 납부시 포기되었습니다.청구항 5에 있어서,
상기 트렌치를 형성하는 단계는
상기 반도체 기판을 200Å 내지 400Å의 깊이로 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 8은(는) 설정등록료 납부시 포기되었습니다.청구항 5에 있어서,
상기 페리 영역에 페리용 게이트 전극을 형성하는 단계는
전체 상부에 페리용 게이트 전극을 형성하는 단계;
상기 페리용 게이트 전극 상부에 상기 셀 영역을 오픈시키는 노광마스크를 이용하여 상기 페리 영역을 덮는 감광막 패턴을 형성하는 단계; 및
상기 감광막 패턴을 식각마스크로 상기 셀 영역 상부에 남아있는 상기 페리용 게이트 전극을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 9은(는) 설정등록료 납부시 포기되었습니다.청구항 5에 있어서,
상기 비트라인 전극을 형성하는 단계 이후
상기 비트라인 전극 상부에 하드마스크층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 10은(는) 설정등록료 납부시 포기되었습니다.청구항 9에 있어서,
상기 하드마스크층을 형성하는 단계 이후
상기 셀 영역에 비트라인을 패터닝하는 단계와 동시에
상기 페리 영역에 게이트 라인을 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100000772A KR101096190B1 (ko) | 2010-01-06 | 2010-01-06 | 반도체 소자 및 그의 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100000772A KR101096190B1 (ko) | 2010-01-06 | 2010-01-06 | 반도체 소자 및 그의 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110080510A KR20110080510A (ko) | 2011-07-13 |
| KR101096190B1 true KR101096190B1 (ko) | 2011-12-22 |
Family
ID=44919407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100000772A KR101096190B1 (ko) | 2010-01-06 | 2010-01-06 | 반도체 소자 및 그의 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101096190B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9478548B2 (en) | 2014-08-04 | 2016-10-25 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of manufacturing semiconductor devices |
-
2010
- 2010-01-06 KR KR1020100000772A patent/KR101096190B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9478548B2 (en) | 2014-08-04 | 2016-10-25 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of manufacturing semiconductor devices |
Also Published As
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