KR20120029885A - 반도체 소자 및 그 형성 방법 - Google Patents

반도체 소자 및 그 형성 방법 Download PDF

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Abstract

본 발명의 반도체 소자의 형성 방법은 반도체 기판 상에 동작 게이트 및 더미 게이트를 형성하는 단계와, 상기 동작 게이트를 사이에 두고 서로 이웃하는 더미 게이트 사이의 영역을 노출시키는 층간절연패턴을 형성하는 단계와, 상기 더미 게이트와 동작 게이트 사이영역의 상기 반도체 기판이 노출되도록 금속 콘택홀을 형성하는 단계를 포함하여, 금속 콘택플러그와 게이트가 쇼트되는 문제를 해결하여 반도체 소자의 신뢰성을 향상시킬 수 있는 효과를 제공한다.

Description

반도체 소자 및 그 형성 방법{Semiconductor device and method for forming the same}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 자세하게는 금속배선 콘택과 게이트와의 쇼트 마진을 향상시킬 수 있는 반도체 소자 및 그 형성 방법에 관한 것이다.
최근의 대부분의 전자 제품들(electronic appliances)은 반도체 장치(semiconductor devices)를 구비한다. 상기 반도체 장치는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다.
한편, 상기 반도체 장치들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 반도체 메모리 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.
미세 패턴을 형성하는 방법에는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
이외에도 릴락스(Relacs) 물질을 이용하거나, 리플로우(Reflow), SAFIER(Shrink Assist Film for Enhanced Resolution)을 사용하는 방법이 제안되고 있다. 예컨대 리플로우의 경우에는 패턴이 규칙적으로 배열되어 있을 경우에만 적용 가능하다. 따라서, 리플로우는 사이즈가 다양하고 배열이 규칙적이지 않은 공정에서는 적용이 불가능하다.
릴락스 물질을 이용하여 패터닝하는 것은 감광막 패턴을 축소시킴으로써 미세한 패턴을 구현하는 방법이다. 릴락스 물질을 사용한 패터닝 방법은 금속 콘택플러그와 같은 미세 패턴을 형성할 때 적용되는 것이 일반적이다.
금속 콘택플러그는 그 선폭이 매우 미세하여 릴락스 공정을 두번 수행하는 더블 릴락스 공정을 이용하여 패터닝하는 방법이 제안되었다. 하지만 더블 릴락스 공정도 금속 콘택플러그의 장단축 모양에 따라 축소(shrink)되는 양이 상이해지는 문제가 발생한다. 더욱이, 릴락스를 통해 감광막 패턴을 형성하는 단계에서 축소시킨다 하더라도 감광막 패턴을 마스크로 피식각층을 식각하는 경우에 예상치 못한 문제가 발생하여 금속 콘택플러그가 정확하게 형성되지 않는 문제가 발생할 수 있다. 이러한 경우 금속 콘택플러그가 게이트와 쇼트되는 문제가 발생할 수도 있다.
이처럼, 금속 콘택플러그는 릴락스 공정만으로 크기를 정하여 패터닝하는 것이 어렵기 때문에 근본적인 대안이 요구되는 실정이다.
본 발명은 금속 콘택플러그 형성 시 콘택홀이 오픈되지 않거나 선폭이 증가하는 경우 게이트와 쇼트되는 문제를 해결하고자 한다.
본 발명의 반도체 소자는 소자분리막에 의해 정의되는 활성영역을 포함하는 반도체 기판과, 상기 활성영역 상부에 구비되는 동작 게이트와, 상기 소자분리막 상부에 구비되는 더미 게이트와, 상기 소자분리막을 중앙에 두고 서로 이웃하는 활성영역을 노출시키는 층간절연막 패턴에 의해 정의되는 금속 콘택홀을 포함하는 것을 특징으로 한다.
그리고, 상기 금속 콘택홀에 매립되는 금속 콘택플러그를 더 포함하는 것을 특징으로 한다.
그리고, 상기 금속 콘택플러그 상부와 연결되는 금속 배선을 더 포함하는 것을 특징으로 한다.
그리고, 상기 동작 게이트 및 상기 더미 게이트 측벽에 구비되는 게이트 스페이서를 더 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은 소자분리막 상부에 동작 게이트를 형성하고, 상기 소자분리막에 의해 정의되는 활성영역 상에 더미 게이트를 형성하는 단계와, 상기 소자분리막을 중앙에 두고 서로 이웃하는 활성영역을 노출시키는 층간절연막 패턴에 의해 정의되는 금속 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 반도체 기판 상에 동작 게이트 및 더미 게이트를 형성하는 단계 이후 상기 동작 게이트 및 상기 더미 게이트를 포함하는 상기 반도체 기판 상에 스페이서 절연막을 형성하는 단계와, 상기 스페이서 절연막에 에치백을 수행하여 상기 동작 게이트 및 상기 더미 게이트 측벽에 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 금속 콘택홀을 형성하는 단계는 상기 동작 게이트 및 상기 더미 게이트 상부에 층간절연막을 형성하는 단계와, 상기 층간절연막 상부에 상기 소자분리막을 중앙에 두고 서로 이웃하는 활성영역을 노출시키는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 마스크로 상기 층간절연막을 식각하는 단계를 포함하는 것을 특징으로 한다,
그리고, 상기 마스크 패턴을 형성하는 단계는 상기 층간절연막 상부에 하드마스크층 및 반사방지막을 형성하는 단계와, 상기 반사방지막 상부에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 상기 반사방지막 및 상기 하드마스크층을 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 층간절연막을 식각하는 단계는 상기 동작 게이트 및 상기 더미 게이트에 의한 자기정렬방식으로 수행되는 것을 특징으로 한다.
그리고, 상기 금속 콘택홀을 형성하는 단계 이후 상기 금속 콘택홀을 매립하는 금속 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 금속 콘택플러그를 형성하는 단계는 상기 금속 콘택홀이 매립되도록 도전층을 형성하는 단계와, 상기 동작 게이트 및 상기 더미 게이트가 노출되도록 상기 도전층에 평탄화 식각을 수행하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 금속 콘택플러그를 형성하는 단계 이후 상기 금속 콘택플러그와 연결되는 금속배선을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 금속 콘택플러그와 게이트가 쇼트되는 문제를 해결하여 반도체 소자의 신뢰성을 향상시킬 수 있는 효과를 제공한다.
도 1은 본 발명에 따른 반도체 소자를 나타낸 단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자를 나타낸 단면도이다.
도 1에 도시된 바와 같이, 본 발명의 반도체 소자는 소자분리막(102)으로 정의되는 활성영역(104)을 포함하는 반도체 기판(100) 상에 구비된 동작 게이트(106R) 및 더미 게이트(106D)와, 동작 게이트(106R)를 사이에 두고 서로 이웃하는 더미 게이트(106D) 사이의 영역을 노출시키는 층간절연패턴(110a)과, 층간절연패턴(110a)에 의해 더미 게이트(110D)와 동작 게이트(110R) 사이영역의 반도체 기판(100)이 노출되도록 구비된 금속 콘택홀(118;도 2d 참조)을 포함하는 것이 바람직하다.
여기서, 더미 게이트(106D)는 소자분리막(102)과 연결되는 것이 바람직하고, 동작 게이트(106R)는 활성영역(104)과 연결되는 것이 바람직하다. 또한, 층간절연막(110)은 BPSG(Boron Phousphrous Silicate Glass)를 포함하는 것이 바람직하다. 그리고, 금속 콘택홀(118)에 매립되는 금속 콘택플러그(120)를 더 포함하는 것이 바람직하며, 도시되지는 않았지만 금속 콘택플러그(120)는 금속 배선과 접속되는 것이 바람직하다.
상술한 구성을 갖는 본 발명에 따른 반도체 소자의 형성 방법은 다음과 같다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 2a에 도시된 바와 같이, 소자분리막(102)으로 정의되는 활성영역(104)을 포함하는 반도체 기판(100) 상부에 폴리실리콘층, 게이트 전극 및 하드마스크층을 증착하고, 게이트를 정의하는 감광막 패턴을 형성한 후 감광막 패턴을 마스크로 하드마스크층, 게이트 전극 및 폴리실리콘층을 식각하여 폴리실리콘 패턴(106a), 게이트 전극(106b) 및 하드마스크패턴(106c)으로 적층된 게이트(106)를 형성한다. 여기서, 게이트(106)는 활성영역(104) 상부에 형성되는 동작 게이트(106R) 및 소자분리막(102) 상부에 형성되는 더미 게이트(106D)를 포함하는 것이 바람직하다. 이때, 더미 게이트(106D)를 형성하는 이유는 후속 공정에서 금속 콘택플러그의 영역을 용이하게 확보하기 위한 것이며, 구체적인 설명은 도 2e에서 후술한다.
도 2b에 도시된 바와 같이, 동작 게이트(106R) 및 더미 게이트(106D)을 포함하는 반도체 기판(100) 상부에 스페이서 절연막(108)을 형성한다. 여기서, 스페이서 절연막(108)은 질화막을 포함하는 것이 바람직하다.
도 2c에 도시된 바와 같이, 스페이서 절연막(108)에 에치백 공정을 수행하여 동작 게이트(106R) 및 더미 게이트(106D) 측벽에 게이트 스페이서(108a)를 형성한다. 이어서, 도시되지는 않았지만 동작 게이트(106R) 측벽에 형성된 스페이서(108a)를 마스크로 이온주입 공정을 수행하여 활성영역(104)에 소스/드레인 영역을 형성한다. 그리고, 동작 게이트(106R) 및 더미 게이트(106D)를 포함하는 반도체 기판(100) 상에 층간절연막(110)을 형성한 후, 층간절연막(110) 상부에 하드마스크층(112) 및 실리콘 산화질화막(114)을 형성한다. 이어서, 실리콘 산화질화막(114) 상부에 금속 콘택홀을 정의하는 감광막 패턴(116)을 형성한다.
여기서, 층간절연막(110)은 BPSG(Boron Phousphrous Silicate Glass)를 포함하는 것이 바람직하며 층간절연막(110)을 형성한 이후 평탄화 식각 공정을 수행하여 층간절연막(110)의 표면을 평탄화시키는 것이 바람직하다. 또한, 하드마스크층(112)은 비정질 탄소막인 것이 바람직하다.
도 2d에 도시된 바와 같이, 감광막 패턴(116)을 마스크로 실리콘 산화질화막(114) 및 하드마스크층(112)을 식각하여 실리콘 산화질화막 패턴(114a) 및 하드마스크 패턴(112a)을 형성한다. 그리고, 이들을 마스크로 반도체 기판(100)이 노출되도록 층간절연막(110)을 식각하여 금속 콘택홀(118)을 형성한다. 여기서, 층간절연막(110)의 식각은 자기정렬(Self align)방식으로 수행되는 것이 바람직하다. 여기서 자기정렬방식은 스페이서(108a)와의 식각선택비를 이용하여 층간절연막(110)을 식각하는 방식을 의미한다.
도 2e에 도시된 바와 같이, 감광막 패턴(116)을 제거하고, 실리콘 산화 질화막 패턴(114a) 및 하드마스크 패턴(112a)을 제거한다. 이어서, 하드마스크패턴(106c)이 노출되도록 층간절연막(110)에 평탄화 식각 공정을 수행하여 층간절연막 패턴(110a)을 형성한다.
이로써 금속 콘택홀(118)은 층간절연막 패턴(110a)에 의해 더미 게이트(110D)와 동작 게이트(110R) 사이의 반도체 기판(100)이 노출된 영역에 의해 정의되는 것이 바람직하다. 즉, 금속 콘택홀(118)은 금속 콘택홀(118)의 폭을 갖는 홀들이 구비된 감광막 패턴을 이용하여 패터닝되는 것이 아니라, 동작 게이트(106R)을 사이에 두고 서로 이웃하는 더미 게이트(106D) 사이의 영역을 노출시키는 감광막 패턴(116)을 이용하여 패터닝하는 것이다. 따라서, 공정 마진의 저하로 금속 콘택홀(118)의 폭을 갖는 홀들이 구비된 감광막 패턴을 구현하기 어려워 금속 콘택홀이 오픈되지 않는 문제를 근본적으로 해결할 수 있다. 또한, 금속 콘택홀(118)은 자기정렬방식으로 형성되므로 동작 게이트(106R)와 쇼트되는 불량을 방지할 수 있는 효과를 제공한다.
도 2f에 도시된 바와 같이, 금속 콘택홀(118)이 매립되도록 층간절연막(110) 상부에 도전층을 형성한 후, 층간절연막(110)이 노출되도록 도전층에 평탄화 식각 공정을 수행하여 금속 콘택플러그(120)를 형성한다. 도시되지는 않았지만, 금속 콘택플러그(120)는 금속 배선과 연결되는 것이 바람직하다.
이상에서 살펴본 바와 같이, 본 발명은 금속 콘택홀을 형성하기 위하여 금속 콘택홀의 폭을 갖는 감광막 패턴을 형성하는 것이 아니라, 더미 게이트와 동작 게이트 사이 영역을 자기정렬방식으로 식각함으로써 금속 콘택홀이 오픈되지 않는 문제를 근본적으로 해결할 수 있다. 또한, 이로 인해 게이트와 금속 콘택플러그가 쇼트되는 불량도 방지할 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

Claims (12)

  1. 소자분리막에 의해 정의되는 활성영역을 포함하는 반도체 기판;
    상기 활성영역 상부에 구비되는 동작 게이트;
    상기 소자분리막 상부에 구비되는 더미 게이트; 및
    상기 소자분리막을 중앙에 두고 서로 이웃하는 활성영역을 노출시키는 층간절연막 패턴에 의해 정의되는 금속 콘택홀을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 금속 콘택홀에 매립되는 금속 콘택플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 청구항 2에 있어서,
    상기 금속 콘택플러그 상부와 연결되는 금속 배선을 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 동작 게이트 및 상기 더미 게이트 측벽에 구비되는 게이트 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 소자분리막 상부에 동작 게이트를 형성하고, 상기 소자분리막에 의해 정의되는 활성영역 상에 더미 게이트를 형성하는 단계; 및
    상기 소자분리막을 중앙에 두고 서로 이웃하는 활성영역을 노출시키는 층간절연막 패턴에 의해 정의되는 금속 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 청구항 5에 있어서,
    상기 반도체 기판 상에 동작 게이트 및 더미 게이트를 형성하는 단계 이후
    상기 동작 게이트 및 상기 더미 게이트를 포함하는 상기 반도체 기판 상에 스페이서 절연막을 형성하는 단계; 및
    상기 스페이서 절연막에 에치백을 수행하여 상기 동작 게이트 및 상기 더미 게이트 측벽에 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 청구항 5에 있어서,
    상기 금속 콘택홀을 형성하는 단계는
    상기 동작 게이트 및 상기 더미 게이트 상부에 층간절연막을 형성하는 단계;
    상기 층간절연막 상부에 상기 소자분리막을 중앙에 두고 서로 이웃하는 활성영역을 노출시키는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 마스크로 상기 층간절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 청구항 7에 있어서,
    상기 마스크 패턴을 형성하는 단계는
    상기 층간절연막 상부에 하드마스크층 및 반사방지막을 형성하는 단계;
    상기 반사방지막 상부에 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 마스크로 상기 반사방지막 및 상기 하드마스크층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 청구항 7에 있어서,
    상기 층간절연막을 식각하는 단계는
    상기 동작 게이트 및 상기 더미 게이트에 의한 자기정렬방식으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 청구항 5에 있어서,
    상기 금속 콘택홀을 형성하는 단계 이후
    상기 금속 콘택홀을 매립하는 금속 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 청구항 10에 있어서,
    상기 금속 콘택플러그를 형성하는 단계는
    상기 금속 콘택홀이 매립되도록 도전층을 형성하는 단계; 및
    상기 동작 게이트 및 상기 더미 게이트가 노출되도록 상기 도전층에 평탄화 식각을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 청구항 10에 있어서,
    상기 금속 콘택플러그를 형성하는 단계 이후
    상기 금속 콘택플러그와 연결되는 금속배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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