KR101167205B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 소자 분리 영역에 의해 발생하는 접합 누설 전류를 감소시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
이를 위하여 본 발명의 반도체 소자의 제조 방법은, 두께가 상대적으로 얇은 게이트 산화막이 형성될 제 1 영역과 두께가 상대적으로 두꺼운 게이트 산화막이 형성될 제 2 영역을 구비하는 반도체 소자의 제조 방법에 있어서, 반도체 기판에 소자 분리막 및 소정의 하부 구조를 형성하여 제 1 영역 및 제 2 영역을 정의하는 단계; 상기 제 2 영역 상에 상기 소자 분리막을 노출시키도록 제 1 감광막 마스크 패턴을 형성하는 단계; 상기 제 1 감광막 마스크 패턴을 도핑 마스크로 이용한 저농도 불순물 이온 주입을 실시하는 단계; 상기 제 1 감광막 마스크 패턴을 제거한 후 제 1 영역 상에 상기 소자 분리막을 노출시키도록 제 2 감광막 마스크 패턴을 형성하는 단계; 및 상기 제 2 감광막 마스크 패턴을 도핑 마스크로 이용한 저농도 불순물 이온 주입을 실시하는 단계를 포함한다.
접합, 누설, LDD

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래 기술에 따른 이중 게이트 산화막을 갖는 반도체 소자의 제조 방법을 순차로 나타낸 공정도.
도 2a 내지 도 2c는 본 발명에 따른 이중 게이트 산화막을 갖는 반도체 소자의 제조 방법을 순차로 나타낸 공정도.
도 3 및 도 4는 본 발명의 실시예들에 의해 형성된 반도체 소자의 개략적인 평면도.
<도면의 주요 부분에 대한 부호 설명>
10 : 반도체 기판 11 : 소자 분리막
12a,12b : 게이트 산화막 13a,13b : 게이트 전극
14 : 제 1 감광막 마스크 패턴 15a,15b : LDD 영역
16 : 제 2 감광막 마스크 패턴
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 소자 분리 영역에 의해 발생하는 접합 누설 전류를 감소시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
근래 고속 디램(DRAM) 에 대한 요구가 점점 커지고 있는 가운데, 이러한 고속 디램을 제조하기 위한 방법으로 동일한 칩 내에서 서로 다른 두께의 게이트 산화막을 사용하는 방법이 시도되고 있다.
즉, 게이트 산화막의 두께가 40Å 이하인 경우에는, 낮은 전압에서도 높은 동작속도 및 높은 구동전류를 얻을 수 있기 때문에, 이를 주변회로 영역의 소자에 적용하면 소자동작에 매우 유리한 장점이 있다.
하지만, 두께가 40Å 이하인 게이트 산화막을 디램 셀(cell) 트랜지스터에 적용할 경우에는, 다이렉트 터널링(direct tunneling)에 의해 누설전류가 커지는 문제가 있다.
이와 같이 다이렉트 터널링에 의한 누설전류가 커지게 되면 리프레쉬 특성, 게이트 산화막 특성(gate oxide integrity), TDDB(Time Dependent Dielectric Break-down) 특성이 저하되는 문제가 있으며, 이외에도 트랜지스터의 임계전압이 불안정해지며, 전하의 이동도(mobility)가 감소하고, 대기전류(stand-by current)가 증가하는 등의 문제도 야기한다.
따라서, 메모리 셀에 적용되는 게이트 산화막으로는 상대적으로 두께가 두꺼운 산화막을 사용하여야만 신뢰성 있는 메모리 소자의 동작이 가능하다.
현재, 반도체 소자의 경우에는 메모리 셀 영역과 논리회로로 주로 구성된 주변회로 영역이 혼재하여 함께 집적되고 있는바, 이러한 문제점을 해결하기 위한 방법으로, 메모리 셀 영역에서는 두꺼운 게이트 산화막을 사용하고, 주변회로(peripheral) 영역에서는 상대적으로 두께가 얇은 게이트 산화막을 사용하는 이중 게이트 산화막(dual gate oxide)을 사용하는 방식이 제안되었다.
도 1a 내지 도 1c는 종래 기술에 따른 이중 게이트 산화막을 갖는 반도체 소자의 제조 방법을 순차로 나타낸 공정도이다.
먼저, 도 1a에 도시한 바와 같이, 반도체 기판(1)에 통상적인 STI(Shallow Trench Isolation) 소자 분리 공정을 진행하여 소자 분리막(2)을 형성하여 두께가 두꺼운 게이트 산화막이 형성될 영역(이하에서는, 'thick 영역' 이라고 한다.)과 두께가 상대적으로 얇은 게이트 산화막이 형성될 영역(이하에서는, 'thin 영역' 이라고 한다.)을 정의한다.
그런 다음, thin 영역(A)과 thick 영역(B)에 각각 서로 다른 두께를 갖는 게이트 산화막(3a, 3b)를 형성한 후 상기 게이트 산화막 상에 게이트 전극(4a, 4b)을 형성한다.
이어서, 도 1b에 도시한 바와 같이, thin 영역(A)에 LDD 영역을 형성하기 위하여 thick 영역(B) 상에 감광막 마스크 패턴(5)을 형성하여 thin 영역(A)을 노출시킨 후, 저농도 불순물 이온 주입을 실시하여 LDD 영역(6a)을 형성한다.
그리고 나서, 도 1c에 도시한 바와 같이, thick 영역(B)에 LDD 영역을 형성하기 위하여 thin 영역(A) 상에 감광막 마스크 패턴(7)을 형성하여 thick 영역(B) 을 노출시킨 후, 저농도 불순물 이온 주입을 실시하여 LDD 영역(6b)을 형성한다.
이때, 상기 thin 영역(A)과 thick(B) 영역 상부에 형성되는 각각의 감광막 마스크 패턴(5,7)은 소자 분리막(2) 상부에까지 블로킹 되도록 형성되기 때문에 소자 분리막(2) 인접 영역에서는 도핑 농도가 다른 영역 보다 낮게 나타난다.
이와 같이, 종래 기술에 따르면 소자 분리막 부근에서의 도핑 농도의 불균일로 인하여 접합 누설 전류가 증가하게 되는 문제점이 있었다.
상기 종래 기술에 따른 문제점을 해결하기 위한 본 발명의 목적은, LDD 이온 주입 마스크를 소자 분리막을 노출시키도록 형성하여 소자 분리막 주변에도 불순물 도핑이 원활하게 이루어지도록 하여 접합 영역에서의 누설 전류 발생을 방지할 수 있도록 하는 반도체 소자의 제조 방법을 제공함에 있다.
상기 기술적 과제를 해결하기 위한 본 발명은 두께가 상대적으로 얇은 게이트 산화막이 형성될 제 1 영역과 두께가 상대적으로 두꺼운 게이트 산화막이 형성될 제 2 영역을 구비하는 반도체 소자의 제조 방법에 있어서, 반도체 기판에 소자 분리막 및 소정의 하부 구조를 형성하여 제 1 영역 및 제 2 영역을 정의하는 단계; 상기 제 2 영역 상에 상기 소자 분리막을 노출시키도록 제 1 감광막 마스크 패턴을 형성하는 단계; 상기 제 1 감광막 마스크 패턴을 도핑 마스크로 이용한 저농도 불 순물 이온 주입을 실시하는 단계; 상기 제 1 감광막 마스크 패턴을 제거한 후 제 1 영역 상에 상기 소자 분리막을 노출시키도록 제 2 감광막 마스크 패턴을 형성하는 단계; 및 상기 제 2 감광막 마스크 패턴을 도핑 마스크로 이용한 저농도 불순물 이온 주입을 실시하는 단계를 포함한다.
여기서, 상기 제 1 감광막 마스크 패턴은, 상기 제 2 영역의 소자 분리막 주변 반도체 기판 일부 노출시키도록 형성함이 바람직하다.
또한, 상기 제 2 감광막 마스크 패턴은, 상기 제 1 영역의 소자 분리막 주변 반도체 기판 일부 노출시키도록 형성함이 바람직하다.
본 발명은 첨부된 도면을 참조하여 후술하는 바람직한 실시예를 통하여 더욱 명백해질 것이다. 이하에서는 본 발명의 실시예를 통해 당업자가 용이하게 이해하고 재현할 수 있도록 상세히 설명하도록 한다.
도 2a 내지 도 2c는 본 발명에 따른 이중 게이트 산화막을 갖는 반도체 소자의 제조 방법을 순차로 나타낸 공정도이다.
먼저, 도 2a를 참조하면, 반도체 기판(10)에 소정의 사진 및 식각 공정을 진행하여 트렌치(미도시함)를 형성하고, 상기 트렌치를 매립 산화막으로 매립한 후 평탄화 공정 등의 통상적인 STI(Shallow Trench Isolation) 소자 분리 공정을 진행한다.
이와 같이, 상기 반도체 기판(10)에 소자 분리막(11)을 형성함으로써 두께가 두꺼운 게이트 산화막이 형성될 영역(이하에서는, 'thick 영역' 이라고 한다.)과 두께가 상대적으로 얇은 게이트 산화막이 형성될 영역(이하에서는, 'thin 영역' 이라고 한다.)이 정의된다.
그리고, 웰(미도시) 형성을 위한 이온주입공정을 진행한다. 이때, 상기 웰 형성 공정은 통상적인 공정과 동일하므로, 이에 대해서는 상술하지 않는다.
그런 다음, thin 영역(A)과 thick 영역(B)의 반도체 기판(10) 상부에 각각 서로 다른 두께를 갖는 게이트 산화막(12a, 12b)과 및 게이트 전극(13a, 13b)을 형성한다.
도 2b를 참조하면, thin 영역(A)에 LDD 영역을 형성하기 위하여 thick 영역(B) 상에 제 1 감광막 마스크 패턴(14)을 형성하여 thin 영역(A)을 노출시킨다.
이때, 상기 제 1 감광막 마스크 패턴(14)은 종래 기술에서는 소자 분리막(11)이 모두 블로킹 되도록 형성하였으나, 본 발명의 실시예에서는 소자 분리막(11)을 노출시키도록 형성한다.
이에 부가적으로, 상기 제 1 감광막 마스크 패턴(14)은 소자 분리막(11) 뿐만 아니라, thick 영역(B)의 소자 분리막(11) 주변에 해당하는 반도체 기판(10)의 일정 영역을 노출시키도록 형성할 수 있다.
이어, 상기 제 1 감광막 마스크 패턴(14)을 이온 주입 마스크로 이용한 저농도 불순물 이온 주입을 실시하여 thin 영역(A)에 LDD 영역(15a)을 형성한다. 이때, 상기 thick 영역(B)의 소자 분리막(11) 주변 영역이 오픈되어 있기 때문에 소자 분리막(11) 주변에도 이온 주입이 된다.
도 2c를 참조하면, thick 영역(B)에 LDD 영역을 형성하기 위하여 thin 영역(A) 상에 제 2 감광막 마스크 패턴(16)을 형성하여 thick 영역(B)을 노출시킨다.
이때, 상기 제 2 감광막 마스크 패턴(16)은 제 1 감광막 마스크 패턴(14)과 마찬가지로 소자 분리막(11)을 노출시키도록 형성한다.
이에 부가적으로, 상기 제 2 감광막 마스크 패턴(16)은 thin 영역(A)의 소자 분리막(11) 주변에 해당하는 반도체 기판(10)의 일정 영역을 노출시키도록 형성할 수도 있다.
이어, 상기 제 2 감광막 마스크 패턴(16)을 이온 주입 마스크로 이용한 저농도 불순물 이온 주입을 실시하여 thick 영역(B)에 LDD 영역(15b)을 형성한다.
도 3 및 도 4는 본 발명의 실시예들에 의해 형성된 반도체 소자의 개략적인 평면도이다.
도 3은 본 발명의 실시예에 따라 액티브 영역(20) 및 페리 영역(22)의 주변에 라운드 임프란트 공정을 진행하여 제조한 것이고, 도 4는 본 발명의 실시예에 따라 액티브 영역(20) 및 페리 영역(22)의 코너부에 임플란트 공정을 통해 제조한 것으로, 감광막 마스크 패턴을 형성한 후 코너 임플란트 공정을 진행하여 제조한 것이다. 도 3 및 도 4를 참조하면, 소자 분리 영역(26)에도 도핑이 원활하게 이루어진 것을 볼 수 있다. 여기서, 미설명 번호 24는 반도체 기판이다.
이와 같이 본 발명의 실시예에 따라 이온 주입 마스크를 형성한 후 저농도 불순물 이온 주입을 실시하면, 소자 분리막 주변 영역에도 이온 주입이 원활하게 이루어지는 것이다.
본 발명은 첨부된 도면을 참조하여 바람직한 실시예를 중심으로 기술되었지만 당업자라면 이러한 기재로부터 본 발명의 범주를 벗어남이 없이 많은 다양하고 자명한 변형이 가능하다는 것은 명백하다. 따라서 본 발명의 범주는 이러한 많은 변형예들을 포함하도록 기술된 특허청구범위에 의해서 해석되어져야 한다.
상술한 바와 같이 본 발명에 따르면, LDD 이온 주입 마스크로 이용하는 감광막 마스크 패턴을 소자 분리막 및 소자 분리막 주면의 기판 일부를 노출시키도록 형성한 후 LDD 이온주입을 실시함에 따라 소자 분리막 주변에도 불순물 도핑이 원활하게 이루어지도록 함으로써 접합 영역에서의 누설 전류 발생을 방지하여 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (3)

  1. 제1 두께를 가지는 게이트 산화막이 형성될 제 1 영역과 상기 제1 두께보다 더 두꺼운 제2 두께를 가지는 게이트 산화막이 형성될 제 2 영역을 구비하는 반도체 소자의 제조 방법에 있어서,
    반도체 기판에 소자 분리막 및 소정의 하부 구조를 형성하여 제 1 영역 및 제 2 영역을 정의하는 단계;
    상기 제 2 영역 상에 상기 소자 분리막을 노출시키도록 제 1 감광막 마스크 패턴을 형성하는 단계;
    상기 제 1 감광막 마스크 패턴을 도핑 마스크로 이용한 저농도 불순물 이온 주입을 실시하는 단계;
    상기 제 1 감광막 마스크 패턴을 제거한 후 제 1 영역 상에 상기 소자 분리막을 노출시키도록 제 2 감광막 마스크 패턴을 형성하는 단계; 및
    상기 제 2 감광막 마스크 패턴을 도핑 마스크로 이용한 저농도 불순물 이온 주입을 실시하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 감광막 마스크 패턴은;
    상기 제 2 영역의 소자 분리막 주변 반도체 기판 일부 노출시키도록 형성함 을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 2 감광막 마스크 패턴은;
    상기 제 1 영역의 소자 분리막 주변 반도체 기판 일부 노출시키도록 형성함을 특징으로 하는 반도체 소자의 제조 방법.
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