KR20080029541A - 플래시 메모리 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 SONOS 타입의 플래시 메모리 소자의 제조 방법에 관한 것으로, 셀 영역과 주변 회로 영역을 포함하는 반도체 기판이 제공되는 단계와, 상기 셀 영역의 반도체 기판 상부에는 제1 산화막과 제1 질화막이 차례로 형성되고, 상기 주변 회로 영역의 반도체 기판 상부에는 상기 제1 산화막, 버퍼 폴리막 및 상기 제1 질화막이 형성되는 단계와, 상기 제1 산화막, 상기 버퍼 폴리막 및 상기 제1 질화막을 포함하는 상기 반도체 기판에 자기정렬 STI 공정을 실시하여 소자 분리막을 형성하는 단계와, 상기 소자 분리막을 포함하는 전체 구조 상부에 제2 산화막 및 콘트롤 게이트막을 형성하는 단계 및 상기 전체 구조에 대하여 게이트 마스크 패턴을 이용한 게이트 패터닝 공정을 실시하여 트랜지스터를 형성하기 때문에, 전자를 저장하는 질화막을 게이트마다 절연시켜 전류 누설 특성을 억제할 수 있고 게이트 산화막에서 발생할 수 있는 씨닝 현상을 방지할 수 있다.
SONOS, 플래시 메모리, 자기정렬 STI

Description

플래시 메모리 소자의 제조 방법{Method of manufacturing flash memory device}
도 1은 종래 기술에 따라 형성된 플래시 메모리 소자의 단면을 나타내는 도면이다.
도 2a 내지 도 6b는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 저전압 게이트 산화막
102 : 고전압 게이트 산화막 103 : 버퍼 폴리막
104 : 제2 산화막 105 : 제1 질화막
106 : 버퍼 산화막 107 : 제2 질화막
108 : 소자 분리막 109 : 제3 산화막
110 : 메탈 게이트막 111 : 전도막
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 SONOS(Silicon/Oxide/Nitride/Oxide/Silicon) 타입의 플래시 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 플래시 메모리 소자의 셀 트랜지스터(cell transistor)는 적층 게이트(stacked gate) 구조를 갖는다. 상기 적층 게이트 구조는, 셀 트랜지스터의 채널 영역 위에 게이트 산화막(gate oxide), 플로팅 게이트(floating gate) 전극, 게이트간 절연막 및 콘트롤 게이트(control gate) 전극을 순차적으로 적층하여 형성한다. 반면에 SONOS 타입의 플래시 메모리 소자는 다이렉트 터널링(direct tunneling) 막을 형성하는 게이트 산화막, 전하를 저장하는 질화막, 전하 차단막(blocking layer)으로 사용되는 산화막 및 콘트롤 게이트 전극을 갖는다.
즉, 종래의 플래시 메모리에서는 폴리 실리콘(poly-Si)으로 형성되는 플로팅 게이트에 전하를 저장하는 반면 SONOS 타입의 플래시 메모리는 질화막에 전하를 저장시키게 된다. 따라서 종래의 플래시 메모리에서는 플로팅 게이트에 미세한 결함(defect)이라도 존재한다면 전하의 리텐션 타임(retention time)이 현저하게 떨어지는 문제점이 있다. 하지만 SONOS 타입의 플래시 메모리에서는 폴리 실리콘 대신 질화막을 형성하기 때문에 질화막의 특성으로 인하여 공정상 결함에 그 민감성이 상대적으로 작아지게 되는 이점이 있다.
또한 종래의 플래시 메모리에서는 플로팅 게이트 하부에 약 70Å 이상의 두께를 갖는 터널 산화막(tunnel oxide)을 형성하기 때문에 저전압 동작(low voltage operation) 및 고속(high speed) 동작을 구현하는데 한계가 있다. 하지만 SONOS 타입의 플래시 메모리에서는 질화막 하부에 상대적으로 얇은 다이렉트 터널링 산화막 을 형성하기 때문에 저전압, 저파워(low power)를 소모하면서도 고속 동작의 메모리 소자의 구현이 가능하게 한다.
이러한 SONOS 타입의 플래시 메모리를 제조할 때에는, 통상적으로 반도체 기판 상부에 STI(Shallow Trench Isolation)로 소자 분리막을 형성하고, 상기 소자 분리막을 포함하는 반도체 기판 상부에 게이트 산화막, 전하를 저장하는 질화막, 전하 차단막으로 사용되는 산화막 및 콘트롤 게이트 전극으로 사용되는 실리콘막 등을 형성한다. 이후에 게이트 패턴(gate pattern) 공정을 실시하여 게이트를 형성한다.
그런데 이와 같이 SONOS 타입의 플래시 메모리를 형성하면, 상기 게이트 패턴 공정을 실시한 후에도 전하를 저장하는 질화막이 각각의 게이트에 분리되어 형성되지 않고 게이트 방향으로 연결되어 형성된다(도 1 참조). 이로 인하여 질화막을 통해 전류가 누설되어 소자의 특성이 저하되는 문제점이 발생한다. 또한 게이트 산화막을 형성할 때 트랜치 모서리 부분이 다른 부분에 비해 얇게 형성되는 씨닝(thinning) 현상이 발생하여 소자의 특성이 저하되는 문제점이 발생한다.
본 발명은 상기한 문제점으로부터 안출된 것으로, 본 발명의 목적은 SONOS 타입의 플래시 메모리 소자의 제조할 때 자기 정렬 STI(Self Align Shallow Trench Isolation) 공정을 이용하여 형성하기 때문에, 전자를 저장하는 질화막을 셀 트랜지스터마다 절연시킬 수 있고 게이트 산화막에서 발생할 수 있는 씨닝 현상을 방지할 수 있는 플래시 메모리 소자의 제조 방법을 제공하는 데 있다.
본 발명에 따른 플래시 메모리 소자의 제조 방법은, 셀 영역과 주변 회로 영역을 포함하는 반도체 기판이 제공되는 단계와, 상기 셀 영역의 반도체 기판 상부에는 제1 산화막과 제1 질화막이 차례로 형성되고, 상기 주변 회로 영역의 반도체 기판 상부에는 상기 제1 산화막, 버퍼 폴리막 및 상기 제1 질화막이 형성되는 단계와, 상기 제1 산화막, 상기 버퍼 폴리막 및 상기 제1 질화막을 포함하는 상기 반도체 기판에 자기정렬 STI 공정을 실시하여 소자 분리막을 형성하는 단계와, 상기 소자 분리막을 포함하는 전체 구조 상부에 제2 산화막 및 콘트롤 게이트막을 형성하는 단계 및 상기 전체 구조에 대하여 게이트 마스크 패턴을 이용한 게이트 패터닝 공정을 실시하여 트랜지스터를 형성할 수 있다.
상기 소자 분리막을 형성하는 단계는, 상기 제1 질화막 상부에 제2 질화막을 형성하는 단계와, 식각 공정을 이용하여 상기 반도체 기판의 일부가 노출되도록 트렌치를 형성하는 단계와, 상기 트랜치를 포함하는 전체 구조 상부에 소자 분리막용 절연막을 형성하여 상기 트렌치가 갭 필링되는 단계 및 전체 구조 상부에 대하여 평탄화 공정을 실시하여 상기 소자 분리막을 형성하는 단계를 포함할 수 있다.
상기 평탄화 공정은 CMP 공정으로 실시할 수 있다.
상기 소자분리막을 형성하기 전에 상기 주변 회로 영역의 상기 제1 질화막을 제거할 수 있다.
상기 셀 영역의 상기 제1 산화막은 다이렉트 터널링 산화막이고, 상기 주변 회로 영역의 제1 산화막은 게이트 산화막일 수 있다.
상기 제1 질화막은 전하 저장막이며, 상기 제2 산화막은 전하 차단막일 수 있다.
상기 콘트롤 게이트막은 메탈 게이트막과 전도막을 포함할 수 있다.
상기 주변 회로 영역에서 트랜지스터를 형성할 때 상기 전도막과 상기 버퍼 폴리막을 전기적으로 연결하여 형성할 수 있다.
상기 게이트 패터닝 공정을 실시하여 트랜지스터를 형성할 때, 트랜지스터마다 형성된 상기 제1 질화막은 각각이 절연되어 형성될 수 있다.
상기 제2 산화막은 Al2O3, HfO2, ZrO2 중 어느 하나 또는 두 개 이상의 적층 구조로 형성될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2a 및 도 2b를 참조하면, 셀 영역과 주변 회로 영역을 포함하는 반도체 기판(100) 상에 스크린 산화막(미도시)을 형성하고, 웰 이온(well ion) 주입한다. 그리고 저전압 영역(LV)과 고전압 영역(HV) 등을 형성하는 각종 문턱 전압(Vt) 이온 주입공정을 실시한다. 이후 반도체 기판(100) 상에 제 1 산화막을 형성한다. 상기 제 1 산화막은 저전압 게이트 산화막(101)과 고전압 게이트 산화막(102)을 포함한다. 그리고 상기 제1 산화막 상부에 버퍼 폴리막(103)을 형성한다.
도 3a 및 도 3b를 참조하면, 셀 영역은 개방하고 주변 회로 영역은 차단하는 제1 마스크 패턴(도시하지 않음)을 버퍼 폴리막(103) 상부에 형성하고, 상기 제1 마스크 패턴을 이용하는 식각 공정으로 셀 영역에 형성된 버퍼 폴리막(103; 도 2a 및 도 2b 참조)을 식각하여 제거한다. 이때 셀 영역의 형성된 저전압 게이트 산화막(101; 도 2a 및 도 2b 참조)가 식각 정지막 역할을 한다. 또한 버퍼 폴리막(103)이 식각되는 경계부는 70도∼85도의 경사를 갖도록 식각될 수 있다.
이어서, 버퍼 폴리막(103)을 식각 마스크로 하는 식각 공정을 실시하여 셀 영역의 반도체 기판(100) 상부의 저전압 게이트 산화막(101)을 제거한다. 이후에 셀 영역의 문턱 전압(Vt) 이온 주입공정을 실시한 후, 전체 구조 상부에 다이렉트 터널링 산화막 역할을 하는 제2 산화막(104)과 전하를 저장하는 제1 질화막(105)을 차례로 적층하여 형성한다. 이어서, 제1 질화막(105) 전체 상부에 제1 질화막(105)을 보호하는 버퍼 산화막(106)을 형성한다. 이후에, 셀 영역은 차단하고 주변회로 영역은 개방하는 제2 마스크 패턴(도시하지 않음)을 형성하고, 상기 제2 마스크 패턴을 이용하는 식각 공정으로 주변 회로 영역의 버퍼 산화막(106)을 제거한다.
도 4a 및 도 4b를 참조하면, 자기 정렬 STI(Self Align Shallow Trench Isolation) 공정을 이용하여 소자 분리막(108)을 형성한다.
이를 상세히 설명하면, 먼저 제1 질화막(105)과 버퍼 산화막(106)의 상부에 CMP용 제2 질화막(107)과 제3 마스크 패턴(도시하지 않음)을 형성한다. 그리고 상기 제3 마스크 패턴을 이용한 식각 공정을 실시하여 반도체 기판(100)의 일부가 노출되도록 트렌치(trench)를 형성한다. 그리고 상기 트렌치를 포함하는 전체 구조 상부에 소자 분리막용 절연막을 형성하여 상기 트렌치가 갭 필링(gap filling)되도록 한다. 이후에, 전체 구조 상부에 대하여 평탄화 공정을 실시하여 소자 분리 막(108)을 형성한다.
이때 바람직하게는 상기 평탄화 공정은 CMP(Chemical Mechanical Polishing) 공정을 이용하여 실시한다.
도 5a 및 도 5b를 참조하면, 셀 영역의 제2 질화막(107; 도 4a 및 도 4b 참조)과 소자 분리 영역의 제2 질화막(107) 및 제1 질화막(105; 도 4a 및 도 4b 참조)을 제거한다. 이때 셀 영역에서는 버퍼 산화막(106; 도 4a 및 도 4b 참조)이 식각 정지막 역할을 하고 주변회로 영역에서는 제2 산화막(104; 도 4a 및 도 4b 참조)이 식각 정지막 역할을 한다. 이어서, 공지된 기술을 이용하여 셀 영역의 버퍼 산화막(106)과 주변회로 영역의 제2 산화막(104)을 제거하여 소자 분리막(108)의 상부가 노출되도록 한다.
도 6a 및 도 6b를 참조하면, 소자 분리막(108)을 포함하는 전체 구조 상부에 전하 차단막으로 사용되는 제3 산화막(109)을 형성하고, 제3 산화막(109) 상부에는 콘트롤 게이트막을 구성하는 메탈 게이트막(110)과 전도막(111)을 형성한다. 이때 제3 산화막(109)은 Al2O3, HfO2, ZrO2 중 어느 하나 또는 두 개 이상의 적층 구조로 형성될 수 있다.
그리고, 전도막(111) 상부에 게이트 하드 마스크로써 제4 마스크 패턴(도시하지 않음)을 형성하고 상기 셀 영역에 대해 상기 제4 마스크 패턴을 이용한 게이트 패터닝 공정을 실시한다. 이때 제3 산화막(109)가 식각 정지막 역할을 한다. 이후에 상기 셀 영역에 형성된 제3 산화막(109), 제1 질화막(105) 및 게이트 산화 막(104)을 식각하여 트랜지스터를 형성한다. 이때 제1 질화막(105)은 트랜지스터마다 완전히 절연되어 형성되기 때문에, 종래의 기술에 따라 형성되었을 때 발생할 수 있는 트랜지스터의 전류 누설 현상이 방지될 수 있다.
이어서, 셀 영역은 차단하고 주변 회로 영역만 개방하는 제5 마스크 패턴(도시하지 않음)을 형성한 후, 주변 회로 영역에 콘택 플러그를 형성하여 전도막(111)과 버퍼 폴리막(103)을 연결하여 주변 회로 트랜지스터를 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
본 발명에 따른 플래시 메모리 소자의 제조 방법에 따르면, SONOS 타입의 플래시 메모리 소자의 제조할 때 게이트를 자기 정렬 STI로 형성하기 때문에, 전자를 저장하는 질화막을 게이트마다 절연시킬 수 있고 게이트 산화막에서 발생할 수 있는 씨닝 현상을 방지할 수 있다. 따라서 보다 안정적이고 특성이 우수한 플래시 메모리 소자를 제조할 수 있다.

Claims (10)

  1. 셀 영역과 주변 회로 영역을 포함하는 반도체 기판이 제공되는 단계;
    상기 셀 영역의 반도체 기판 상부에는 제1 산화막과 제1 질화막이 차례로 형성되고, 상기 주변 회로 영역의 반도체 기판 상부에는 상기 제1 산화막, 버퍼 폴리막 및 상기 제1 질화막이 형성되는 단계;
    상기 제1 산화막, 상기 버퍼 폴리막 및 상기 제1 질화막을 포함하는 상기 반도체 기판에 자기정렬 STI 공정을 실시하여 소자 분리막을 형성하는 단계;
    상기 소자 분리막을 포함하는 전체 구조 상부에 제2 산화막 및 콘트롤 게이트막을 형성하는 단계; 및
    상기 전체 구조에 대하여 게이트 마스크 패턴을 이용한 게이트 패터닝 공정을 실시하는 플래시 메모리 소자의 제조 방법.
  2. 제1항에 있어서, 상기 소자 분리막을 형성하는 단계는,
    상기 제1 질화막 상부에 제2 질화막을 형성하는 단계;
    식각 공정을 이용하여 상기 반도체 기판의 일부가 노출되도록 트렌치를 형성하는 단계;
    상기 트랜치를 포함하는 전체 구조 상부에 소자 분리막용 절연막을 형성하여 상기 트렌치가 매립되는 단계;
    전체 구조 상부에 대하여 평탄화 공정을 실시하여 상기 소자 분리막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 평탄화 공정은 CMP 공정으로 실시하는 플래시 메모리 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 소자분리막을 형성한 후 상기 주변 회로 영역의 상기 제1 질화막을 제거하는 플래시 메모리 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 셀 영역의 상기 제1 산화막은 다이렉트 터널링 산화막이고, 상기 주변 회로 영역의 제1 산화막은 게이트 산화막인 플래시 메모리 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 제1 질화막은 전하 저장막이며, 상기 제2 산화막은 전하 차단막인 플래시 메모리 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 콘트롤 게이트막은 메탈 게이트막과 전도막을 포함하는 플래시 메모리 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 주변 회로 영역에서 트랜지스터를 형성할 때 상기 전도막과 상기 버퍼 폴리막을 전기적으로 연결하여 형성하는 플래시 메모리 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 게이트 패터닝 공정을 실시하여 트랜지스터를 형성할 때, 트랜지스터마다 형성된 상기 제1 질화막은 각각이 절연되어 형성되는 플래시 메모리 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 제2 산화막은 Al2O3, HfO2, ZrO2 중 어느 하나 또는 두 개 이상의 적층 구조로 형성되는 플래시 메모리 소자의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8294198B2 (en) 2009-02-11 2012-10-23 Samsung Electronics Co., Ltd. Semiconductor integrated circuit device and method of fabricating the same

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8546226B2 (en) 2011-07-25 2013-10-01 United Microelectronics Corp. SONOS non-volatile memory cell and fabricating method thereof
KR20220064560A (ko) 2020-11-12 2022-05-19 삼성전자주식회사 반도체 소자

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000286349A (ja) 1999-03-31 2000-10-13 Sony Corp 半導体装置およびその製造方法
KR100456319B1 (ko) * 2000-05-19 2004-11-10 주식회사 하이닉스반도체 폴리머와 산화막의 연마 선택비 차이를 이용한 반도체소자의 게이트 형성 방법
JP4346228B2 (ja) * 2000-09-21 2009-10-21 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP3966707B2 (ja) 2001-02-06 2007-08-29 株式会社東芝 半導体装置及びその製造方法
KR100375235B1 (ko) 2001-03-17 2003-03-08 삼성전자주식회사 에스.오.엔.오.에스 플래시 기억소자 및 그 형성 방법
KR20030049781A (ko) * 2001-12-17 2003-06-25 주식회사 하이닉스반도체 플래시 메모리 셀 제조 방법
KR100594266B1 (ko) * 2004-03-17 2006-06-30 삼성전자주식회사 소노스 타입 메모리 소자

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8294198B2 (en) 2009-02-11 2012-10-23 Samsung Electronics Co., Ltd. Semiconductor integrated circuit device and method of fabricating the same

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Publication number Publication date
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