JPH09129760A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH09129760A JPH09129760A JP7287700A JP28770095A JPH09129760A JP H09129760 A JPH09129760 A JP H09129760A JP 7287700 A JP7287700 A JP 7287700A JP 28770095 A JP28770095 A JP 28770095A JP H09129760 A JPH09129760 A JP H09129760A
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Abstract
(57)【要約】
【課題】本発明は、コントロールゲート１０１を半導体
基板上の拡散層で形成し、フローティングゲート１０２
及び書き込み・読み出し等に用いる種々のトランジスタ
のゲート電極と同一層で形成することを特徴とする不揮
発性半導体装置において、セル面積の縮小を図ることを
可能にする構造とその製造方法を提供する。 【解決手段】半導体基板にトレンチ構造１０９を形成
し、コントロールゲート１０１として用いる拡散層を基
板表面だけでなくトレンチの底面及び側面にも形成する
という構造をとることにより、コントロールゲート１０
１とフローティングゲート１０２間の容量を減らすこと
なく、またゲート電極を１層しかもたないデバイスとの
プロセス整合性のよさを損なうことなく、不揮発性メモ
リセルの面積を縮小することが可能となる。
基板上の拡散層で形成し、フローティングゲート１０２
及び書き込み・読み出し等に用いる種々のトランジスタ
のゲート電極と同一層で形成することを特徴とする不揮
発性半導体装置において、セル面積の縮小を図ることを
可能にする構造とその製造方法を提供する。 【解決手段】半導体基板にトレンチ構造１０９を形成
し、コントロールゲート１０１として用いる拡散層を基
板表面だけでなくトレンチの底面及び側面にも形成する
という構造をとることにより、コントロールゲート１０
１とフローティングゲート１０２間の容量を減らすこと
なく、またゲート電極を１層しかもたないデバイスとの
プロセス整合性のよさを損なうことなく、不揮発性メモ
リセルの面積を縮小することが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特にコントロールゲートを半導体基
板上の拡散層で形成し、フローティングゲート及び書き
込み・読み出し等に用いる種々のトランジスタのゲート
電極と同一層で形成することを特徴とする不揮発性半導
体装置において、セル面積の縮小を図るための構造およ
びその製造方法に関する。
の製造方法に関し、特にコントロールゲートを半導体基
板上の拡散層で形成し、フローティングゲート及び書き
込み・読み出し等に用いる種々のトランジスタのゲート
電極と同一層で形成することを特徴とする不揮発性半導
体装置において、セル面積の縮小を図るための構造およ
びその製造方法に関する。
【０００２】
【従来の技術】フローティングゲートに電荷を出し入れ
することによりしきい値電圧を変化させるタイプの不揮
発性メモリは、例えば 岸野他；ＶＬＳＩデバイスの物理，丸善，１８６ の図３．７４のように、通常コントロールゲートをフロ
ーティングゲートの上に形成する、いわゆるスタック構
造を取る。
することによりしきい値電圧を変化させるタイプの不揮
発性メモリは、例えば 岸野他；ＶＬＳＩデバイスの物理，丸善，１８６ の図３．７４のように、通常コントロールゲートをフロ
ーティングゲートの上に形成する、いわゆるスタック構
造を取る。
【０００３】この構造はセル面積を小さくできるという
利点をもつが、ゲート電極を２層形成しなければなら
ず、通常の論理デバイスのようにゲート電極を１層しか
もたないデバイスへの搭載においてはプロセスの整合性
が悪くなる。
利点をもつが、ゲート電極を２層形成しなければなら
ず、通常の論理デバイスのようにゲート電極を１層しか
もたないデバイスへの搭載においてはプロセスの整合性
が悪くなる。
【０００４】このため、上記タイプの不揮発性メモリセ
ルを１層のゲート電極で形成するためには、例えば、 竹渕他；信学技報，ＳＤＭ９２−６９，４３（１９９
２） の図２のように、コントロールゲートを半導体基板上の
拡散層で形成するのが一般的である。
ルを１層のゲート電極で形成するためには、例えば、 竹渕他；信学技報，ＳＤＭ９２−６９，４３（１９９
２） の図２のように、コントロールゲートを半導体基板上の
拡散層で形成するのが一般的である。
【０００５】
【発明が解決しようとする課題】前項に示したコントロ
ールゲートを半導体基板上の拡散層で形成するタイプの
不揮発性メモリセルにおいては、論理デバイスのような
ゲート電極を１層しかもたないデバイスとのプロセス整
合性はよい反面、セル面積が大きくなり微細化・高集積
化に不向きであるという欠点を有する。
ールゲートを半導体基板上の拡散層で形成するタイプの
不揮発性メモリセルにおいては、論理デバイスのような
ゲート電極を１層しかもたないデバイスとのプロセス整
合性はよい反面、セル面積が大きくなり微細化・高集積
化に不向きであるという欠点を有する。
【０００６】
【課題を解決するための手段】以上のような問題点を解
決するため、本発明では半導体基板にトレンチ構造を形
成し、コントロールゲートとして用いる拡散層を基板表
面だけでなくトレンチの底面及び側面にも形成するとい
う構造及びその製造方法を特徴としている。
決するため、本発明では半導体基板にトレンチ構造を形
成し、コントロールゲートとして用いる拡散層を基板表
面だけでなくトレンチの底面及び側面にも形成するとい
う構造及びその製造方法を特徴としている。
【０００７】
【作用】本発明は、半導体基板にトレンチ構造を形成
し、コントロールゲートとして用いる拡散層を基板表面
だけでなくトレンチの底面及び側面にも形成するため、
コントロールゲートとフローティングゲート間の容量を
減らすことなくセル面積を縮小することができる。この
とき、ゲート電極を１層しかもたないデバイスとのプロ
セス整合性のよさは損なわれることがない。
し、コントロールゲートとして用いる拡散層を基板表面
だけでなくトレンチの底面及び側面にも形成するため、
コントロールゲートとフローティングゲート間の容量を
減らすことなくセル面積を縮小することができる。この
とき、ゲート電極を１層しかもたないデバイスとのプロ
セス整合性のよさは損なわれることがない。
【０００８】
【発明の実施の形態】本発明の実施例を不揮発性メモリ
のセル構造とその製造方法を中心に図面を用いて説明す
る。
のセル構造とその製造方法を中心に図面を用いて説明す
る。
【０００９】はじめに図１を用いて、請求項１に代表さ
れる不揮発性メモリのセル構造の実施例について説明す
る。１０１が半導体基板に形成したコントロールゲー
ト、１０２がフローティングゲート、１０３が酸化膜厚
が局所的に薄いトンネル領域である。１０４が書き込み
用の高耐圧トランジスタであり、このトランジスタを用
いてトンネル領域１０３に高電界が印加され、電荷がト
ンネル領域１０３を通過してフローティングゲート１０
２内へ入ることにより読み出しトランジスタ１０５のし
きい値電圧が変化する。１０６は選択トランジスタであ
る。フローティングゲート１０２、読み出しトランジス
タ１０５のゲート電極はつながっており、高耐圧トラン
ジスタ１０４、選択トランジスタ１０６のゲート電極と
同時に加工される。１０７は個々の領域を分離するため
の素子分離領域であり、１０８は個々の部分をアルミ配
線とつなぐ接続孔である。またフローティングゲート下
にはトレンチ構造１０９が形成されており、コントロー
ルゲート１０１はこの底面および側面も利用して形成さ
れている。このためコントロールゲート部分を小さくす
ることが可能となり、セル面積をトレンチ構造１０９が
ない場合に比べて縮小することができる。
れる不揮発性メモリのセル構造の実施例について説明す
る。１０１が半導体基板に形成したコントロールゲー
ト、１０２がフローティングゲート、１０３が酸化膜厚
が局所的に薄いトンネル領域である。１０４が書き込み
用の高耐圧トランジスタであり、このトランジスタを用
いてトンネル領域１０３に高電界が印加され、電荷がト
ンネル領域１０３を通過してフローティングゲート１０
２内へ入ることにより読み出しトランジスタ１０５のし
きい値電圧が変化する。１０６は選択トランジスタであ
る。フローティングゲート１０２、読み出しトランジス
タ１０５のゲート電極はつながっており、高耐圧トラン
ジスタ１０４、選択トランジスタ１０６のゲート電極と
同時に加工される。１０７は個々の領域を分離するため
の素子分離領域であり、１０８は個々の部分をアルミ配
線とつなぐ接続孔である。またフローティングゲート下
にはトレンチ構造１０９が形成されており、コントロー
ルゲート１０１はこの底面および側面も利用して形成さ
れている。このためコントロールゲート部分を小さくす
ることが可能となり、セル面積をトレンチ構造１０９が
ない場合に比べて縮小することができる。
【００１０】次に図２を用いて、請求項２の一実施例で
ある不揮発性メモリの製造方法の概要を説明する。シリ
コン基板２０１に、Ｐ型不純物を深く拡散したＰＷＥＬ
Ｌ２０２と、図には記載しないがＮ型不純物を深く拡散
したＮＷＥＬＬとを形成し、素子分離用のシリコン酸化
膜２０３を形成する。その後、フォトリソグラフィーを
用い、シリコン基板２０１の表面にトレンチ構造２０４
を形成する。フォトレジスト２０５を剥離後、新たにフ
ォトリソグラフィーにより、Ｎ型不純物を局所的にイオ
ン注入する。このときトレンチ構造２０４の底面および
側面にも不純物を注入する。その後レジスト剥離を行
い、熱処理を行うことにより、コントロールゲート２０
６およびトンネル領域下部の拡散層２０７が形成され
る。さらに酸化を行った後、フォトリソグラフィーを用
いその一部を除去する。その後レジスト剥離を行い、再
び酸化を行うことにより、トンネル領域の薄い酸化膜２
０８と通常のゲート酸化膜２０９が形成される。さらに
多結晶シリコン膜２１０を形成し不純物導入を行った
後、ゲート加工を行う。その後、ＭＯＳトランジスタの
ソース・ドレイン形成、層間絶縁膜堆積、接続孔加工、
アルミ配線加工等を経て、本発明の一実施例である半導
体装置ができあがる。
ある不揮発性メモリの製造方法の概要を説明する。シリ
コン基板２０１に、Ｐ型不純物を深く拡散したＰＷＥＬ
Ｌ２０２と、図には記載しないがＮ型不純物を深く拡散
したＮＷＥＬＬとを形成し、素子分離用のシリコン酸化
膜２０３を形成する。その後、フォトリソグラフィーを
用い、シリコン基板２０１の表面にトレンチ構造２０４
を形成する。フォトレジスト２０５を剥離後、新たにフ
ォトリソグラフィーにより、Ｎ型不純物を局所的にイオ
ン注入する。このときトレンチ構造２０４の底面および
側面にも不純物を注入する。その後レジスト剥離を行
い、熱処理を行うことにより、コントロールゲート２０
６およびトンネル領域下部の拡散層２０７が形成され
る。さらに酸化を行った後、フォトリソグラフィーを用
いその一部を除去する。その後レジスト剥離を行い、再
び酸化を行うことにより、トンネル領域の薄い酸化膜２
０８と通常のゲート酸化膜２０９が形成される。さらに
多結晶シリコン膜２１０を形成し不純物導入を行った
後、ゲート加工を行う。その後、ＭＯＳトランジスタの
ソース・ドレイン形成、層間絶縁膜堆積、接続孔加工、
アルミ配線加工等を経て、本発明の一実施例である半導
体装置ができあがる。
【００１１】次に図３を用いて、請求項３、４の代表例
として請求項５に示す構造および請求項６に示す不揮発
性メモリの製造方法の概要を説明する。シリコン基板３
０１に、Ｐ型不純物を深く拡散したＰＷＥＬＬ３０２
と、図には記載しないがＮ型不純物を深く拡散したＮＷ
ＥＬＬとを形成し、素子分離用にシリコン基板３０１に
溝加工を施した後、そこに絶縁膜例えば酸化膜を埋め込
むことによりトレンチ分離３０３を形成する。引き続き
フォトリソグラフィーを用い、シリコン基板３０１表面
およびトレンチ分離３０３の一部から酸化膜を除去す
る。このときのエッチングは異方性エッチを用い、また
シリコンに対し十分な選択比を取ることにより、シリコ
ン基板３０１の削れ量を許容範囲にとどめることができ
る。その後フォトレジストを剥離することなく、酸化膜
を除去した部分にＮ型不純物を局所的にイオン注入す
る。その後フォトレジスト３０４を剥離し、熱処理を行
うことにより、コントロールゲート３０５およびトンネ
ル領域下部の拡散層３０６が形成される。さらに酸化を
行った後、フォトリソグラフィーを用いその一部を除去
する。その後レジスト剥離を行い、再び酸化を行うこと
により、トンネル領域の薄い酸化膜３０７と通常のゲー
ト酸化膜３０８が形成される。さらに多結晶シリコン膜
３０９を形成し不純物導入を行った後、ゲート加工を行
う。その後、ＭＯＳトランジスタのソース・ドレイン形
成、層間絶縁膜堆積、接続孔加工、アルミ配線加工等を
経て、本発明の一実施例である半導体装置ができあが
る。
として請求項５に示す構造および請求項６に示す不揮発
性メモリの製造方法の概要を説明する。シリコン基板３
０１に、Ｐ型不純物を深く拡散したＰＷＥＬＬ３０２
と、図には記載しないがＮ型不純物を深く拡散したＮＷ
ＥＬＬとを形成し、素子分離用にシリコン基板３０１に
溝加工を施した後、そこに絶縁膜例えば酸化膜を埋め込
むことによりトレンチ分離３０３を形成する。引き続き
フォトリソグラフィーを用い、シリコン基板３０１表面
およびトレンチ分離３０３の一部から酸化膜を除去す
る。このときのエッチングは異方性エッチを用い、また
シリコンに対し十分な選択比を取ることにより、シリコ
ン基板３０１の削れ量を許容範囲にとどめることができ
る。その後フォトレジストを剥離することなく、酸化膜
を除去した部分にＮ型不純物を局所的にイオン注入す
る。その後フォトレジスト３０４を剥離し、熱処理を行
うことにより、コントロールゲート３０５およびトンネ
ル領域下部の拡散層３０６が形成される。さらに酸化を
行った後、フォトリソグラフィーを用いその一部を除去
する。その後レジスト剥離を行い、再び酸化を行うこと
により、トンネル領域の薄い酸化膜３０７と通常のゲー
ト酸化膜３０８が形成される。さらに多結晶シリコン膜
３０９を形成し不純物導入を行った後、ゲート加工を行
う。その後、ＭＯＳトランジスタのソース・ドレイン形
成、層間絶縁膜堆積、接続孔加工、アルミ配線加工等を
経て、本発明の一実施例である半導体装置ができあが
る。
【００１２】以上図１・図２・図３を用い本発明の半導
体装置及びその製造方法の実施例を、それぞれ具体的に
説明した。いうまでもなく本発明は前記実施例に限定さ
れるものではなく、例えば半導体装置の構造において例
えば選択トランジスタがない場合等、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
体装置及びその製造方法の実施例を、それぞれ具体的に
説明した。いうまでもなく本発明は前記実施例に限定さ
れるものではなく、例えば半導体装置の構造において例
えば選択トランジスタがない場合等、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００１３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００１４】１．半導体基板にトレンチ構造を形成し、
コントロールゲートとして用いる拡散層を基板表面だけ
でなくトレンチの底面及び側面にも形成するという構造
をとることにより、コントロールゲートとフローティン
グゲート間の容量を減らすことなく、またゲート電極を
１層しかもたないデバイスとのプロセス整合性のよさを
損なうことなく、不揮発性メモリセルの面積を縮小する
ことができる。
コントロールゲートとして用いる拡散層を基板表面だけ
でなくトレンチの底面及び側面にも形成するという構造
をとることにより、コントロールゲートとフローティン
グゲート間の容量を減らすことなく、またゲート電極を
１層しかもたないデバイスとのプロセス整合性のよさを
損なうことなく、不揮発性メモリセルの面積を縮小する
ことができる。
【図１】本発明の実施例における、請求項１に代表され
る半導体装置の構造例を説明する図。
る半導体装置の構造例を説明する図。
【図２】本発明の実施例における、請求項１に代表され
る半導体装置の構造例と請求項２に代表される半導体装
置の製造方法を説明する図。
る半導体装置の構造例と請求項２に代表される半導体装
置の製造方法を説明する図。
【図３】本発明の実施例における、請求項５に代表され
る半導体装置の構造例と請求項６に代表される半導体装
置の製造方法を説明する図。
る半導体装置の構造例と請求項６に代表される半導体装
置の製造方法を説明する図。
１０１，２０６，３０５・・・コントロールゲート １０２ ・・・フローティングゲート １０３ ・・・トンネル領域 １０４ ・・・高耐圧トランジスタ １０５ ・・・読み出しトランジスタ １０６ ・・・選択トランジスタ １０７ ・・・素子分離領域 １０８ ・・・接続孔 １０９，２０４ ・・・トレンチ構造 ２０１，３０１ ・・・シリコン基板 ２０２，３０２ ・・・ＰＷＥＬＬ ２０３ ・・・素子分離用シリコン酸化
膜 ２０７，３０６ ・・・トンネル領域下部に形成
する拡散層 ２０８，３０７ ・・・トンネル領域の薄い酸化
膜 ２０９，３０８ ・・・ゲート酸化膜 ２１０，３０９ ・・・多結晶シリコン膜 ２０５，３０４ ・・・フォトレジスト ３０３ ・・・トレンチ分離
膜 ２０７，３０６ ・・・トンネル領域下部に形成
する拡散層 ２０８，３０７ ・・・トンネル領域の薄い酸化
膜 ２０９，３０８ ・・・ゲート酸化膜 ２１０，３０９ ・・・多結晶シリコン膜 ２０５，３０４ ・・・フォトレジスト ３０３ ・・・トレンチ分離
Claims (6)
- 【請求項１】 コントロールゲートを半導体基板上の拡
散層で形成し、フローティングゲート及び書き込み・読
み出し等に用いる種々のトランジスタのゲート電極と同
一層で形成することを特徴とする不揮発性半導体装置に
おいて、半導体基板にいわゆるトレンチ構造を形成し、
コントロールゲートとして用いる拡散層を基板表面だけ
でなくトレンチ構造の底面及び側面にも形成することを
特徴とする半導体装置。 - 【請求項２】 コントロールゲートを半導体基板上の拡
散層で形成し、フローティングゲート及び書き込み・読
み出し等に用いる種々のトランジスタのゲート電極と同
一層で形成することを特徴とする不揮発性半導体装置に
おいて、半導体基板にいわゆるトレンチ構造を形成し、
コントロールゲートとして用いる拡散層を基板表面だけ
でなくトレンチ構造の底面及び側面にも形成することを
特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１記載の、コントロールゲートを
形成するトレンチ構造として、素子分離に用いたトレン
チ構造の一部から埋め込み絶縁膜を除去したものを用い
ることを特徴とする半導体装置。 - 【請求項４】 請求項２記載の、コントロールゲートを
形成するトレンチ構造として、素子分離に用いたトレン
チ構造の一部から埋め込み絶縁膜を除去したものを用い
ることを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項３記載の、素子分離に用いたトレ
ンチ構造の一部から埋め込み絶縁膜を除去するためのフ
ォトリソグラフィー工程を、コントロールゲート用の拡
散層及びフローティングゲートに電子を注入するための
トンネル領域下部の拡散層を形成するためのイオン注入
を行うためのフォトリソグラフィー工程と兼用すること
を特徴とする半導体装置。 - 【請求項６】 請求項４記載の、素子分離に用いたトレ
ンチ構造の一部から埋め込み絶縁膜を除去するためのフ
ォトリソグラフィー工程を、コントロールゲート用の拡
散層及びフローティングゲートに電子を注入するための
トンネル領域下部の拡散層を形成するためのイオン注入
を行うためのフォトリソグラフィー工程と兼用すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7287700A JPH09129760A (ja) | 1995-11-06 | 1995-11-06 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7287700A JPH09129760A (ja) | 1995-11-06 | 1995-11-06 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09129760A true JPH09129760A (ja) | 1997-05-16 |
Family
ID=17720614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7287700A Pending JPH09129760A (ja) | 1995-11-06 | 1995-11-06 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09129760A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100440516C (zh) * | 2004-06-14 | 2008-12-03 | 精工爱普生株式会社 | 非易失性存储装置 |
| JP2012255629A (ja) * | 2011-06-10 | 2012-12-27 | Toshiba Corp | 冷蔵庫 |
| JP2014143377A (ja) * | 2013-01-25 | 2014-08-07 | Seiko Instruments Inc | 半導体不揮発性メモリ |
| JP2021089929A (ja) * | 2019-12-03 | 2021-06-10 | ラピスセミコンダクタ株式会社 | 半導体装置 |
-
1995
- 1995-11-06 JP JP7287700A patent/JPH09129760A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100440516C (zh) * | 2004-06-14 | 2008-12-03 | 精工爱普生株式会社 | 非易失性存储装置 |
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