JP2021089929A - 半導体装置 - Google Patents

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Abstract

【課題】小面積で且つ十分な容量を有する不揮発性メモリを提供する。【解決手段】不揮発性メモリを構成する半導体装置であって、第１導電型の半導体部と、半導体部の１の面内の第１の領域から内部に向かって延在するように形成された第１導電型とは逆極性の第２導電型の第１ウェルと、第１の領域から離間して半導体部の１の面内の第２の領域から内部に向かって延在するように形成された第２導電型の第２ウェルと、１の面上に形成された絶縁膜と、絶縁膜上の第１ウェルの上方の領域及び第２ウェルの上方の領域に跨って延在するように形成された導電層と、を有し、第１ウェルには、１の面から第１ウェル内に伸長するトレンチが形成され、トレンチの内部の表面には絶縁膜が延在しており、トレンチの内部の絶縁膜上にはトレンチを埋めるように導電層と連続的に形成された導電部が設けられている。【選択図】図２

Description

本発明は、半導体装置に関する。
不揮発性の記憶装置として、電気的に絶縁された浮遊電極層であるフローティングゲート内の電荷の蓄積状態を変化させることにより、データの記憶及び消去を行う不揮発性メモリが知られている。かかる不揮発性メモリの構造としては、フローティングゲートを構成するポリシリコン層とコントロールゲートを構成するポリシリコン層とを重ねて配置する所謂スタック型の構造が一般的である。
一方、スタック型の不揮発性メモリとは異なり、単層のポリシリコンを用いて構成された単層ポリシリコン型の不揮発性メモリが知られている（例えば、特許文献１）。単層ポリシリコン型の不揮発性メモリでは、例えばコントロールゲートとして機能する第１のウェル領域、読出しゲートとして機能する第２のウェル領域、及びトンネルゲートとして機能する第３のウェル領域が半導体基板の表層部付近に設けられている。基板上には、第１のウェル領域から第３のウェル領域に亘ってオーバーラップするように、ゲート絶縁膜及び単層のポリシリコンからなるフローティングゲートが形成されている。
第１のウェル領域、第２のウェル領域及び第３のウェル領域の各々のゲート絶縁膜を挟んでフローティングゲートと対向する部分において、フローティングゲート、読み出しゲート及びトンネルゲートに対応するキャパシタが形成される。そして、コントロールゲート、読み出しゲート及びトンネルゲートの各々に電圧を印加し、フローティングゲートの電位を変化させることにより、データの書込や消去等の動作を行う。
例えば、データ書込時には、コントロールゲートに電圧Ｖｗ（Ｖｗ＞０Ｖ）、トンネルゲートに０Ｖ、読み出しゲートに中間電圧Ｖｃ（０Ｖ＜Ｖｃ＜Ｖｗ）をそれぞれ印加する。コントロールゲートに印加された電圧Ｖｗに応じてフローティングゲートの電位が上昇し、第３のウェル領域（すなわち、トンネルゲート）からフローティングゲートに電荷が注入される。一方、データ消去時には、コントロールゲートに０Ｖ、トンネルゲートに電圧Ｖｗ、読み出しゲートに中間電圧Ｖｃをそれぞれ印加する。コントロールゲートに印加された電圧０Ｖに応じてフローティングゲートの電位が下降し、フローティングゲートに蓄積されていた電荷が第３のウェル領域へと移動する。
特開平９−１２９７６０号公報
データの書込及び消去の動作を効率的に行うためには、フローティングゲートの電位がコントロールゲートに印加した電圧と近くなるように、コントロールゲートのキャパシタの容量を読み出しゲートやトンネルゲートのキャパシタの容量に対して相対的に大きくなるようにすることが好ましい。
一般的に、平板コンデンサ等のキャパシタの容量は、電極の面積に比例する。上記のような単層ポリシリコン型の不揮発性メモリでは、フローティングゲートとコントロールゲートとがオーバーラップする部分の面積が、コントロールゲートのキャパシタの容量における「電極の面積」に相当する。このため、コントロールゲートのキャパシタの容量を大きくしようとすると、フローティングゲートとオーバーラップするコントロールゲートの面積（すなわち、半導体基板に平行な方向における第１のウェル領域の面積）を大きくする必要があり、結果としてメモリセルの単位面積が大きくなってしまうという問題があった。
本発明は、上記問題点に鑑みてなされたものであり、小面積で且つ十分な容量を有する不揮発性メモリを提供することを目的とする。
本発明に係る半導体装置は、不揮発性メモリを構成する半導体装置であって、第１導電型の半導体部と、前記半導体部の１の面内の第１の領域から内部に向かって延在するように形成された前記第１導電型とは逆極性の第２導電型の第１ウェルと、前記第１の領域から離間して前記半導体部の前記１の面内の第２の領域から内部に向かって延在するように形成された前記第２導電型の第２ウェルと、前記１の面上に形成された絶縁膜と、前記絶縁膜上の前記第１ウェルの上方の領域及び前記第２ウェルの上方の領域に跨って延在するように形成された導電層と、を有し、前記第１ウェルには、前記１の面から前記第１ウェル内に伸長するトレンチが形成され、前記トレンチの内部の表面には前記絶縁膜が延在しており、前記トレンチの内部の前記絶縁膜上には前記トレンチを埋めるように前記導電層と連続的に形成された導電部が設けられていることを特徴とする。
また、本発明に係る半導体装置は、不揮発性メモリを構成する半導体装置であって、第１導電型の半導体部と、前記半導体部の１の面内の第１の領域から内部に向かって延在するように形成された前記第１導電型とは逆極性の第２導電型の第１ウェルと、前記第１の領域から離間して前記半導体部の前記１の面内の第２の領域から内部に向かって延在するように形成された前記第２導電型の第２ウェルと、前記１の面上に形成された絶縁膜と、前記絶縁膜上の前記第１ウェルの上方の領域及び前記第２ウェルの上方の領域に跨って延在するように形成された導電層と、を有し、前記絶縁膜は、前記第１ウェルの上方に位置するように延在して第１の膜厚を有する第１領域、及び前記第１の膜厚よりも厚い第２の膜厚を有する第２領域を有することを特徴とする。
本発明の半導体装置によれば、不揮発性メモリにおいてメモリセルの容量を維持しつつ面積を小さくすることが可能となる。
本発明の実施例１に係る半導体装置の構成を示す上面図である。 図１の半導体装置のＸ−Ｘ線に沿った断面図である。 半導体装置の製造手順を示すフローチャートである。 半導体層形成工程におけるＸ−Ｘ線での断面を表す断面図である。 素子分離層形成工程におけるＸ−Ｘ線での断面を表す断面図である。 ウェル形成工程におけるＸ−Ｘ線での断面を表す断面図である。 エッチング工程におけるＸ−Ｘ線での断面を表す断面図である。 トレンチ形成工程におけるＸ−Ｘ線での断面を表す断面図である。 トレンチ内酸化膜形成工程におけるＸ−Ｘ線での断面を表す断面図である。 トレンチ内導電部形成工程におけるＸ−Ｘ線での断面を表す断面図である。 ゲート酸化膜形成工程におけるＸ−Ｘ線での断面を表す断面図である。 ゲートポリシリコン形成工程におけるＸ−Ｘ線での断面を表す断面図である。 拡散層形成工程におけるＸ−Ｘ線での断面を表す断面図である。 コンタクト形成工程におけるＸ−Ｘ線での断面を表す断面図である。 本発明の実施例２に係る半導体装置の構成を示す上面図である。 図７の半導体装置のＸ−Ｘ線に沿った断面図である。 変形例の半導体基板準備工程におけるＸ−Ｘ線での断面を表す断面図である。 変形例の素子分離層形成工程におけるＸ−Ｘ線での断面を表す断面図である。 変形例のＮウェル形成工程におけるＸ−Ｘ線での断面を表す断面図である。 変形例のＰウェル形成工程におけるＸ−Ｘ線での断面を表す断面図である。 実施例１の変形例の半導体装置のＸ−Ｘ線に沿った断面図である。 実施例２の変形例の半導体装置のＸ−Ｘ線に沿った断面図である。
以下に本発明の好適な実施例を詳細に説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。
図１は、本実施例に係る半導体装置１００を素子形成面の上方から見た上面図である。
半導体装置１００は、半導体基板１０と、半導体基板１０の１の面（すなわち、素子搭載面）に露出するように半導体基板１０の内部に形成された第１ウェル１１、第２ウェル１２及び第３ウェル１３と、を有する。また、半導体基板１０の上記１の面には、第１ウェル１１、第２ウェル１２及び第３ウェル１３の各々の一部を覆うようにゲートポリシリコン２０が形成されている。
半導体基板１０は、例えばＳｉ（シリコン）基板から構成され、上面視で長方形の形状を有する。
第３ウェル１３は、第１導電型（例えば、Ｐ型）のウェル領域である。一方、第１ウェル１１及び第２ウェル１２は、第１導電型とは逆極性の第２導電型（例えば、Ｎ型）のウェル領域である。
半導体基板１０の１の面に露出した第１ウェル１１の表面（以下、単に第１ウェル１１の表面と称する）は、上面視で矩形の形状を有する。
第１ウェル１１には、第２導電型の拡散層１５が形成されている。拡散層１５は、第１ウェル１１の表面に露出している。拡散層１５には、タングステン等の導電体から構成されるコンタクトＣ１が接続されている。拡散層１５及びコンタクトＣ１は、第１ウェル１１の表面のゲートポリシリコン２０によって覆われていない領域に形成されている。すなわち、拡散層１５及びコンタクトＣ１は、半導体基板１０の１の面に露出している。
第１ウェル１１の表面には、トレンチ３０が形成されている。第１ウェル１１の表面におけるトレンチ３０（すなわち、トレンチ３０の開口部）は、図１に破線で示すように、上面視において半導体基板１０の短辺方向に長辺を有する長方形（すなわち、半導体基板１０の長辺方向に延伸する短辺を有する長方形）の形状を有する。なお、本実施例では、２つのトレンチ３０が第１ウェル１１に形成されている場合を例として示している。
トレンチ３０は、第１ウェル１１の表面のゲートポリシリコン２０によって覆われた部分に形成されている。すなわち、トレンチ３０の開口部は、ゲートポリシリコン２０によって覆われている。
第２ウェル１２は、半導体基板１０の長手方向に第１ウェル１１と離間して形成されている。半導体基板１０の１の面に露出した第２ウェル１２の表面（以下、単に第２ウェル１２の表面と称する）は、上面視で矩形の形状を有する。
第２ウェル１２には、第２導電型の拡散層１６が形成されている。拡散層１６は、第２ウェル１２の表面に露出している。拡散層１６には、タングステン等の導電体から構成されるコンタクトＣ２が接続されている。拡散層１６及びコンタクトＣ２は、第２ウェル１２の表面のゲートポリシリコン２０によって覆われていない領域に形成されている。すなわち、拡散層１６及びコンタクトＣ２は、半導体基板１０の１の面に露出している。
第３ウェル１３は、第１ウェル１１と第２ウェル１２との間の領域に形成されている。半導体基板１０の１の面に露出した第３ウェル１３の表面は、上面視で半導体基板１０の短辺方向に伸長する長辺を有する長方形（すなわち、半導体基板１０の長辺方向に伸長する短辺を有する長方形）の形状を有する。
第３ウェル１３には、タングステン等の導電体から構成されるコンタクトＣ３及びＣ４が接続されている。コンタクトＣ３及びＣ４は、第３ウェル１３の表面のゲートポリシリコン２０によって覆われていない領域に形成されている。すなわち、コンタクトＣ３及びＣ４は、半導体基板１０の１の面に露出している。
ゲートポリシリコン２０は、ポリシリコン膜からなる単層の導電層である。ゲートポリシリコン２０は、第１ウェル１１及び第２ウェル１２に跨り且つ第１ウェル１１及び第２ウェル１２の各々の一部を露出するように形成されている。本実施例では、ゲートポリシリコン２０は、第１ウェル１１の表面の一部を覆う矩形部分と、第３ウェル１３及び第２ウェル１２の一部を覆うように当該矩形部分から延伸する帯状部分と、を有する。
また、第３ウェル１３の表面の一部を覆うように、選択トランジスタ２３が形成されている。選択トランジスタ２３は、例えば上面視において長方形の形状を有し、第３ウェル１３の半導体基板１０の１の面に露出した部分と各々の長辺方向が直交するように配置されている。
図２は、図１のＸ−Ｘ線に沿った断面図である。
第３ウェル１３は、半導体基板１０の表層部に形成された第１導電型の半導体層１７から構成されている。半導体層１７は、半導体基板１０の１の面から内部に向かって延在するように形成されている。
半導体層１７は、半導体基板１０に第１導電型のイオンを注入することにより形成されている。なお、図２では、半導体基板１０のイオン注入されていない部分（すなわち、半導体層１７の下部に位置する領域）をシリコン基板１８として示している。
第１ウェル１１は、半導体層１７の表層部に形成されている。すなわち、第１ウェル１１は、半導体基板１０の１の面から半導体層１７の内部に向かって延在するように形成されている。
第２ウェル１２は、半導体層１７の表層部において、第１ウェル１１と離間した位置に形成されている。第１ウェル１１と同様、第２ウェル１２は、半導体基板１０の１の面から半導体層１７の内部に向かって延在するように形成されている。
第３ウェル１３は、半導体層１７の第１ウェル１１と第２ウェル１２とに挟まれた領域により構成されている。
第１ウェル１１、第２ウェル１２及び第３ウェル１３の各々の間の領域には、素子分離領域１４が形成されている。素子分離領域１４は、ＳＴＩ（Shallow Trench Isolation）構造を有し、第１ウェル１１、第２ウェル１２及び第３ウェル１３の各々の周囲を囲むように設けられている。なお、図１では素子分離領域１４の図示を省略している。
拡散層１５は、第１ウェル１１の表面に第２導電型の不純物（例えば、Ｎ型の場合はリン或いはヒ素）を注入することにより構成されている。拡散層１６は、第２ウェル１２の表面に第２導電型の不純物を注入することにより構成されている。
ゲートポリシリコン２０と第１ウェル１１、第２ウェル１２及び第３ウェル１３の表面との間には、ゲート絶縁膜２１が形成されている。ゲート絶縁膜２１は、例えばシリコン酸化膜から構成されている。ゲート絶縁膜２１は、第１ウェル１１及び第２ウェル１２の各々の一部と、第３ウェル１３とを覆うように形成されている。
なお、ゲートポリシリコン２０の側壁は、シリコン酸化膜等の絶縁膜から構成されたサイドウォール（図示せず）で覆われている。
トレンチ３０は、図２に示すように、断面視において、第１ウェル１１のゲートポリシリコン２０に対向する面から第１ウェル１１の内部に向かって伸長している。例えば、トレンチ３０は、断面視において第１ウェル１１の深さ方向（すなわち、第１ウェル１１の表面に垂直な方向）を高さ方向とする台形の形状を有する。例えば、半導体基板１０の長手方向におけるトレンチ３０の幅（図１を参照）を数百ｎｍ〜数μｍとすると、トレンチ３０は半導体基板１０の１の面に垂直な方向において約２０μｍの深さとなるように形成されている。
トレンチ３０の内部の表面には、ゲート絶縁膜２１と連続するように形成されたトレンチ内絶縁膜３１がトレンチ３０の形状に沿って形成されている。トレンチ内絶縁膜３１は、ゲート絶縁膜２１と同じ材料（すなわち、本実施例ではシリコン酸化膜）から構成されている。
また、トレンチ３０を埋めるように、ゲートポリシリコン２０と連続的に形成されたトレンチ内導電部３２が形成されている。トレンチ内導電部３２は、ゲートポリシリコン２０と同じ材料（すなわち、ポリシリコン）から構成されている。トレンチ３０、トレンチ内絶縁膜３１及びトレンチ内導電部３２は、一体としてトレンチキャパシタを構成している。
半導体装置１００は、単層ポリシリコン型の不揮発性の半導体メモリを構成するメモリセルである。ゲートポリシリコン２０は、当該メモリセルのフローティングゲートを構成する導電層である。
また、第１ウェル１１は、当該メモリセルにデータの書き込み及び消去を行う際のコントロールゲートとして機能するウェル領域である。第２ウェル１２は、当該メモリセルにデータの書き込み及び消去を行う際のトンネルゲートとして機能するウェル領域である。第３ウェル１３は、当該メモリセルからデータの読み出しを行う際の読み出しゲートとして機能するウェル領域である。
例えば、データ書込時にはコンタクトＣ１に電圧Ｖｗ（Ｖｗ＞０Ｖ）を印加し、コンタクトＣ２に０Ｖを印加する。これにより、ゲートポリシリコン２０が電圧Ｖｗに近い電位となり、第２ウェル１２からゲートポリシリコン２０に電荷が注入される。一方、データ消去時にはコンタクトＣ１に０Ｖを印加し、コンタクトＣ２に電圧Ｖｗを印加する。これにより、ゲートポリシリコン２０が０Ｖに近い電位となり、ゲートポリシリコン２０から第２ウェル１２へと電荷が移動する。ゲート絶縁膜２１は、ゲートポリシリコン２０と第２ウェル１２との間の電荷移動におけるトンネル酸化膜として機能する。
なお、第３ウェル１３に接続されたコンタクトＣ３及びＣ４には、データ書込時及びデータ消去時において、中間電圧Ｖｃ（０＜Ｖｃ＜Ｖｗ）が印加される。また、データ読出時には、ゲートポリシリコン２０における電荷の蓄積状態に応じた読み出し電流が第３ウェル１３に流れる。
本実施例の半導体装置１００では、上記のように第１ウェル１１にトレンチ３０が設けられ、トレンチ内絶縁膜３１及びトレンチ内導電部３２とともにトレンチキャパシタが構成されている。このため、半導体装置１００は、例えばコントロールゲートの容量が同程度であり且つトレンチキャパシタを有しない他の不揮発性メモリセルと比べて、メモリセル全体の面積が小さい。これについて、以下説明する。
一般的に平行平板コンデンサの容量は、キャパシタ容量をＣ、誘電率をε、電極間距離をｄ、電極面積をＡとすると、次の数式（数１）のように表される。
Figure 2021089929
 本実施例の半導体装置１００のような単層ポリシリコン型のメモリセルでは、コントロールゲートのキャパシタ容量をＣとすると、コントロールゲートである第１ウェル１１とフローティングゲートであるゲートポリシリコン２０とがゲート絶縁膜２１を挟んで対向する部分の面積が、電極面積Ａに相当する。従って、第１ウェル１１とゲートポリシリコン２０とがゲート絶縁膜２１を挟んで対向する部分の面積が大きい程、コントロールゲートのキャパシタ容量が大きくなる。
本実施例の半導体装置１００では、第１ウェル１１のゲートポリシリコン２０と対向する領域にトレンチが設けられ、当該部分が立体構造となっているため、トレンチ３０が設けられていない場合と比べて第１ウェル１１とゲートポリシリコン２０との対向面積が大きい。従って、コントロールゲートのキャパシタ容量が相対的に大きい。
仮に、第１ウェル１１のゲートポリシリコン２０と対向する領域にトレンチが設けられていない構造で、本実施例の半導体装置１００と同等のコントロールゲートのキャパシタ容量を実現しようとすると、第１ウェル１１及びゲートポリシリコン２０を水平方向にさらに伸ばして対向する部分の面積を増やす必要がある。このため、メモリセル全体のサイズが大きくなってしまう。
これに対し、本実施例の半導体装置１００によれば、トレンチ３０の分だけ電極面積Ａが大きく、水平方向の面積を増やす必要がないため、コントロールゲートのキャパシタ容量を維持しつつ、メモリサイズを小さく抑えることが可能となる。
また、コントロールゲートのキャパシタ容量を読み出しゲートやトンネルゲートのキャパシタ容量に対して相対的に大きくすることができるため、フローティングゲートの電位をコントロールゲートに印加する電圧と近い値にすることができる。従って、データの書き込み及び消去の動作において、フローティングゲートとトンネルゲートとの間（すなわち、ゲートポリシリコン２０と第２ウェル１２との間）の電子の移動を十分に行うことが可能となる。
次に、本実施例の半導体装置１００の製造方法について、図３に示す製造フローに沿って説明する。
まず、図４Ａに示すように、イオン注入法により半導体基板１０の表層部に、第１導電型の半導体領域を形成する。これにより、第１導電型の半導体層１７が形成される（ＳＴＥＰ１０１）。
次に、図４Ｂに示すように、エッチングにより半導体層１７の表面に溝を形成し、溝を含む半導体基板１０の表面全体にＣＶＤ（Chemical Vapor Deposition）法によってＳｉＯ2等の絶縁膜を形成する。これにより、素子分離領域１４が形成される（ＳＴＥＰ１０２）。
次に、図４Ｃに示すように、半導体層１７の表面にフォトリソグラフィによりパターニングしたレジスト膜４０を形成する。そして、イオン注入により、半導体層１７の表面に、第２導電型（本実施例ではＮ型）の不純物としての例えばＰ＋（リン）或いはＡｓ＋（ヒ素）を注入する。これにより、第２導電型を有する第１ウェル１１及び第２ウェル１２が形成される（ＳＴＥＰ１０３）。
次に、図４Ｄに示すように、表面全体をエッチングし、素子分離領域１４以外の半導体基板１０の表面の絶縁膜を除去する。これにより、第１ウェル１１及び第２ウェル１２の表面が露出する（ＳＴＥＰ１０４）。
次に、図５Ａに示すように、第１ウェル１１の表面にエッチングを行い、トレンチ３０を形成する（ＳＴＥＰ１０５）。
次に、図５Ｂに示すように、熱酸化法によりトレンチ３０の内部を覆うシリコン酸化膜（すなわち、トレンチ内絶縁膜３１）を形成する（ＳＴＥＰ１０６）。
次に、図５Ｃに示すように、ＣＶＤ法によりトレンチ３０の内部にトレンチ内導電部３２を形成する（ＳＴＥＰ１０７）。
次に、熱酸化法により第１ウェル１１及び第２ウェル１２の各々の一部と、第３ウェル１３を覆うようにシリコン酸化膜を形成する。そして、エッチングによりトレンチ内導電部３２の上面のシリコン酸化膜を取り除く。これにより、図５Ｄに示すように、ＳＴＥＰ１０５で形成したトレンチ内絶縁膜３１と連続した形状を有するゲート絶縁膜２１が形成される（ＳＴＥＰ１０８）。
次に、ＣＶＤ法によりゲート酸化膜２１の表面にポリシリコン膜を形成する。これにより、図６Ａに示すように、ゲートポリシリコン２０が形成される（ＳＴＥＰ１０９）。
次に、図６Ｂに示すように、上記工程を経たウェハの表面にフォトリソグラフィによりパターニングしたレジスト膜４０を形成する。そして、イオン注入により、第１ウェル１１及び第２ウェル１２の表面に、第２導電型（本実施例ではＮ型）の不純物としての例えばＰ＋（リン）或いはＡｓ＋（ヒ素）を注入する。これにより、第２導電型の拡散層１５及び拡散層１６が形成される（ＳＴＥＰ１１０）。
次に、上記工程を経たウェハの表面にコンタクトホールを形成し、タングステン等の導電体によって当該コンタクトホールを埋める。これにより、図６Ｃに示すように、コンタクトＣ１及びＣ２が形成される（ＳＴＥＰ１１１）。
以上のような工程を経て、半導体装置１００が製造される。
上記の通り、本実施例の半導体装置１００では、コントロールゲートを構成する第１ウェル１１にトレンチ３０が設けられており、コントロールゲートとフローティングゲートとが対向する部分の面積をトレンチ３０の分だけ大きくとることができる。このため、トレンチ３０のような溝を有しない場合と比べて、コントロールゲート及びフローティングゲートの基板表面に水平な方向の面積を小さくすることができる。従って、本実施例の半導体装置１００によれば、小面積で且つ十分な容量を有する不揮発性メモリを提供することが可能となる。
次に、本発明の実施例２について説明する。図７は、本実施例に係る半導体装置２００を素子形成面の上方から見た上面図である。図８は、図７のＸ−Ｘ線に沿った断面図である。
本実施例の半導体装置２００は、図１及び図２に示した実施例１の半導体装置１００と異なり、第１ウェル１１にトレンチ３０が形成されていない。一方、本実施例の半導体装置２００では、実施例１の半導体装置１００とは異なり、ゲート絶縁膜２１に相対的に膜厚の薄い第１の領域２１Ａと、相対的に膜厚の厚い第２の領域２１Ｂとが形成されている。
第１の領域２１Ａは、第１ウェル１１とゲートポリシリコン２０とがゲート絶縁膜２１を挟んで対向する位置に形成されている。第１の領域２１Ａの膜厚は、実施例１の半導体装置１００におけるゲート絶縁膜２１の膜厚よりも薄い。これに対し、第２の領域２１Ｂは、実施例１の半導体装置１００におけるゲート絶縁膜２１と同程度の膜厚を有する。
本実施例の半導体装置１００は、コントロールゲートを構成する第１ウェル１１とフローティングゲートを構成するゲートポリシリコン２０とが対向する位置にゲート絶縁膜２１の膜厚の薄い第１の領域２１Ａが設けられているため、コントロールゲートの容量が同程度であり且つこのような膜厚の薄い領域を有しないメモリセルと比べて、メモリセル全体の面積が小さい。これについて、以下説明する。
実施例１で説明したように、キャパシタ容量をＣ、誘電率をε、電極間距離をｄ、電極面積をＡとすると、平行平板コンデンサの容量は上記の数式（数１）のように表される。
本実施例の半導体装置２００のような単層ポリシリコン型のメモリセルでは、コントロールゲートのキャパシタ容量をＣとすると、コントロールゲートを構成する第１ウェル１１とフローティングゲートを構成するゲートポリシリコン２０とがゲート絶縁膜２１を挟んで対向する部分の距離が、電極間距離ｄに相当する。従って、第１ウェル１１とゲートポリシリコン２０との距離が短い（すなわち、ｄの値が小さい）程、コントロールゲートのキャパシタ容量が大きくなる。
本実施例の半導体装置１００では、第１ウェル１１とゲートポリシリコン２０とが対向する部分において、ゲート絶縁膜２１の膜厚が薄い領域である第１の領域２１Ａが設けられており、このような領域を有しない場合と比べて第１ウェル１１とゲートポリシリコン２０との距離が短い。従って、コントロールゲートのキャパシタ容量が相対的に大きい。
仮に、ゲート絶縁膜２１に膜厚の薄い領域が設けられていない構造（すなわち、ゲート絶縁膜２１の全体が本実施例の第２の領域２１Ｂと同等の膜厚であるような構造）で、本実施例の半導体装置２００と同等のコントロールゲートのキャパシタ容量を実現しようとすると、第１ウェル１１及びゲートポリシリコン２０を水平方向にさらに伸ばして対向する部分の面積を増やす必要がある。このため、メモリセル全体のサイズが大きくなってしまう。
これに対し、本実施例の半導体装置２００によれば、電極間距離ｄの値が小さく、電極面積Ａを大きくする必要がないため、コントロールゲートのキャパシタ容量を維持しつつ、メモリサイズを小さく抑えることが可能となる。
本実施例の半導体装置２００におけるゲート絶縁膜２１は、第２の領域２１Ｂの膜厚を有するシリコン酸化膜を形成し、その一部の領域を取り除いた後、当該一部の領域にあらためて第１の領域２１Ａの膜厚を有するシリコン酸化膜を形成することにより、形成することが可能である。
すなわち、まず熱酸化法により、第１ウェル１１の表面、第２ウェル１２及び第３ウェル１３の表面に、比較的厚い膜厚（すなわち、第２の領域２１Ｂの膜厚）となるようにシリコン酸化膜を形成する。そして、エッチングにより、当該シリコン酸化膜の第１ウェル１１の表面を覆っている部分を除去する。そして、熱酸化法により、当該部分に比較的薄い膜厚（すなわち、第１の領域２１Ａの膜厚）となるようにシリコン酸化膜をあらためて形成する。
以上のように、本実施例の半導体装置１００では、コントロールゲートを構成する第１ウェル１１とフローティングゲートを構成するゲートポリシリコン２０とが対向する部分において、ゲート絶縁膜２１の膜厚が薄い領域が形成されている。このため、膜厚が薄い領域を有しない場合と比べて、コントロールゲート及びフローティングゲートの基板表面に水平な方向の面積を小さくすることができる。従って、本実施例の半導体装置２００によれば、小面積で且つ十分な容量を有する不揮発性メモリを提供することが可能となる。
なお、本発明は上記実施例で示したものに限られない。例えば、上記実施例１では、トレンチ３０が上面視で長方形の形状を有するトレンチ（すなわち、溝）である場合を例として説明したが、トレンチ３０の形状はこれに限られない。例えば、上面視で円形や楕円形等の形状を有するディンプルとして形成されていてもよい。また、トレンチ３０の断面視での形状や例示した寸法についても、上記実施例で示したものに限られない。要するに、ゲート絶縁膜２１を挟んで第１ウェル１１とゲートポリシリコン２０とが対向する部分の面積が広くなるように、第１ウェル１１の表面に立体構造が形成されていればよい。
また、上記実施例１では、第１ウェル１１にトレンチ３０が２つ形成されている場合を例として説明したが、トレンチの数はこれに限られない。すなわち、トレンチの数は１つであってもよく、３つ以上であってもよい。また、複数のトレンチが形成されている場合、これらは同じ形状であっても互いに異なる形状であってもよい。
また、第１ウェル１１、第２ウェル１２及び第３ウェル１３の上面視での形状は、上記実施例で示したものに限られない。
また、上記実施例では、ポリシリコンからなる導電層であるゲートポリシリコン２０を用いてフローティングゲートを構成する場合を例として説明したが、ポリシリコン以外の導電性を有する他の材料からなる導電層を用いてフローティングゲートを構成してもよい。同様に、トレンチ内導電部３２をポリシリコン以外の導電性材料から構成してもよい。
また、上記実施例では、ゲート絶縁膜２１及びトレンチ内絶縁膜３１がシリコン酸化膜から構成されている場合を例として説明したが、これに限られず、絶縁性を有する他の材料を用いて構成してもよい。
また、上記実施例で示した製造方法は一例であり、上記とは異なる工程で製造してもよい。例えば、上記実施例では、半導体基板１０の表層部に第１導電型を有する半導体層１７を形成し、イオン注入により第２導電型の第１ウェル１１及び第２ウェル１２を形成することにより、第１ウェル１１と第２ウェル１２との間の領域を第１導電型の第３ウェルとする例について説明した。しかし、これとは異なり、半導体層１７を形成せずにイオン注入によって第３ウェル１３を形成してもよい。
図９Ａ〜図９Ｄは、このような第３ウェル１３の形成に至るまでの製造方法の変形例における各工程での半導体基板１０の断面図である。
まず、図９Ａに示すように、第１導電型の半導体基板５０（例えば、Ｐ型のＳｉ基板）を準備する。そして、図９Ｂに示すように、半導体基板５０の表面にエッチングで溝を形成し、溝を含む半導体基板５０の表面全体にＣＶＤ法を用いてＳｉＯ2等の絶縁膜を形成することにより、素子分離領域１４を形成する。
次に、図９Ｃに示すように、半導体基板５０の表面にフォトリソグラフィによりパターニングしたレジスト膜４０を形成し、イオン注入により、半導体基板５０の表面に、第２導電型（Ｎ型）の不純物を注入する。これにより、第１ウェル１１及び第２ウェル１２が形成される。
そして、図９Ｄに示すように、第１ウェル１１及び第２ウェル１２の上面にレジスト膜４０を形成し、第１導電型（Ｐ型）の不純物を注入する。これにより、第３ウェル１３が形成される。以降の製造工程は、上記実施例１で説明したエッチング工程（ＳＴＥＰ１０４、図４Ｄ）以降の製造工程と同様である。
かかる製造工程によれば、図１０に示すように、上記実施例１の半導体装置１００のような半導体層１７（図２を参照）を有さず、第１導電型の半導体基板５０に第１ウェル１１、第２ウェル１２及び第３ウェル１３がそれぞれ形成された半導体装置３００が製造される。
なお、図９Ａ〜図９Ｄの製造工程を実施例２について適用してもよい。これにより、図１１に示すように、上記実施例２の半導体装置２００のような半導体層１７（図８を参照）を有さず、第１導電型の半導体基板５０に第１ウェル１１、第２ウェル１２及び第３ウェル１３がそれぞれ形成された半導体装置４００が製造される。
また、上記実施例１及び実施例２は適宜組み合わせることが可能である。すなわち、第１ウェル１１にトレンチ３０を設けるとともに、第１ウェル１１とゲートポリシリコン２０とが対向する領域にゲート絶縁膜２１の膜厚の薄い第１の領域２１Ａを設けるように構成してもよい。
１００ 半導体装置
１０ 半導体基板
１１ 第１ウェル
１２ 第２ウェル
１３ 第３ウェル
１４ 素子分離領域
１５ 拡散層
１６ 拡散層
１７ 半導体層
１８ シリコン基板
２０ ゲートポリシリコン
２１ ゲート酸化膜
２３ 選択トランジスタ
３０ トレンチ
３１ トレンチ内絶縁膜
３２ トレンチ内導電部
４０ レジスト膜
２００ 半導体装置
２１Ａ 第１の領域
２１Ｂ 第２の領域
３００，４００ 半導体装置
５０ 半導体基板

Claims (7)

  1. 不揮発性メモリを構成する半導体装置であって、
    第１導電型の半導体部と、
    前記半導体部の１の面内の第１の領域から内部に向かって延在するように形成された前記第１導電型とは逆極性の第２導電型の第１ウェルと、
    前記第１の領域から離間して前記半導体部の前記１の面内の第２の領域から内部に向かって延在するように形成された前記第２導電型の第２ウェルと、
    前記１の面上に形成された絶縁膜と、
    前記絶縁膜上の前記第１ウェルの上方の領域及び前記第２ウェルの上方の領域に跨って延在するように形成された導電層と、
    を有し、
    前記第１ウェルには、前記１の面から前記第１ウェル内に伸長するトレンチが形成され、前記トレンチの内部の表面には前記絶縁膜が延在しており、前記トレンチの内部の前記絶縁膜上には前記トレンチを埋めるように前記導電層と連続的に形成された導電部が設けられていることを特徴とする半導体装置。
  2. 前記半導体部は、前記第１ウェルと前記第２ウェルとの間の領域において、前記半導体部の前記１の面から内部に向かって延在する前記第１導電型の第３ウェルを構成することを特徴とする請求項１に記載の半導体装置。
  3. 前記第１ウェルには、前記１の面から前記第１ウェルの内部に向かって延在する前記第２導電型の第１拡散層が形成され、
    前記第２ウェルには、前記１の面から前記第２ウェルの内部に向かって延在する前記第２導電型の第２拡散層が形成されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記導電層及び前記導電部は、前記第２導電型のポリシリコン層から構成され、
    前記絶縁膜は、シリコン酸化膜から構成されていることを特徴とする請求項１乃至３のいずれか１に記載の半導体装置。
  5. 前記半導体部は、半導体基板と、前記半導体基板の１の面から内部に向かって延在する前記第１導電型の半導体層を有することを特徴とする請求項１乃至４のいずれか１に記載の半導体装置。
  6. 前記半導体部は、前記第１導電型の半導体基板であることを特徴とする請求項１乃至４のいずれか１に記載の半導体装置。
  7. 不揮発性メモリを構成する半導体装置であって、
    第１導電型の半導体部と、
    前記半導体部の１の面内の第１の領域から内部に向かって延在するように形成された前記第１導電型とは逆極性の第２導電型の第１ウェルと、
    前記第１の領域から離間して前記半導体部の前記１の面内の第２の領域から内部に向かって延在するように形成された前記第２導電型の第２ウェルと、
    前記１の面上に形成された絶縁膜と、
    前記絶縁膜上の前記第１ウェルの上方の領域及び前記第２ウェルの上方の領域に跨って延在するように形成された導電層と、
    を有し、
    前記絶縁膜は、前記第１ウェルの上方に位置するように延在して第１の膜厚を有する第１領域、及び前記第１の膜厚よりも厚い第２の膜厚を有する第２領域を有することを特徴とする半導体装置。
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