JP2022018432A - 半導体装置 - Google Patents

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Abstract

【課題】小面積で且つ十分な容量を有する不揮発性メモリを提供する。【解決手段】第1導電型の第1ウェルを含む第1のメモリセルのデータ書き込み領域と、第2導電型の第2ウェルを含む第1のメモリセルのデータ読み出し領域と、第1導電型の第3ウェルを含む第1のメモリセル及び第2のメモリセルに共通のデータ消去領域と、第2導電型の第4ウェルを含む第2のメモリセルのデータ読み出し領域と、第1導電型の第5ウェルを含む第2のメモリセルのデータ書き込み領域と、第1ウェル、第2ウェル及び第3ウェルの上方の領域に跨って半導体基板の1の面上に延在するように形成された第1の導電層からなる第1のフローティングゲートと、第5ウェル、第4ウェル及び第3ウェルの上方の領域に跨って半導体基板の1の面上に延在するように形成された第2の導電層からなる第2のフローティングゲートと、を含む。【選択図】図1

Description

本発明は、半導体装置に関する。
不揮発性の記憶装置として、電気的に絶縁された浮遊電極層であるフローティングゲート内の電荷の蓄積状態を変化させることにより、データの記憶及び消去を行う不揮発性メモリが知られている。かかる不揮発性メモリの構造としては、フローティングゲートを構成するポリシリコン層とコントロールゲートを構成するポリシリコン層とを重ねて配置する所謂スタック型の構造が一般的である。
一方、スタック型の不揮発性メモリとは異なり、単層のポリシリコンを用いて構成された単層ポリシリコン型の不揮発性メモリが知られている(例えば、特許文献1)。単層ポリシリコン型の不揮発性メモリでは、例えばコントロールゲートとして機能する第1のウェル領域、読み出しゲートとして機能する第2のウェル領域、及びトンネルゲートとして機能する第3のウェル領域が半導体基板の表層部付近に設けられている。基板上には、第1のウェル領域から第3のウェル領域に亘ってオーバーラップするように、トンネル酸化膜及び単層のポリシリコンからなるフローティングゲートが形成されている。
第1のウェル領域、第2のウェル領域及び第3のウェル領域の各々のトンネル酸化膜を挟んでフローティングゲートと対向する部分において、フローティングゲート、読み出しゲート及びトンネルゲートに対応するキャパシタが形成される。そして、コントロールゲート、読み出しゲート及びトンネルゲートの各々に電圧を印加し、フローティングゲートの電位を変化させることにより、データの書き込みや消去等の動作を行う。
例えば、データ書き込み時には、コントロールゲートに電圧Vw(Vw>0V)、トンネルゲートに0V、読み出しゲートに中間電圧Vc(0V<Vc<Vw)をそれぞれ印加する。コントロールゲートに印加された電圧Vwに応じてフローティングゲートの電位が上昇し、第3のウェル領域(すなわち、トンネルゲート)からフローティングゲートに電荷が注入される。一方、データ消去時には、コントロールゲートに0V、トンネルゲートに電圧Vw、読み出しゲートに中間電圧Vcをそれぞれ印加する。コントロールゲートに印加された電圧0Vに応じてフローティングゲートの電位が下降し、フローティングゲートに蓄積されていた電荷が第3のウェル領域へと移動する。
特開平9-129760号公報
複数のメモリ領域からなる不揮発性のメモリセルは、隣接するメモリ領域の境界が基板コンタクト領域によって分けられた構造で実現可能である。その場合、複数のメモリ領域の各々を、隣接するメモリ領域との境界部分に位置する消去容量部にそれぞれ独立したN型ウェル領域を有するように形成する方法がある。
互いに隣接するメモリ領域におけるN型ウェル領域の間隔は、消去動作時の電圧を印加した際のウェル間耐圧によって決まる。したがって、隣接するメモリ領域の間には、消去時電圧の電圧値に応じて必要とされる一定以上の間隔を設ける必要があるため、メモリ全体のサイズが大きくなってしまうという問題があった。
本発明は、上記問題点に鑑みてなされたものであり、小面積で且つ書き込み速度の速い不揮発性メモリを提供することを目的とする。
本発明に係る半導体装置は、半導体基板と、前記半導体基板に形成された第1のメモリセルと、前記半導体基板に形成されかつ前記第1のメモリセルに隣接して配置された第2のメモリセルと、を含む半導体装置であって、前記半導体基板の1の面の第1の領域から内部に向かって延在するように形成された第1導電型の第1ウェルを含み、前記第1のメモリセルへのデータ書き込み時に第1電圧の印加を受ける前記第1のメモリセルのデータ書き込み領域と、前記第1の領域から離間した前記半導体基板の前記1の面の第2の領域から内部に向かって延在するように形成された前記第1導電型とは反対導電型の第2導電型の第2ウェルを含み、前記第1のメモリセルからのデータ読み出し時に読出電圧の印加を受ける前記第1のメモリセルのデータ読み出し領域と、前記第2の領域から離間した前記半導体基板の前記1の面の第3の領域から内部に向かって延在するように形成された前記第1導電型の第3ウェルを含み、前記第1のメモリセル及び前記第2のメモリセルの少なくとも一方のデータの消去時に前記第1電圧の印加を受ける前記第1のメモリセル及び前記第2のメモリセルに共通のデータ消去領域と、前記第3の領域から離間した前記半導体基板の前記1の面の第4の領域から内部に向かって延在するように形成された前記第2導電型の第4ウェルを含み、前記第2のメモリセルからのデータ読み出し時に前記読出電圧の印加を受ける前記第2のメモリセルのデータ読み出し領域と、前記第4の領域から離間した前記半導体基板の前記1の面の第5の領域から内部に向かって延在するように形成された前記第1導電型の第5ウェルを含み、前記第2のメモリセルへのデータ書き込み時に前記第1電圧の印加を受ける前記第2のメモリセルのデータ書き込み領域と、前記第1ウェルの上方の領域、前記第2ウェルの上方の領域及び前記第3ウェルの上方の領域に跨って前記半導体基板の前記1の面上に延在するように形成された第1の導電層からなる第1のフローティングゲートと、前記第5ウェルの上方の領域、前記第4ウェルの上方の領域及び前記第3ウェルの上方の領域に跨って前記半導体基板の前記1の面上に延在するように形成された第2の導電層からなる第2のフローティングゲートと、を含むことを特徴とする。
また、本発明に係る半導体装置は、1の半導体基板の1の面の第1の領域から内部に向かって延在するように形成された第1導電型の第1ウェル領域と、前記第1ウェル領域の上面に形成された前記第1導電型とは反対導電型である第2導電型の第1コンタクト形成領域と、前記1の半導体基板の前記1の面から内部に向かって延在する第1の絶縁層を挟んで前記第1の領域から離間した前記1の半導体基板の前記1の面の第2の領域から、前記1の半導体基板の内部に向かって延在するように形成された前記第2導電型の第2ウェル領域と、前記1の半導体基板の前記1の面から内部に向かって延在する第2の絶縁層を挟んで前記第2の領域から離間した前記1の半導体基板の前記1の面の第3の領域から、前記1の半導体基板の内部に向かって延在するように形成された前記第1導電型の第3ウェル領域と、前記第3ウェル領域の上面に形成された前記第2導電型の第2コンタクト形成領域と、前記1の半導体基板の前記1の面から内部に向かって延在する第3の絶縁層を挟んで前記第3の領域から離間した前記1の半導体基板の前記1の面の第4の領域から、前記1の半導体基板の内部に向かって延在するように形成された前記第2導電型の第4ウェル領域と、前記1の半導体基板の前記1の面から内部に向かって延在する第4の絶縁層を挟んで前記第4の領域から離間した前記1の半導体基板の前記1の面の第5の領域から、前記1の半導体基板の内部に向かって延在するように形成された前記第1導電型の第5ウェル領域と、前記第5ウェル領域の上面に形成された前記第2導電型の第3コンタクト形成領域と、前記第1ウェル領域、前記第2ウェル領域及び前記第3ウェル領域の上方に跨って前記1の半導体基板の前記1の面上に延在するように形成された第1の導電層と、前記第5ウェル領域、前記第4ウェル領域及び前記第3ウェル領域の上方に跨って前記1の半導体基板の前記1の面上に延在するように形成された第2の導電層と、を含むことを特徴とする。
本発明の半導体装置によれば、小面積で且つ書き込み速度の速い不揮発性メモリを提供することが可能となる。
本発明に係る半導体装置の構成を示す上面図である。 図1の半導体装置のX-X線に沿った断面図である。 半導体装置の製造手順を示すフローチャートである。 比較例の半導体装置の構成を示す上面図である。 図4の半導体装置のX-X線に沿った断面図である。
以下に本発明の好適な実施例を詳細に説明する。なお、以下の実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。
図1は、本実施例に係る半導体メモリ100を素子形成面の上方から見た上面図である。半導体メモリ100は、単層ポリシリコン型の不揮発性半導体メモリのメモリセルを構成する半導体装置である。半導体メモリ100は、メモリセルが複数配列された構造を有する。ここでは、半導体メモリ100を構成する複数のメモリセルのうち、互いに隣接して配置された第1メモリセルM1及び第2メモリセルM2を示している。
半導体メモリ100の第1メモリセルM1及び第2メモリセルM2を構成するメモリ領域は、半導体基板の第1の面に形成された第1メモリ書き込み領域11、第1メモリ読み出し領域12、消去領域13、第2メモリ読み出し領域14及び第2メモリ書き込み領域15を有する。
第1メモリセルM1は、第1メモリ書き込み領域11、第1メモリ読み出し領域12及び消去領域13から構成されている。第2メモリセルM2は、第2メモリ書き込み領域15、第2メモリ読み出し領域14及び消去領域13から構成されている。消去領域13は、第1メモリセルM1及び第2メモリセルM2に共通の消去領域として設けられている。なお、図1では、各領域の表層部の間に設けられた素子分離層の図示を省略している。
第1メモリ書き込み領域11は、第1導電型(本実施例では、N型)のウェル領域である第1ウェル領域21を含む。第1ウェル領域21は、上面視で矩形の形状を有し、半導体基板の第1の面上の第1の領域(図1に“21”として破線で示す)から内部に向かって延在するように設けられている。第1ウェル領域21は、半導体基板の第1の面側において凹凸構造を有し、その凸部は、半導体基板の第1の面に露出した平面部分である平面部21Sを構成している。
第1ウェル領域21の表層部には、データ書き込みのためのアクティブ領域であるアクティブ領域31が形成されている。アクティブ領域31は、第1導電型とは反対導電型の第2導電型(本実施例では、P型)の拡散層によって構成されている。アクティブ領域31には、タングステン等の導電体から構成される複数のコンタクトCTが設けられている。
第1メモリ読み出し領域12は、第2導電型(本実施例では、P型)のウェル領域である第2ウェル領域22(図1では図示を省略)を含む。第2ウェル領域22は、半導体基板の第1の面上の第1の領域とは離間した第2の領域(図示せず)から内部に向かって延在するように設けられている。
第2ウェル領域22は、半導体基板の第1の面側において凹凸構造を有し、その凸部は、半導体基板の表面に露出した平面部分である平面部22Sを構成している。平面部22Sは、データ読出しのためのアクティブ領域として機能する領域であり、タングステン等の導電体から構成される複数のコンタクトCTが設けられている。また、平面部22Sの上面には、読み出し素子32が設けられている。
消去領域13は、第1メモリセルM1及び第2メモリセルM2に共通の消去領域として設けられている。消去領域13は、第1導電型(本実施例では、N型)のウェル領域である第3ウェル領域23を含む。第3ウェル領域23は、上面視で矩形の形状を有し、半導体基板の第1の面上の第2の領域とは離間した第3の領域(図1に“23”として破線で示す)から内部に向かって延在するように設けられている。
消去領域13の表層部には、データ消去のためのアクティブ領域であるアクティブ領域33が形成されている。アクティブ領域33は、第1導電型とは反対導電型の第2導電型(本実施例では、P型)の拡散層によって構成されている。アクティブ領域33には、タングステン等の導電体から構成される複数のコンタクトCTが設けられている。
第2メモリ読み出し領域14は、第2導電型(本実施例では、P型)のウェル領域である第4ウェル領域24(図1では図示を省略)を含む。第4ウェル領域24は、半導体基板の第1の面上の第3の領域とは離間した第4の領域(図示せず)から内部に向かって延在するように設けられている。
第4ウェル領域24は、半導体基板の第1の面側において凹凸構造を有し、その凸部は、半導体基板の表面に露出した平面部分である平面部24Sを構成している。平面部24Sは、データ読み出しのためのアクティブ領域として機能する領域であり、タングステン等の導電体から構成される複数のコンタクトCTが設けられている。また、平面部24Sの上面には、読み出し素子34が設けられている。
第2メモリ書き込み領域15は、第1導電型(本実施例では、N型)のウェル領域である第5ウェル領域25を含む。第5ウェル領域25は、上面視で矩形の形状を有し、半導体基板の第1の面上の第4の領域とは離間した第5の領域(図1に“25”として破線で示す)から内部に向かって延在するように設けられている。第5ウェル領域25は、半導体基板の第1の面側において凹凸構造を有し、その凸部は、半導体基板の表面に露出した平面部分である平面部25Sを構成している。
第5ウェル領域25の表層部には、データ書き込みのためのアクティブ領域であるアクティブ領域35が形成されている。アクティブ領域35は、第1導電型とは反対導電型の第2導電型(本実施例では、P型)の拡散層によって構成されている。アクティブ領域35には、タングステン等の導電体から構成される複数のコンタクトCTが設けられている。
第1メモリセルM1の表面には、第1ゲートポリシリコン41が形成されている。第1ゲートポリシリコン41は、ポリシリコン膜からなる単層の導電層である。第1ゲートポリシリコン41は、第1メモリ書き込み領域11、第1メモリ読み出し領域12及び消去領域13の上面に亘り、且つ各々の表面の一部を露出するように形成されている。
第1ゲートポリシリコン41は、第1メモリ書き込み領域11の平面部21Sの一部を覆う上面視で矩形形状を有する領域(以下、第1の矩形領域と称する)と、消去領域13の表面の一部を覆う上面視で矩形形状を有する領域(以下、第2の矩形領域と称する)と、第1メモリ読み出し領域12の平面部22Sを横断するように第1の矩形領域及び第2の矩形領域を接続する帯状の領域(以下、帯状領域と称する)と、を有する。
第2ゲートポリシリコン42は、第2メモリ書き込み領域15の平面部25Sの一部を覆う上面視で矩形形状を有する領域(以下、第1の矩形領域と称する)と、消去領域13の表面の一部を覆う上面視で矩形形状を有する領域(以下、第2の矩形領域と称する)と、第2メモリ読み出し領域14の平面部24Sを横断するように第1の矩形領域及び第2の矩形領域を接続する帯状の領域(以下、帯状領域と称する)と、を有する。
図2は、図1のX-X線に沿った断面図である。半導体メモリ100は、半導体基板10に形成された第1ウェル領域21、第2ウェル領域22、第3ウェル領域23、第4ウェル領域24及び第5ウェル領域25から構成されている。なお、図2では、半導体メモリ100を構成する半導体基板10のうち、ウェル領域が形成されていない部分をシリコン基板50として示している。
第1ウェル領域21は、第1メモリ書き込み領域11を構成するN型ウェル領域である。第1ウェル領域21の上面部(すなわち、凸部の表層付近)には、P型拡散領域P1が形成されている。P型拡散領域P1は、図1のアクティブ領域31を構成するP型拡散層である。P型拡散領域P1には、電圧印加のためのコンタクトCTが設けられている。すなわち、P型拡散領域P1は、第1のコンタクト形成領域である。
第2ウェル領域22は、第1読み出し領域12を構成するP型ウェル領域である。第2ウェル領域22の凸部の半導体基板10の表面に露出した平面部分22Sは、データ読出しのためのアクティブ領域を構成している。
第3ウェル領域23は、消去領域13を構成するN型ウェル領域である。第3ウェル領域23の凸部の表層付近には、P型拡散領域P2が形成されている。P型拡散領域P2は、図1のアクティブ領域33を構成するP型拡散層である。P型拡散領域P2には、電圧印加のためのコンタクトCTが設けられている。すなわち、P型拡散領域P1は、第2のコンタクト形成領域である。
第4ウェル領域24は、第2読み出し領域14を構成するP型ウェル領域である。第2ウェル領域24の凸部の半導体基板10の表面に露出した平面部分24Sは、データ読出しのためのアクティブ領域を構成している。
第5ウェル領域25は、第2書き込み領域15を構成するN型ウェル領域である。第5ウェル領域25の凸部の表層付近には、P型拡散領域P3が形成されている。P型拡散領域P3は、図1のアクティブ領域35を構成するP型拡散層である。P型拡散領域P3には、電圧印加のためのコンタクトCTが設けられている。すなわち、P型拡散領域P3は、第3のコンタクト形成領域である。
各ウェル領域の表層部の間の領域には、素子分離層(絶縁層)が形成されている。図2では、第1ウェル領域21と第2ウェル領域22との間の素子分離層を素子分離層51a、第2ウェル領域22と第3ウェル領域23との間の素子分離層を素子分離層51b、第3ウェル領域23と第4ウェル領域24との間の素子分離層を素子分離層51c、第4ウェル領域24と第5ウェル領域25との間の素子分離層を素子分離層51d、それ以外の素子分離層を単に素子分離層51として示している。これらの素子分離層は、隣接するウェル領域の間に設けられた溝に酸化膜を埋め込むことにより形成された、STI(Shallow Trench Isolation)構造を有する。
また、第1ゲートポリシリコン41と第1ウェル領域21、第2ウェル領域22及び第3ウェル領域23の表面との間には、図示せぬトンネル酸化膜が形成されている。このトンネル酸化膜は、例えばシリコン酸化膜から構成されている。また、第2ゲートポリシリコン42と第3ウェル領域23、第4ウェル領域24及び第5ウェル領域25の表面との間には、同様のトンネル酸化膜が形成されている。
半導体基板10の表面には、絶縁層52が形成されている。絶縁層52は、第1ゲートポリシリコン41及び第2ゲートポリシリコン42の表面と各ウェル領域の半導体基板10の表面に露出した部分とを覆うように形成されている。
第1ゲートポリシリコン41は、第1メモリセルM1のフローティングゲートを構成する導電層である。第1ウェル領域21の第1ゲートポリシリコン41によって覆われた部分は、第1メモリセルM1にデータの書き込み及び消去を行う際のコントロールゲートとして機能するウェル領域である。第3ウェル領域23の第1ゲートポリシリコン41によって覆われた部分は、第1メモリセルM1にデータの書き込み及び消去を行う際のトンネルゲートとして機能するウェル領域である。第2ウェル領域22は、第1メモリセルM1からデータの読み出しを行う際の読み出しゲートとして機能するウェル領域である。
第2ゲートポリシリコン42は、第2メモリセルM2のフローティングゲートを構成する導電層である。第5ウェル領域25の第2ゲートポリシリコン42によって覆われた部分は、第2メモリセルM2にデータの書き込み及び消去を行う際のコントロールゲートとして機能するウェル領域である。第3ウェル領域23の第2ゲートポリシリコン42によって覆われた部分は、第2メモリセルM2にデータの書き込み及び消去を行う際のトンネルゲートとして機能するウェル領域である。第4ウェル領域24は、第2メモリセルM2からデータの読み出しを行う際の読み出しゲートとして機能するウェル領域である。
例えば、第1メモリセルM1にデータを書き込む場合、第1メモリ書き込み領域11に設けられたコンタクトCTに電圧Vw(Vw>0V、例えば10V)を印加し、消去領域13に設けられたコンタクトCTに0Vを印加する。これにより、第1ゲートポリシリコン41が電圧Vwに近い電位となり、第3ウェル領域23から第1ゲートポリシリコン41に電荷が注入される。
一方、第1メモリセルM1に書き込まれているデータ消去する場合、第1メモリ書き込み領域11に設けられたコンタクトCTに0Vを印加し、消去領域13に設けられたコンタクトCTに電圧Vwを印加する。これにより、第1ゲートポリシリコン41が0Vに近い電位となり、第1ゲートポリシリコン41から第2ウェル領域22へと電荷が移動する。
また、第1メモリセルM1のデータを消去する際、第1メモリ書き込み領域11だけでなく第2メモリ書き込み領域15に設けられたコンタクトCTに0Vを印加することにより、第1メモリセルM1及び第2メモリセルM2のデータを同時に消去することができる。
一方、第1メモリセルM1のデータは消去したいが第2メモリセルM2のデータは消去したくない場合、第2メモリ書き込み領域15に設けられたコンタクトCTに中間電圧Vc(0<Vc<Vw、例えば3~10V)を印加することにより、第2メモリセルM2のデータの消去を防ぐことが可能である。
なお、第1メモリ読み出し領域12に設けられたコンタクトCTには、データ書き込み時及びデータ消去時において、中間電圧Vc(0<Vc<Vw)が印加される。また、データ読出時には、第1ゲートポリシリコン41における電荷の蓄積状態に応じた読み出し電流が第4ウェル領域24に流れる。
次に、本実施例の半導体メモリ100の製造方法について、図3に示す製造フローに沿って説明する。
まず、第2導電型の半導体基板10(例えば、P型のSi基板)の表面にフォトリソグラフィによりパターニングしたレジスト膜を形成し、イオン注入により、半導体基板10の表面に第1導電型(本実施例では、N型)の不純物として例えばP+(リン)或いはAs+(ヒ素)を注入する。これにより、第1ウェル領域21、第3ウェル領域23及び第5ウェル領域25が形成される(STEP101)。
次に、半導体基板10の表面の第1ウェル領域21、第3ウェル領域23及び第5ウェル領域25上にレジスト膜を形成し、第2導電型(本実施例では、P型)の不純物を注入する。これにより、第2ウェル領域22及び第4ウェル領域24が形成される(STEP102)。
次に、第1ウェル領域21、第2ウェル領域22、第3ウェル領域23、第4ウェル領域24及び第5ウェル領域25が形成された半導体基板10の表面にエッチングを行い、溝を形成する(STEP103)。
次に、溝を含む半導体基板10の表面全体にCVD(Chemical Vapor Deposition)法によってSiO2等の絶縁膜を形成する。これにより、素子分離層が形成される(STEP104)。
次に、熱酸化法により、第1ウェル領域21、第2ウェル領域22、第3ウェル領域23、第4ウェル領域24及び第5ウェル領域25の各々の表面の露出した部分を覆うシリコン酸化膜を形成する。これにより、当該部分にトンネル酸化膜が形成される(STEP105)。
次に、CVD法により素子分離層及びトンネル酸化膜の表面を覆うようにポリシリコン膜を形成する。これにより、第1ゲートポリシリコン41及び第2ゲートポリシリコン42が形成される(STEP106)。
次に、上記工程を経たウェハの表面にフォトリソグラフィによりパターニングしたレジスト膜を形成する。そして、イオン注入により、第1ウェル領域21、第3ウェル領域23及び第5ウェル25の表面に、第1導電型(本実施例ではP型)の不純物を注入する。これにより、第1導電型の拡散層からなるP型拡散領域P1~P3が形成される(STEP107)。
以上のような工程を経た後、コンタクトCTの形成が行われ、本実施例の半導体メモリ100が製造される。
本実施例の半導体メモリ100では、第1メモリセルM1及び第2メモリセルM2の消去容量部が同一領域内(すなわち、図1に示す消去領域13)に形成されている。また、第1メモリM1及び第2メモリM2は、消去領域13のアクティブ領域33を共通にする構造となっている。このような構造を有することにより、本実施例の半導体メモリ100では、メモリサイズを小さく抑えることが可能である。これについて、以下説明する。
図4は、本実施例とは異なり、第1メモリセルM1の消去領域と第2メモリセルM2の消去領域とが別個に形成されている比較例の半導体メモリ200の構成を示す上面図である。
比較例の半導体メモリ200では、第1メモリセルM1は、第1メモリ書き込み領域11、第1メモリ読み出し領域12及び第1消去領域16から構成されている。第2メモリセルM2は、第2メモリ書き込み領域15、第2メモリ読み出し領域14及び第2消去領域17から構成されている。また、第1メモリセルM1及び第2メモリセルM2の各々の消去領域の間(すなわち、第1消去領域16と第2消去領域17との間)には、基板コンタクト領域18が設けられている。
第1消去領域16は、第1導電型(本実施例では、N型)のウェル領域であるウェル領域26を含む。ウェル領域26は、上面視で矩形の形状を有し、半導体基板の表面から内部に向かって延在するように設けられている。第1消去領域16の表層部には、データ消去のためのアクティブ領域であるアクティブ領域36が形成されている。アクティブ領域36は、第1導電型とは反対導電型の第2導電型(本実施例では、P型)の拡散層によって構成されている。アクティブ領域36には、タングステン等の導電体から構成される複数のコンタクトCTが設けられている。
第2消去領域17は、第1導電型(本実施例では、N型)のウェル領域であるウェル領域27を含む。ウェル領域27は、上面視で矩形の形状を有し、半導体基板の表面から内部に向かって延在するように設けられている。第2消去領域17の表層部には、データ消去のためのアクティブ領域であるアクティブ領域37が形成されている。アクティブ領域37は、第1導電型とは反対導電型の第2導電型(本実施例では、P型)の拡散層によって構成されている。アクティブ領域37には、タングステン等の導電体から構成される複数のコンタクトCTが設けられている。
基板コンタクト領域18は、シリコン基板から構成され、第1メモリセルM1と第2メモリセルM2との境界の位置に設けられている。基板コンタクト領域18は、半導体基板10の表面に露出した平面部分を有し、当該平面部分には複数のコンタクトCTが形成されている。
図5は、図4のX-X線に沿った断面図である。比較例の半導体メモリ200は、半導体基板10に形成された第1ウェル領域21、第2ウェル領域22、第4ウェル領域24、第5ウェル領域25、第6ウェル領域26及び第7ウェル領域27から構成されている。半導体基板10のウェル領域が形成されていない領域であるシリコン基板50は、第6ウェル領域26と第7ウェル領域27との間の領域において、基板コンタクト領域18を構成している。
第6ウェル領域26は、第1消去領域16を構成するN型ウェル領域である。第6ウェル領域26の凸部の表層付近には、P型拡散領域P4が形成されている。P型拡散領域P4は、図4のアクティブ領域36を構成するP型拡散層である。P型拡散領域P4には、コンタクトCTが設けられている。
第7ウェル領域27は、第2消去領域17を構成するN型ウェル領域である。第7ウェル領域27の凸部の表層付近には、P型拡散領域P5が形成されている。P型拡散領域P5は、図4のアクティブ領域37を構成するP型拡散層である。P型拡散領域P5には、コンタクトCTが設けられている。
シリコン基板50の第6ウェル領域26と第7ウェル領域27との間の領域は、基板コンタクト領域18を構成する半導体基板領域である。当該領域の表層部には、P型拡散領域P6が形成されている。P型拡散領域P6は、図4のアクティブ領域38を構成するP型拡散層である。
比較例の半導体メモリ200において、第1メモリセルM1の第1消去領域16と第2メモリセルM2の第2消去領域17との間隔(すなわち、基板コンタクト領域18の幅)は、消去動作時に電圧を印加した際のウェル間の耐圧によって決まる。例えば、第1メモリセルM1を消去する際に消去端子に消去電圧を印加し、第2メモリセルM2の消去端子を0Vとした場合、第1メモリセルM1と第2メモリセルM2の各々の消去容量部(すなわち、消去領域)のN型ウェル間耐圧は、消去時の印加電圧である10V以上が必要であり、最低でも1~2μm程度の間隔が必要である。
これに対し、本実施例の半導体メモリ100では、第1メモリセルM1と第2メモリセルM2とが消去領域を共通にしており、基板コンタクト領域18を設ける必要がないため、比較例の半導体メモリ200のようなメモリセル間の間隔を必要としない。したがって、本実施例の半導体メモリ100では、比較例の半導体メモリ200と比べて、メモリサイズを縮小することが可能である。
また、仮にメモリサイズを同程度のサイズとした場合、本実施例の半導体メモリ100では、書き込み容量部の電極面積を大きくすることが可能である。すなわち、本実施例の半導体メモリ100によれば、第1メモリ書き込み領域11及び第2メモリ書き込み領域15の面積を広くとることにより、これらが第1ゲートポリシリコン41及び第2ゲートポリシリコン42とそれぞれ対向する部分の面積を大きくして、書き込み容量を増大させることができる。これにより、比較例の半導体メモリ200よりも、書き込み速度を速くすることが可能となる。
以上のように、本実施例の半導体メモリ100によれば、小面積で且つ十分な容量を有する不揮発性メモリを提供することが可能となる。
なお、本発明は上記実施例で示したものに限られない。例えば、第1ウェル領域21、第3ウェル領域23、第5ウェル領域25等の各ウェル領域の上面視での形状は、上記実施例で示したものに限られない。
また、上記実施例では、ポリシリコンからなる導電層である第1ゲートポリシリコン41及び第2ゲートポリシリコン42を用いてフローティングゲートを構成する場合を例として説明したが、ポリシリコン以外の導電性を有する他の材料からなる導電層を用いてフローティングゲートを構成してもよい。
また、上記実施例で示した製造方法は一例であり、上記とは異なる工程で製造してもよい。
100 半導体メモリ
10 半導体基板
11 第1メモリ書き込み領域
12 第1データ読み出し領域
13 消去領域
14 第2データ読み出し領域
15 第2メモリ書き込み領域
16 第1消去領域
17 第2消去領域
18 基板コンタクト領域
21 第1ウェル領域
22 第2ウェル領域
23 第3ウェル領域
24 第4ウェル領域
25 第5ウェル領域
26 第6ウェル領域
27 第7ウェル領域
31 アクティブ領域
32 読み出し素子
33 アクティブ領域
34 読み出し素子
35 アクティブ領域
36 アクティブ領域
37 アクティブ領域
38 アクティブ領域
41 第1ゲートポリシリコン
42 第2ゲートポリシリコン
50 シリコン基板
51 素子分離層
52 絶縁層

Claims (7)

  1. 半導体基板と、前記半導体基板に形成された第1のメモリセルと、前記半導体基板に形成されかつ前記第1のメモリセルに隣接して配置された第2のメモリセルと、を含む半導体装置であって、
    前記半導体基板の1の面の第1の領域から内部に向かって延在するように形成された第1導電型の第1ウェルを含み、前記第1のメモリセルへのデータ書き込み時に第1電圧の印加を受ける前記第1のメモリセルのデータ書き込み領域と、
    前記第1の領域から離間した前記半導体基板の前記1の面の第2の領域から内部に向かって延在するように形成された前記第1導電型とは反対導電型の第2導電型の第2ウェルを含み、前記第1のメモリセルからのデータ読み出し時に読出電圧の印加を受ける前記第1のメモリセルのデータ読み出し領域と、
    前記第2の領域から離間した前記半導体基板の前記1の面の第3の領域から内部に向かって延在するように形成された前記第1導電型の第3ウェルを含み、前記第1のメモリセル及び前記第2のメモリセルの少なくとも一方のデータの消去時に前記第1電圧の印加を受ける前記第1のメモリセル及び前記第2のメモリセルに共通のデータ消去領域と、
    前記第3の領域から離間した前記半導体基板の前記1の面の第4の領域から内部に向かって延在するように形成された前記第2導電型の第4ウェルを含み、前記第2のメモリセルからのデータ読み出し時に前記読出電圧の印加を受ける前記第2のメモリセルのデータ読み出し領域と、
    前記第4の領域から離間した前記半導体基板の前記1の面の第5の領域から内部に向かって延在するように形成された前記第1導電型の第5ウェルを含み、前記第2のメモリセルへのデータ書き込み時に前記第1電圧の印加を受ける前記第2のメモリセルのデータ書き込み領域と、
    前記第1ウェルの上方の領域、前記第2ウェルの上方の領域及び前記第3ウェルの上方の領域に跨って前記半導体基板の前記1の面上に延在するように形成された第1の導電層からなる第1のフローティングゲートと、
    前記第5ウェルの上方の領域、前記第4ウェルの上方の領域及び前記第3ウェルの上方の領域に跨って前記半導体基板の前記1の面上に延在するように形成された第2の導電層からなる第2のフローティングゲートと、
    を含むことを特徴とする半導体装置。
  2. 前記データ消去領域は、前記第1のメモリセル又は前記第2のメモリセルへのデータ書き込み時において前記第1電圧よりも小さい第2電圧の印加を受け、
    前記第1のメモリセルのデータ読み出し領域は、前記第1のメモリセルへのデータ書き込み時において、前記第1電圧よりも小さくかつ前記第2電圧よりも大きい第3電圧の印加を受け、
    前記第2のメモリセルのデータ読み出し領域は、前記第2のメモリセルへのデータ書き込み時において、前記第3電圧の印加を受けることを特徴とする請求項1に記載の半導体装置。
  3. 前記第1ウェルの前記半導体基板の前記1の面に露出した表層部には前記第2導電型の第1の拡散領域が形成され、
    前記第3ウェルの前記半導体基板の前記1の面に露出した表層部には前記第2導電型の第2の拡散領域が形成され、
    前記第5ウェルの前記半導体基板の前記1の面に露出した表層部には前記第2導電型の第3の拡散領域が形成され、
    前記第1の拡散領域、前記第2の拡散領域及び前記第3の拡散領域の各々には、電圧印加用のコンタクトが設けられていることを特徴とする請求項1又は2に記載の半導体装置。
  4. 前記半導体基板の前記1の面の前記第1の領域と前記第2の領域との間の領域、前記第2の領域と前記第3の領域との間の領域、前記第3の領域と前記第4の領域との間の領域、及び前記第4の領域と前記第5の領域との間の領域の各々から内部に向かって延在し且つ前記第1のウェル及び前記第2のウェルに接するように形成された分離層を有することを特徴とする請求項1乃至3のいずれか1に記載の半導体装置。
  5. 前記第1の導電層及び前記第2の導電層の各々は、前記第1導電型のポリシリコン層から構成されていることを特徴とする請求項1乃至4のいずれか1に記載の半導体装置。
  6. 前記半導体基板は、前記第2導電型の半導体基板であることを特徴とする請求項1乃至5のいずれか1に記載の半導体装置。
  7. 1の半導体基板の1の面の第1の領域から内部に向かって延在するように形成された第1導電型の第1ウェル領域と、
    前記第1ウェル領域の上面に形成された前記第1導電型とは反対導電型である第2導電型の第1コンタクト形成領域と、
    前記1の半導体基板の前記1の面から内部に向かって延在する第1の絶縁層を挟んで前記第1の領域から離間した前記1の半導体基板の前記1の面の第2の領域から、前記1の半導体基板の内部に向かって延在するように形成された前記第2導電型の第2ウェル領域と、
    前記1の半導体基板の前記1の面から内部に向かって延在する第2の絶縁層を挟んで前記第2の領域から離間した前記1の半導体基板の前記1の面の第3の領域から、前記1の半導体基板の内部に向かって延在するように形成された前記第1導電型の第3ウェル領域と、
    前記第3ウェル領域の上面に形成された前記第2導電型の第2コンタクト形成領域と、
    前記1の半導体基板の前記1の面から内部に向かって延在する第3の絶縁層を挟んで前記第3の領域から離間した前記1の半導体基板の前記1の面の第4の領域から、前記1の半導体基板の内部に向かって延在するように形成された前記第2導電型の第4ウェル領域と、
    前記1の半導体基板の前記1の面から内部に向かって延在する第4の絶縁層を挟んで前記第4の領域から離間した前記1の半導体基板の前記1の面の第5の領域から、前記1の半導体基板の内部に向かって延在するように形成された前記第1導電型の第5ウェル領域と、
    前記第5ウェル領域の上面に形成された前記第2導電型の第3コンタクト形成領域と、
    前記第1ウェル領域、前記第2ウェル領域及び前記第3ウェル領域の上方に跨って前記1の半導体基板の前記1の面上に延在するように形成された第1の導電層と、
    前記第5ウェル領域、前記第4ウェル領域及び前記第3ウェル領域の上方に跨って前記1の半導体基板の前記1の面上に延在するように形成された第2の導電層と、
    を含むことを特徴とする半導体装置。
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