JPS6352478A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明は、半導体集積回路装置、特に、電気的消去が可
能な不揮発性記憶機能を備えた半導体集積回路装置（以
下、ＥＥＰＲＯＭという）に適用して有効な技術に関す
るものである。 〔従来の技術〕 ＥＥＰＲＯＭのメモリセルは、情報記憶用電界効果トラ
ンジスタとスイッチ（メモリセル選択）用電界効果トラ
ンジスタとの直列接続で構成されている。 情報記憶用電界効果トランジスタは、フローティングゲ
ート電極と、その上部に形成されたコントロールゲート
電極ｉ極とを有する２層ゲート構造で構成されている。 フローティングゲート電極は。 情報となる電荷を保持し、情報“ｌ″又は′Ｏ″を有す
るように、しきい値電圧を制御するように構成されてい
る。コントロールゲート電極は、フローティングゲート
電極から基板側へ電子を放出する（情報書込み）か、前
記電子を基板側からフローティングゲート電極に注入す
る（情報消去）ように構成されている。 スイッチ用電界効果トランジスタは、ゲート電極からな
る１層ゲート構造で構成されている。グー１−電極は、
コントロールゲート電極と同一の第２層目の導ｆｆｉ層
（又はフローティングゲート電極と同一の第１層目の導
電層）で構成されている。 スイッチ用電界効果トランジスタは、情報書込み、情報
読出し及び情報消去時に所定のメモリセルを選択するた
めに設けられている。 なお、ＥＥＰＲＯＭについては、例えば、日ｔ１マグロ
ウヒル社、「日経エレクトロニクスＪ、　１９８５年７
月２９日号、　Ｐｐ１９５〜２０９に記載されている。 〔発明が解決しようとする問題点〕 本発明者は、前述のＥＥＰＲＯＭの集積度の向上につい
て検討した結果、次の問題点が生しることを見出した。 前記スイッチ用電界効果トランジスタのゲート電極と情
報記憶用電界効果トランジスタのフローティングゲート
電極（又はコントロールゲート電極）は、異なる導電層
で構成されている。両者の形成に際しては、製造工程に
おけるマスク合せ余裕寸法が必要となり、又フォトレジ
スト膜の光学的な解像度で設定される離隔寸法が必要と
なる。 このため、メモリセル面積が増加し、ＥＥＰＲＯＭの集
積度を低下させる問題が生じる。 この解決手段、特にマスク合せ余裕寸法を低減する手段
として、フローティングゲート電極とコントロールゲー
ト電極とを重ね切りで形成することが考えられる０重ね
切りは、両者を同一マスクで一度にエツチングすること
である。つまり、ゲート電極とコントロールゲートｆｆ
電極とを同一導電層で形成し、フローティングゲート電
極をコントロールゲート電極と重ね切りで形成する。こ
のように構成されるメモリセルは、前記両者のマスク合
せ余裕寸法をなくすことができる。 しかしながら、重ね切りのエツチング条件でスイッチ用
電界効果トランジスタのゲート？！！　極をエツチング
した場合、ソース、ドレイン領域の基板表面が過剰にエ
ツチングされる。このエツチングは、スイッチ用電界効
果トランジスタにおいて、ゲート絶縁膜の絶縁耐圧の劣
化、リークｆｌ流の発生等、電気的信頼性を低下させる
開運が生じる。 本発明の目的は、ＥＥＰＲＯＭにおいて、集積度を向上
すると共に、電気的信頼性を向上することが可能な技術
を提供することにある。 本発明の他の目的は、前記目的を達成すると共に、動作
速度の高速化を図ることが可能な技術を提供することに
ある。 本発明の他の目的は、メモリセルを形成する夫夫の電界
効果トランジスタの電気的特性を最適化することが可能
な技術を提供することにある。 本発明の前記ならびしこその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。 〔問題点を解決するための手段〕 本願において開示される発明のうち、代表的なものの概
要を説明すｈば、下記のとおりである。 ＥＥＦＲＯＭにおいて、情報記憶用電界効果トランジス
タのゲートｆｆｌｔＭを、重ね切りで形成したフローテ
ィングゲート電極及びコントロールゲート電極で構成し
、スイッチ用電界効果トランジスタのゲート電極を、そ
の一部が前記情報記憶用電界効果トランジスタのゲート
ｆｆ１ｔｆｆｉと重なるように構成する。 〔作　用〕 上記した手段によれば、前記情報記憶用電界効果１−ラ
ンジスタのゲート電極とスイッチ用電界効果トランジス
タのゲート、’！　極との離隔寸法をなくすことができ
るので、メモリセル面積を縮小し。 集積度を向上することができる。これと共に、前記夫々
のゲートｆｆ１ｔＪｉのエツチング条件を独立かつ最適
に設定し、基板表面の退席エツチングに起因するゲート
絶縁膜の絶縁耐圧の劣化等を防止できるので、電気的信
頼性を向上することができる。 以下、本発明の構成について、一実施例とともに説明す
る。 なお、企図において、同一の機能を有するものは同一の
性分を付け、その繰り返しの説明１よ省略する。 〔実施例Ｉ〕 本発明の実施例！であるＥＥＦＲＯＭのメモリセルの概
略構成を第１図（要部平面図）で示し、第１図の１１−
　Ｉ！　、１で切った断面を第２図で示す。第２図は、
本実施例の構成をわかり易くするために、フィールド絶
縁膜以外の絶縁膜は図示しない。 第１図及び第２図に示すように、単結晶シリコンからな
るｎ−型半導体基板（図示しない）の主面部には、ｐ−
型のウェル領域１が設けられている。ウェル領域１は、
メモリセルアレイの全域又は所定ビット数毎に設けられ
ている。 メモリセル形成領域間のウェル領域１の主面には、フィ
ールド絶、Ｂ′ｆ！Ａ２、Ｐ型のチャネルストッパ領域
３の夫々が設けられている。フィールド絶縁膜２及びチ
ャネルストッパ領域３の夫々は、メモリセル間を電気的
に分前するように構成されている。 ＥＥＦＲＯＭのメモリセルは、情報記憶用電界効果トラ
ンジスタＱｍとスイッチ用電界効果トランジスタＱｓと
の直列接続で構成されている。 電界効果トランジスタＱｍは、ウェル領域１の主面に形
成され、ゲート絶題膜（トンネル絶縁膜）４、フローテ
ィングゲートｔｔｔｔｌ（ＦＧ）　ｓ、グー８フ色漱膜
６、コントロールゲート電極（ＣＧ）７、ｎ°型の半導
体領域１ｏからなるソース領域Ｓで構成されている。フ
ローティングゲートｆｆ１ｗＡｓは。 その上部にゲート絶Ｂ膜６を介して設けられたコントロ
ールゲート電極７と重ね切りで構成されている。コント
ロールゲート電極７には２行方向に延在する第１ワード
４Ｑ　（Ｗ　Ｌ　＋　）　７　Ａが同一導電層で一体に
１１３成されている。 前記ゲート絶縁膜４は、例えばウェル領域１の主面を酸
化して形成される酸化シリコン膜を用い、トンネル絶縁
膜を構成するように、１００［人］程度の膜厚で形成す
る。ゲート絶９暎６は１例えば酸化シリコン膜を用い、
３５０［λコ程度の膜厚で形成する。 前：己フローティングゲート電極５．コントロールゲー
ト電掻７、第１ワード線７Ａの夫々は、例えば抵抗値を
低減する不純物（Ｐ、Ａｓ又はＢ）が導入された多結晶
シリコン膜で構成されている。 フローティングゲート電極５は第１層目の導電層で構成
され、コントロールゲート電極７及び第１ワード線７Ａ
は、第２ｙ？！ｊ目の導電層で構成される。 コントロールゲート電極７は、電界効果トランジスタＱ
ｓのゲート絶ａ膜８の安定性を確保するために、多結晶
シリコン漠で構成される。高融点金属シリサイド膵等の
導電性材料は、導入される不ｔ１Ｕ物のアウトディフュ
ージョンが生じ易く、ゲート絶縁膜８に〆り染を生じ易
いためである。フローティングゲート電極５、コントロ
ールゲートｆｆ１ｔ！＋７、第１ワード線７Ａの夫々は
、例えば、１０００［人コ程度の非常に薄い膜厚でもが
成する。特に。 コントロールゲートを極７及び第１ワード線７Ａは、情
報書込動作時及び情報読出動作時に基準電圧例えばＯ［
：Ｖ］が印加されるので、遅延が問題にならない、また
、フローティングゲート電ｊ＠ｓ、コン１−ロールゲー
トな極７の夫々は、薄い膜厚で形成されているので１段
差形状を緩和し、上層のデータ線（１３）のカバレッジ
を向上することができる。 電界効果トランジスタＱｓは、ウェル領域１に形成さ九
、ゲート絶縁膜８．ゲート電極（Ｇ）９、半導体領に４
．１０及びそれよりも低い不純物濃度のｎ型半導体閉域
１０Ａからなるドレイン領域りでもが成されている。ゲ
ートな極９には、第１ワード線７Ａと同一行方向に延在
する第２ワード線（ｗＬ２）９Ａが同−導［Ｊで一体に
構成されている。 前記ゲート絶縁膜８は、例えばウェル領域１の主面を酸
化して形成した酸化シリコン膜を用い、３５０［人コ程
度の膜厚で形成する。ゲート絶縁膜８は、前記ゲート絶
ａｖ４４又は６と別の製造工程で独立的に形成すること
ができるので、その膜厚を厚く形成することができる。 つまり、ゲート絶縁膜８の絶縁耐圧を向上することがで
きるので、電界効果１−ランジスタＱｓの高耐圧化を図
ることができる。 前記ゲート電極９及び第２ワード！９Ａは、例えば、多
結晶シリコン膜とその上部に形成された高融点金属シリ
サイド（ＭｏＳｉ２．ＴａＳｉ２．ＴｉＳｉ２．Ｗ　Ｓ
　１２）ＩＩＱとからなる複合膜で構成する。多結晶シ
リコン膜は例えば２０００　Ｃ人コ程度の１１！Ｓ厚、
高融点金属シリサイド膜は例えば２０００　［λコ程度
の厚い膜厚で形成され、第３層目の導電層として形成さ
れる。つまり、ゲート電極９及び第２ワード線９Ａは、
情報書込動作又は情報読出動作の高速化を図るため、抵
抗値が低くなるように構成されている。ゲート電極９及
び第２ワードｆｉ９Ａには、書込電圧例えば１２．５［
Ｖ］又は読出電圧例えば５［■］が印加される。また、
ゲート電極９及び第２ワード線９Ａは、多結晶シリコン
膜、高融点金属シリサイド膜着しくは高融点金属（Ｍ　
ｏ　ｒ　Ｔ　ａ　ｒＴ　ｉ　、　Ｗ　）暎の単層、或は
多結晶シリコン膜と高融点金属膜との複合膜で構成して
もよい。 電界効果トランジスタＱｓのゲートｆｆ電極９は、絶縁
膜８Ａを介在させ、その一部が電界効果トランジスタＱ
ｍのコントロールゲート電極７と重なるように構成され
ている。すなわち、コントロールゲート電極７の上部に
ゲートｆｆ電極９の一部が構成される。 このように、電界効果トランジスタＱｓのゲート電極９
を、その一部がコントロールゲートｆｆ電極７に重なる
ようにもが成することにより、電界効果トランジスタＱ
ｍ、Ｑｓの夫々のチャネル形成領域を直接々続し、電界
効果トランジスタＱｍのトレーｒン領域でありかつ電界
効果１〜ランジスタＱ３のソース傾城である半導体領域
１ｏをなくすことができる。つまり、フローティングゲ
ートを極５及びコントロールゲート電極７とゲート電極
９との３に寸法をな（すことができるので、メモリセル
面積を縮小し、Ｅ　Ｅ　Ｐ　１ｔ○Ｍの集積度を向上す
ることができる。 また、電界効果トランジスタＱｍ、Ｑｓの夫々のゲート
塩ｔｉを別の層の導ｆＴ！層で構成することにより、フ
ローティングゲート電極５及びコントロールゲートＴＬ
ＩＩ　７を重ね切りするエツチング条件に対して、グー
１〜電％９のエツチング条件を独立に設定することがで
きる。これは、電界効果トランジスタＱｓ形成領域にお
いて、ウェル領域１の主面部が、過剥にエツチングされ
ることがなくなり、それに起因するゲート絶縁膜８の絶
縁耐圧の劣化、リーク電流の発生等を低減することがで
きるので、電気的信頼性を向上することができる。 また、電界効果トランジスタＱｓのゲート電極９及びそ
れに接続される第２ワード！＠９Ａの抵抗値を低減する
ことにより、メモリセルの選択速度を速め、情報書込動
作速度又は読出動作速度の高速化を図ることができる。 また、フローティングゲート電極５のドレイン側には、
ゲート電極９を介してドレイン領域りが設けられており
、薄い膜厚のゲート絶縁膜４に加わる電界強度を緩和す
ることができる。 少なくとも、前記ドレイン領域りは、高い不純物濃度の
半導体領域１０とその外周部に沿って設けられた低い不
純物濃度の半導体領域１０Ａとでｌｉｔ成されている。 このドレイン領域りは、所謂、２重ドレイン構造で構成
されている。また、ドレイン領域りは、高い不純物濃度
のｎ゛型半導体領域と、チャネル形成領域側に設けられ
た低い不純物濃度のｎ型半導体領域とで形成されるＬＤ
Ｄ（Ｌｉｇｈｔｌｙ　Ｄ　ｏｐｅｄ　Ｄ　ｒａｉｎ）　
＄１”Ｊ造で構成してもよい。 前記電界効果トランジスタＱｍ及びＱｓの夫々の上部、
つまりメモリセルの上部には、層間絶縁膜１１が設けら
れている。ｔｌｉ界効果トランジスタＱｓのドレイン領
域りには、層間絶縁膜１１に設けられた接続孔１２を通
して、列方向に延在するデータａ（ＤＬ）１３が接続さ
れている。データ線１３は、例えばアルミニウム膜又は
所定の添加物（Ｓｉ、　Ｃｕ）を含有するアルミニウム
膜で形成されている。ソース領域Ｓには、それと一体に
形成されろソース腺が接続される。 このように構成されるメモリセルは、明ｍ−ｉの末尾に
掲載した第１表に示す一例の書込動作電圧、読出動作電
圧及び消去電圧を印加することにより、夫々の動作が行
われるように構成されている。 次に１本実施例Ｉの製造方法について、第３図乃至第７
図（各製造工程におけるメモリセルの要部断面図）を用
いて簡単に説明する。 まず、に型の半導体基板の所定の主面部に、ｐ−型のウ
ェル領域ｌを形成する。 この後、メモリセル形成領域間のウェル領域１の主面に
、フィールド絶縁膜２、ｐ型のチャネルストッパ領域３
の夫々を形成する。 次に、メモリセル形成領域に、ゲート絶縁膜４を形成す
る。 この後、ゲート絶縁膜４上を含む基板全面に、第１層目
の導電層（例えば、多結晶シリコンｒＡ）５Ａを形成す
る。この導ｆ！！　Ｆ’！　５　Ａは、フローティング
ゲート電極！極ＦＧのゲート幅方向の寸法を規定するよ
うに、パターンニングされる。 次に、第３図に示すように、導電層５Ａの表面を酸化し
て（又はＣＶＤにより）ゲート絶縁膜６を形成する。 次に、第４図に示すように、ゲート絶縁膜６上及びフィ
ールド絶縁膜２上を含む基板全面に、第２層目の導電層
（例えば、多結晶シリコン膜）７Ｂを形成する。 次に、第５図に示すように、導ｆｆ１ｆｆ１７Ｂ、ゲー
ト絶縁膜６及び導電層５Ａを順次重ね切りし、コントロ
ールゲートｆｆ電極７、第１ワード線７Ａ及びフローテ
ィングゲート電礒５を形成する。この重ね切りは、例え
ば、ＲＩＥ等の異方性エツチングにより行う０重ね切り
は、導ＴＬ層７Ｂ、５Ａの夫夫を薄い膜厚で形成してい
るので、簡単に符うことができる。 この後、電界効果トランジスタＱｓ形成領域のウェル領
域１主面上にゲート絶Ｂａ８を形成すると共に、フロー
ティングゲート電極５及びコントロールゲート電極７を
覆う絶縁膜８Ａを形成する。 ゲート絶Ｂ膜８及び絶縁膜８Ａは、酸化して形成した酸
化シリコン膜で形成する。 次に、第６図に示すように、ゲート絶縁膜８上部にゲー
ト電極９を形成すると共に、ゲー１へ電°極９と一体に
構成された第２ワード線（Ｗ　Ｌ　２　）　９　Ａを形
成する。ゲート電極９は、前述したように。 その一部がコン１〜ロールゲート電極７と重なるように
形成される。 次に、第７図に示すように、フローティングゲｈ　電Ｊ
ｉ　５及びコントロールゲート電極７の一側部にソース
領域Ｓを形成すると共に、ゲート電極９の一側部にドレ
イン領ｊ４Ｄを形成する。ソース領域Ｓはｎ゛型半導体
領域１０で形成し、ドレイン領域りはｎ゛型半導体領域
１０及びｎ型半導体領域１０Ａで形成する。半導体領域
１ｏ及びＩＯＡは、イオン打込みで形成する。 次に、居間絶縁膜１１、接続孔１２を順次形成し、前記
第１図及び第２図に示すように、データａ（ＤＬ）１３
を形成することにより１本実施例ＩのＥ　Ｅ　Ｐ　ＲＯ
Ｍは完成する。 〔実施例■〕 本実施例■は、チャネル形成領域の一部に情報となる電
荷の注入、放出領域を設けた電界効果トランジスタＱｍ
で構成されるメモリセルを有するＥＥＰＲＯＭに本発明
を適用した、本発明の他の実施例である。 本発明の実施例■であるＥＥＰＲＯＭのメモリセルを第
８図（要部断面図）で示す。 本実施例Ｈのメモリセルは、第８図に示すように、電界
効果トランジスタＱｍのチャネル形成頭載の一部に、ｎ
″型半導体領域１４を措成し、その主面上にゲート絶縁
膜４を構成している。ゲート絶Ｂ膜４は、トンネル絶耘
膜として使用さｂ、チャネル形成領域上の全域に設けら
九たゲート絶縁１Ｌ２４Ａよりも薄い膜厚で形成されて
いる。情報となる電子は、半導体領域１４部分とフロー
ティングゲート電極Ｓとの間においてゲート絶ａ′ＩＡ
４を介在させ注入又は放出が行われる。 このように構成されるメモリセルは、前記実施例Ｉと実
質的に同様に、電界効果トランジスタＱＳのゲート電極
９の一部を、コントロールゲート電極７に重ねて構成し
ている。 以上、本発明者よってなされた発明を、前記実施例に基
づき具体的に説明したが、本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て、種々変形し得ることは勿論である。 例えば、本発明は、前記ソース領域Ｓ、ドレイン領域り
の夫々を、２重ドレイン構造又はＬＤＤｎ造で構成して
もよい６本発明は、少なくとも。 電界効果トランジスタＱｍ、Ｑｓの夫々を直列接続して
構成したメモリセルを有するＥＥＰＲＯＭに適用するこ
とができる。 〔発明の効果〕 本願において開示される発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば１次のと
おりである。 ＥＥＰＲＯＭにおいて、情報記憶用電界効果トランジス
タのゲート電極とスイッチ用電界効果トランジスタのゲ
ート電極との射隔寸法をなくすことができるので、メモ
リセル面積を縮小し、集積度を向上することができる。 また、これと共に、前記夫々のゲート電極のエツチング
条件を独立かつ最適に設定し、基板表面の過剰エツチン
グに起因するゲート絶Ｒ膜の絶縁耐圧の劣化等を防止で
きるので、電気的信頼性を向上することができる。 以下、余白

【第１表】 以下余白

【図面の簡単な説明】

第１図は、本発明の実施例ＩであるＥＥＰＲＯＭのメモ
リセルの概略構成を示す要部平面図、第２図は、第１図
のＩＩ　−１１線で切った断面図、第３図乃至第７図は
、各製造工程毎のメモリセルの要部断面図、 第８図は、本発明の実施例■であるｃＥＰＲｏＭのメモ
リセルの要部断面図である。 図中、４．４Ａ、６．８・・・ゲート絶縁膜、Ｓ・・フ
ローティングゲート電極、７・・コントロールゲート電
極、９・　ゲート電極、１０．ＩＯＡ・・半導体領域、
Ｓ・・・ソース領域、Ｄ・・・ドレイン領域、Ｑｍ、Ｑ
Ｂ・・電界効果１−ランジスタである、代理人　弁理士
　小川勝男−一一 第　　３　　図 ７・ζ、ＩＯづ 第　　４　　に ７（ｐづ 、！ ）（ｐ−：。 第　　６　　図 第　　７　　図 ・′（Ｐつ 第　　Ｓ　　図

Claims (1)

1. 【特許請求の範囲】 １、情報記憶用電界効果トランジスタとスイッチ用電界
   効果トランジスタとを直列接続して構成したメモリセル
   を有する、電気的消去可能な不揮発性記憶機能を備えた
   半導体集積回路装置において、前記情報記憶用電界効果
   トランジスタのゲート電極を、重ね切りで形成されたフ
   ローティングゲート電極及びコントロールゲート電極で
   構成し、前記スイッチ用電界効果トランジスタのゲート
   電極を、その一部が前記情報記憶用電界効果トランジス
   タのゲート電極と重なるように構成したことを特徴とす
   る半導体集積回路装置。 ２、前記情報記憶用電界効果トランジスタのゲート電極
   の一側部には、ソース領域が構成され、前記スイッチ用
   電界効果トランジスタのゲート電極の一側部には、ドレ
   イン領域が構成されていることを特徴とする特許請求の
   範囲第１項に記載の半導体集積回路装置。 ３、前記フローティングゲート電極は第１層目の導電層
   で形成され、前記コントロールゲート電極は第２層目の
   導電層で形成され、前記スイッチ用電界効果トランジス
   タのゲート電極は第３層目の導電層で形成されているこ
   とを特徴とする特許請求の範囲第１項に記載の半導体集
   積回路装置。 ４、前記ドレイン領域は、チャネル形成領域との接合部
   分が低い不純物濃度で構成されていることを特徴とする
   特許請求の範囲第１項乃至第３項に記載の夫々の半導体
   集積回路装置。 ５、前記フローティングゲート電極、コントロールゲー
   ト電極の夫々は、前記スイッチ用電界効果トランジスタ
   のゲート電極に比べて薄い膜厚で構成されていることを
   特徴とする特許請求の範囲第１項乃至第４項に記載の夫
   々の半導体集積回路装置。