KR20050011728A - 불휘발성 반도체 메모리 및 그 제조 방법 - Google Patents
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Abstract
본 발명에 따르면, 전기적으로 정보 기입 및 소거가 가능한 불휘발성 반도체 메모리로서,
반도체 기판과;
상기 반도체 기판의 표면 부분에 소정의 간격을 두고 형성된 소스 영역 및 드레인 영역과;
상기 소스 영역과 드레인 영역 사이에 위치하는 채널 영역과;
상기 채널 영역 상에 제1 절연막을 개재하여 형성된 부유 게이트 전극과;
상기 부유 게이트 전극 상에 제2 절연막을 개재하여 형성된 반도체층 및 상기 반도체층 상에 형성된 금속층을 포함하는 제어 게이트 전극과;
상기 제어 게이트 전극 상에 형성된 내산화성 제3 절연막을 포함하고,
상기 불휘발성 반도체 메모리는, 적어도 상기 금속층의 측벽들을 피복하도록 형성된 내산화성 제4 절연막을 더 포함하고,
상기 제4 절연막은 상기 금속층의 측벽들로부터 적어도 상기 제어 게이트 전극의 상기 반도체층의 측벽들의 부분들까지 형성되어 있는 불휘발성 반도체 메모리가 제공된다.
Description
본 출원은 35 USC §119 하에서, 2003년 7월 23일에 출원된 일본 특허 출원 제2003-200343호에 기초한 것으로 그 우선권을 주장하며 그 전체 내용이 본 명세서에 참조로 인용된다.
본 발명은 불휘발성 반도체 메모리 및 그 제조 방법에 관한 것이다.
터널 전류에 의해 터널 절연막을 통해 채널 영역으로부터 전하 축적층으로 주입된 전하가 디지털 비트 정보 기억으로 이용되며 그 전하량에 대응하는, MOSFET의 컨덕턴스 변화를 측정함으로써 정보가 판독되는 불휘발성 반도체 메모리가 개발되고 있다.
이 불휘발성 반도체 메모리는 금속 및 폴리실리콘의 적층 구조를 이용한다. 금속은 2.4 이상의 Si/W 조성비를 갖는 텅스텐 실리사이드(Wsi)이다.
제어 게이트 전극의 저항을 낮춤으로써 기입 시간을 단축시키고 게이트 지연을 짧게 하기 위해, 이 Wsi가 더 낮은 저항을 갖는 재료, 즉 2.4 이하의 Si/W 조성비를 갖는 Wsi 또는 W로 변경되는 경우 셀 신뢰성이 악화된다.
이러한 현상과 관련하여, 종래의 불휘발성 반도체 메모리의 문제점에 대해 도 29를 참조하여 이하 설명하기로 한다.
우선, 예를 들어 실리콘 산화막이 P형 반도체 기판(10) 상에 터널 산화막(21)으로서 형성되며, 예를 들어 인 도핑된 폴리실리콘막이 터널 산화막(21) 상에 부동 게이트 전극(22)으로서 형성된다.
이 구조체의 상부에는 인터폴리(interpoly) 절연막(23)이 적층되며 인터폴리 절연막(23) 상에는 폴리실리콘막이 제어 게이트 전극(24)으로서 형성된다. 이 폴리실리콘막 상에는, Wsi 또는 W로 이루어진 제어 게이트 저항 감소 금속막(25)이 형성된다.
저항을 더 감소시키기 위해 제어 게이트 저항 감소 금속막(25)으로서 2.4 이하의 Si/W 조성비를 갖는 Wsi로 이루어진 금속 또는 W이 사용되는 것으로 가정한다.
제어 게이트 저항 감소 금속막(25) 상에는, 게이트 전극 형성 동안 에칭 마스크 재료로서 기능하는 마스크 절연막(26)으로서 예를 들어 실리콘 질화막이 형성된다.
이에 따라 형성된 적층 구조체는, 리소그래피 및 이방성 에칭에 의해 부동 게이트 전극(22)으로서의 폴리실리콘막으로부터 마스크 절연막(26)으로서의 실리콘 질화막까지 패터닝된다.
이어서, 이방성 에칭에 의해 손상 복구가 수행되며, 게이트 측벽들을 통해서 부동 게이트 전극(22)으로서의 폴리실리콘막으로부터의 누설 전류를 방지하기 위해 부동 게이트 전극(22)의 측벽들이 예를 들어 5 내지 20nm의 범위 내에서 산화된다.
제어 게이트 저항 감소 금속막(25)이 Wsi 또는 W로 이루어지는 경우, 제어 게이트 저항 감소 금속막(25)은, 통상의 습식(wet) 산화, 건식(dry) 산화, 또는 ISSG 산화 조건 하에서 부동 게이트 전극(22)으로서의 폴리실리콘막보다 더많이 산화된다. 이에 따라, 도 29에 도시된 바와 같이, 제어 게이트 저항 감소 금속막(25)의 측벽들 상에 형성되며 금속 성분들을 포함하는 실리콘 산화막(43)이, 부동 게이트 전극(22)으로서의 폴리실리콘막의 측면들과 제어 게이트 전극(24)으로서의 폴리실리콘막의 측면들 상에 형성되는 측벽 산화막(41, 42)보다 더많이 확장된다.
특히 제어 게이트 저항 감속 금속막(25)이 2.4 이하의 Si/W 조성비를 갖는Wsi로 이루어질 때, 도전성 텅스텐 산화물(61)이 측벽 산화 공정에서 비정상적으로 성장한다.
한편, 제어 게이트 저항 감소 금속막(25)이 W로 이루어질 때, 제어 게이트 저항 감소 금속막(25)은 700℃ 이상의 가열 공정에서 용이하게 산화되어 도전성 텅스텐 산화물(61)이 비정상적으로 성장한다.
어느 경우이든, 인접하는 제어 게이트들의 제어 게이트 저항 감소 금속막(25)(WL1)과 제어 게이트 저항 감소 금속막(25)(WL2) 사이의 공간은 도전성 텅스텐 산화막(61)에 의해 좁혀진다. 이로 인해 데이터 선택선들 WL1 및 WL2 간의 항복 전압(breakdown voltage)이 부족하게 된다.
또한, 게이트 측벽 산화 후에, 인 또는 비소와 같은 N형 불순물이 통상적으로 이온 주입되어 소스/드레인 영역들(28)을 형성하게 된다. 그러나, 텅스텐 산화막(61)이 형성되는 경우, 이온 주입이 수행될 때 섀도잉(shadowing)이 발생하여, N형 불순물이 하부 반도체 기판(10)에 더 이상 잘 공급될 수 없게 된다.
따라서, 도 29에 도시된 바와 같이, 소스 또는 드레인 영역으로 기능하는 불순물 확산층(51)을 갖지 않는 부분이 형성되어 디바이스가 트랜지스터로서 동작할 수 없게 된다.
그 후, 실리콘 산화막 또는 실리콘 질화막과 같은 층간 유전체막이 게이트 전극들 사이에 매립되면, 확장된 텅스텐 산화물(61)이 매립 특성을 악화시키며 심(seam)이라 불리는 에어 갭(air gap)을 형성하게 된다. 또한, 텅스텐 산화물(61)의 존재에 의해 섀도잉이 유발되며, 층간 유전체막이 형성되지 않는 에어 갭이 부동 게이트의 측벽 상에 형성된다.
전술한 바와 같이, 에어 갭이 전하 축적층에 매우 가깝게 형성되면, 층간 유전체막의 에칭 깊이는 이러한 에어 갭이 존재하지 않을 때와는 크게 변화된다. 이로 인해, 후에 이 부분에 컨택트가 형성될 때 에칭 깊이의 제어 능력을 크게 악화시킨다.
또한, 메모리 셀들이 도 29의 지면에 대해 수직인 방향으로 서로 인접하여 형성되면, 컨택트 전극을 형성하기 위한 도전체가 에어 갭을 따라 들어간다. 이로 인해 인접 셀들간에 단락(short circuit)을 일으킬 수도 있다.
폴리실리콘 및 W의 선택적 산화와 관련하여 비특허 참조 문헌 1(후술됨)이 공개되어 있다.
이 참조 문헌은, 폴리실리콘 측벽들이 800℃ 내지 850℃에서의 선택적 산화에 의해 W보다 더많이 산화되는 방법을 개시한다.
그러나, 이 방법에서는, 통상적으로 850℃에서 수행되는 저온 산화가 이용되어, 산화막의 점성률(viscosity)이 높게 된다. 이에 따라, 도 29에 도시한 바와 같이, 산화 후에, 측벽 산화막(41) 및 터널 산화막(21) 간의 접촉점에 위치한 부동 게이트 전극(22)의 단부(200)가 뾰족하게 된다.
이 형상은 특히 부동 게이트 전극(22)의 폴리실리콘 내의 인 농도가 높고 이에 따라 산화율이 높게 될 때 현저하게 나타난다.
따라서, 이 디바이스가 불휘발성 반도체 메모리로서 사용될 때, 부동 게이트 전극(22)으로부터 전자를 추출함으로써 데이터가 소거될 때 뾰족한 부분(200)에서전계 집중이 발생된다. 이로 인해, 전자가 반도체 기판(10) 또는 불순물 확산층(51)으로 편평한 부분으로부터보다는 뾰족한 부분으로부터 보다 용이하게 방전된다.
이에 따라, 전자의 흐름이 뾰족한 부분으로 집중되어, 이 디바이스를 플래시 메모리로서 이용하여 기입 및 소거를 반복할 때 이 부분이 급속하게 열화된다. 이로 인해 신뢰성이 저하된다.
또한, 특허 참조 문헌 1(후술됨)에서는 본 발명과 관련된 기술을 개시한다.
이 참조 문헌에는, 제어 게이트로서 텅스텐을 이용한 불휘발성 반도체 메모리에서 질화막으로 제어 게이트를 피복함으로써 텅스텐의 비정상적인 산화를 방지하는 기술이 개시되어 있다.
유감스럽게도, 이 기술은 이하의 문제점을 갖는다. 이 참조 문헌의 도 9에 도시된 바와 같이, 질화막(49a)은 제어 게이트 폴리실리콘층(39)의 측벽들을 피복하지만, 부동 게이트 폴리실리콘막(35) 및 ONO 막(37)의 측벽들을 전혀 피복하지 않는다.
이 참조 문헌에서는, 후산화(post-oxidation)에 의해 부동 게이트 폴리실리콘막(35) 상에 형성되는 후산화막의 형상에 대해서는 개시하지 않는다. 그러나, 후산화 공정이 수행되면, ONO 막(37) 아래에 위치한 부동 게이트 폴리실리콘층(35)의 측벽들이 산화되어 버즈빅(bird's beaks)을 형성하게 된다. 이에 따라, ONO 막(37) 위에 위치한 제어 게이트 폴리실리콘층(39)의 측벽들이 전혀 산화되지 않는다.
이로 인해 ONO 막(37)의 상부에서의 에칭 손상 복구가 불만족스럽게 되어 항복 전압이 불충분하게 되며 신뢰성이 불만족스럽게 된다.
불휘발성 반도체 메모리에서, ONO 막(37)의 두께의 증가는, 후산화량을 감소시키고 이에 따라 ONO 막(37)의 측벽의 상부 및 하부 에지들에 형성되는 버즈빅의 크기를 감소시킴으로써 방지될 수 있다. 이로 인해 CONO/(CONO+ COX)로 정의되는 결합비가 증가되기 때문에, 데이터 기입 특성(프로그램 특성)이 향상된다. CONO는 ONO 막(37)의 캐패시턴스이며, COX는 터널 산화막(33a)의 캐패시턴스이다.
유감스럽게도, 이 참조 문헌의 도 9에 도시된 ONO 막(37) 아래에 위치한 부동 게이트 폴리실리콘층(35)의 측벽들 상에는 버즈빅이 형성된다. 이에 따라, 기입 특성도 또한 불만족스럽게 된다.
즉, 항복 전압에 관련된 신뢰성과 프로그램 특성은, ONO 막(37)의 측벽의 상부 및 하부 에지들에 버즈빅을 형성할지의 여부에 따른 절충(tradeoff) 관계를 갖는다. 이 참조 문헌에 개시된 기술도 또한 만족스럽지 않다.
비특허 참조 문헌 1 : 에스 최(S. choi) 저술, IDEM2002의 "High Manufacturable Sub-100 nm DRAM Integrated with Full Functionality"
특허 참조 문헌 1 : 일본 특허 공개 공보 제2003-31708호
전술한 바와 같이, 2.4 이하의 Si/W 조성비를 갖는 Wsi로 이루어진 금속 또는 W를 이용하여 제어 게이트 저항 감소 금속막(25)이 형성될 때, 도전성 텅스텐 산화물(61)이 게이트 측벽 산화 공정에서 비정상적으로 성장한다. 이로 인해 제어게이트들간의 항복 전압이 열화된다.
또한, 측벽 산화막(41)과 터널 산화막 사이의 접촉점에 위치한 부동 게이트 전극(22)이 뾰족하게 된다. 이로 인해 전계 집중에 의한 열화가 가속화되며 신뢰성이 저하된다.
또한, 제어 게이트로서 텅스텐을 이용하는 디바이스에서 질화막으로 제어 게이트를 피복함으로써 텅스텐의 비정상적인 산화를 방지하는 종래 기술이 제안되어 있다. 그러나, 이 종래 기술은 신뢰성과 프로그램 특성이 나쁜 문제점들을 갖고 있다.
본 발명의 일 국면에 따르면, 전기적으로 정보 기입 및 소거가 가능한 불휘발성 반도체 메모리로서,
반도체 기판과;
상기 반도체 기판의 표면 부분에 소정의 간격을 두고 형성된 소스 영역 및 드레인 영역과;
상기 소스 영역과 드레인 영역 사이에 위치하는 채널 영역과;
상기 채널 영역 상에 제1 절연막을 개재하여 형성된 부유 게이트 전극과;
상기 부유 게이트 전극 상에 제2 절연막을 개재하여 형성된 반도체층 및 상기 반도체층 상에 형성된 금속층을 포함하는 제어 게이트 전극과;
상기 제어 게이트 전극 상에 형성된 내산화성(oxidation-resistant) 제3 절연막을 포함하고,
상기 불휘발성 반도체 메모리는, 적어도 상기 금속층의 측벽들을 피복하도록 형성된 내산화성 제4 절연막을 더 포함하고,
상기 제4 절연막은 상기 금속층의 측벽들로부터 적어도 상기 제어 게이트 전극의 상기 반도체층의 측벽들의 부분들까지 형성되어 있는 불휘발성 반도체 메모리가 제공된다.
본 발명의 일 국면에 따르면, 불휘발성 반도체 메모리로서,
적어도 2개의 메모리 셀들의 직렬 회로와;
2개의 선택 트랜지스터를 포함하되,
상기 메모리 셀들 각각은,
반도체 기판과,
상기 반도체 기판의 표면 부분에 소정의 간격을 두고 형성된 소스 영역 및 드레인 영역과,
상기 소스 영역과 드레인 영역 사이에 위치하는 채널 영역과,
상기 채널 영역 상에 제1 절연막을 개재하여 형성된 부유 게이트 전극과,
상기 부유 게이트 전극 상에 제2 절연막을 개재하여 형성된 반도체층 및 상기 반도체층 상에 형성된 금속층을 포함하는 제어 게이트 전극과,
상기 제어 게이트 전극 상에 형성된 내산화성 제3 절연막과,
상기 제어 게이트 전극의 상기 반도체층의 측벽들 및 상기 금속층의 측벽들을 피복하도록 형성된 내산화성 제4 절연막을 포함하고,
상기 선택 트랜지스터들 각각은, 상기 소스 영역 및 드레인 영역, 채널 영역, 부유 게이트 전극, 제어 게이트 전극, 및 제1, 제2, 제3, 및 제4 절연막들을 포함하고, 상기 선택 트랜지스터들은 상기 직렬 회로의 2개의 단부에 접속되고,
상기 메모리 셀들 및 선택 트랜지스터들은 동일 도전형을 갖는 반도체 영역들에 형성된 전계 효과 트랜지스터들인 불휘발성 반도체 메모리가 제공된다.
본 발명의 일 국면에 따르면, 전기적으로 정보 기입 및 소거가 가능한 불휘발성 반도체 메모리로서,
반도체 기판과;
상기 반도체 기판의 표면 부분에 소정의 간격을 두고 형성된 소스 영역 및 드레인 영역과;
상기 소스 영역과 드레인 영역 사이에 위치하는 채널 영역과;
상기 채널 영역 상에 제1 절연막을 개재하여 형성된 부유 게이트 전극과;
상기 부유 게이트 전극 상에 제2 절연막을 개재하여 형성된 반도체층 및 상기 반도체층 상에 형성된 금속층을 포함하는 제어 게이트 전극과;
상기 제어 게이트 전극 상에 형성된 내산화성 제3 절연막을 포함하고,
상기 불휘발성 반도체 메모리는, 상기 금속층의 측벽들을 피복하고 또한 상기 제어 게이트 전극의 상기 반도체층의 측벽들로부터 상기 부유 게이트 전극의 측벽들의 부분들까지의 영역들을 피복하도록 형성된 내산화성 제4 절연막을 더 포함하는 불휘발성 반도체 메모리가 제공된다.
본 발명의 일 국면에 따르면,
반도체 기판 상에, 제1 절연막, 부유 게이트 전극으로 기능하는 도전막, 제2절연막, 제어 게이트 전극으로 기능하는 반도체층 및 금속층, 및 제3 절연막을 호명한 순서대로 형성하는 단계와;
상기 제3 절연막, 상기 금속층, 및 상기 반도체층의 상부를 게이트 전극의 형상으로 패터닝하는 단계와;
상기 제3 절연막, 금속층, 및 반도체층의 표면들 상에 제4 절연막을 형성하는 단계와;
상기 제4 절연막이 상기 제3 절연막, 금속층, 및 반도체층의 측벽들 상에는 잔류하고, 상기 반도체층의 상부 표면 상에는 잔류하지 않도록 상기 제4 절연막을 에칭하는 단계와;
상기 제3 절연막을 마스크로 이용하여 상기 반도체층, 금속층, 제2 절연막, 및 도전막을 전극 형상으로 에칭 및 패터닝하여, 상기 부유 게이트 전극 및 제어 게이트 전극을 형성하는 단계와;
후산화(post-oxidation) 처리를 행하여, 상기 제4 절연막으로 피복되지 않은, 상기 반도체층의 측벽들의 부분들 상에, 및 상기 도전막의 측벽들 상에 측벽 산화막을 형성하는 단계와;
상기 부유 게이트 전극 및 제어 게이트 전극을 마스크로 이용하여 상기 반도체 기판의 표면 부분에 불순물을 이온 주입하여, 소스 영역 및 드레인 영역을 형성하는 단계
를 포함하는 불휘발성 반도체 메모리의 제조 방법이 제공된다.
본 발명의 일 국면에 따르면,
반도체 기판 상에, 제1 절연막, 부유 게이트 전극으로 기능하는 도전막, 제2 절연막, 제어 게이트 전극으로 기능하는 반도체층 및 금속층, 및 제3 절연막을 호명한 순서대로 형성하는 단계와;
상기 제3 절연막, 금속층, 및 반도체층을 게이트 전극의 형상으로 패터닝하는 단계와;
상기 제3 절연막, 금속층, 반도체층, 제2 절연막의 표면들 상에 제4 절연막을 형성하는 단계와;
상기 제4 절연막이 상기 제3 절연막, 금속층, 및 반도체층의 측벽들 상에는 잔류하고, 상기 제4 및 제2 절연막들이 상기 도전막의 상부 표면 상에는 잔류하지 않도록 상기 제4 및 제2 절연막들을 에칭하는 단계와;
상기 제3 절연막을 마스크로 이용하여 상기 반도체층, 금속층, 제2 절연막, 및 도전막을 전극 형상으로 에칭 및 패터닝하여, 상기 부유 게이트 전극 및 제어 게이트 전극을 형성하는 단계와;
후산화 처리를 행하여 상기 도전막의 측벽들 상에 측벽 산화막을 형성하는 단계와;
상기 부유 게이트 전극 및 제어 게이트 전극을 마스크로 이용하여 상기 반도체 기판의 표면 부분에 불순물을 이온 주입하여, 소스 영역 및 드레인 영역을 형성하는 단계
를 포함하는 불휘발성 반도체 메모리의 제조 방법으로서,
이렇게 제조된 불휘발성 반도체 메모리는,
적어도 2개의 메모리 셀들의 직렬 회로 -상기 메모리 셀들 각각은 상기 소스 영역 및 드레인 영역, 채널 영역, 부유 게이트 전극, 제어 게이트 전극, 및 제1, 제2, 제3, 및 제4 절연막을 포함함- 와;
2개의 선택 트랜지스터 -이들 선택 트랜지스터 각각은 상기 소스 영역 및 드레인 영역, 채널 영역, 부유 게이트 전극, 제어 게이트 전극, 및 제3 절연막을 포함하고, 이들 선택 트랜지스터는 상기 직렬 회로의 2개의 단부에 접속됨-
를 포함하는 불휘발성 반도체 메모리의 제조 방법이 제공된다.
본 발명의 일 국면에 따르면,
반도체 기판 상에, 제1 절연막, 부유 게이트 전극으로 기능하는 도전막, 제2 절연막, 제어 게이트 전극으로 기능하는 반도체층 및 금속층, 및 제3 절연막을 호명한 순서대로 형성하는 단계와;
상기 제3 절연막, 상기 금속층, 상기 반도체층, 및 상기 도전막의 상부를 게이트 전극의 형상으로 패터닝하는 단계와;
상기 제3 절연막, 금속층, 반도체층, 및 도전막의 표면들 상에 제4 절연막을 형성하는 단계와;
상기 제4 절연막이 상기 제3 절연막, 금속층, 반도체층, 및 도전막의 측벽들 상에는 잔류하고, 상기 도전막의 상부 표면 상에는 잔류하지 않도록 상기 제4 절연막을 에칭하는 단계와;
상기 제3 절연막을 마스크로 이용하여 상기 반도체층, 금속층, 제2 절연막, 및 도전막을 전극 형상으로 에칭 및 패터닝하여, 상기 부유 게이트 전극 및 제어게이트 전극을 형성하는 단계와;
후산화 처리를 행하여, 상기 제4 절연막으로 피복되지 않은, 상기 도전막의 측벽들의 부분들 상에 측벽 산화막을 형성하는 단계와;
상기 부유 게이트 전극 및 제어 게이트 전극을 마스크로 이용하여 상기 반도체 기판의 표면 부분에 불순물을 이온 주입하여, 소스 영역 및 드레인 영역을 형성하는 단계
를 포함하는 불휘발성 반도체 메모리의 제조 방법이 제공된다.
도 1은 본 발명의 제1 실시예에 따른 불휘발성 반도체 메모리의 단면 구조를 나타낸 종단면도.
도 2는 제1 실시예에 따른 불휘발성 반도체 메모리의 소정의 공정에서의 단면을 나타낸 종단면도.
도 3은 제1 실시예에 따른 불휘발성 반도체 메모리의 소정의 공정에서의 단면을 나타낸 종단면도.
도 4는 제1 실시예에 따른 불휘발성 반도체 메모리의 소정의 공정에서의 단면을 나타낸 종단면도.
도 5는 제1 실시예에 따른 불휘발성 반도체 메모리의 소정의 공정에서의 단면을 나타낸 종단면도.
도 6은 제1 실시예에 따른 불휘발성 반도체 메모리의 소정의 공정에서의 단면을 나타낸 종단면도.
도 7은 제1 실시예에 따른 불휘발성 반도체 메모리의 소정의 공정에서의 단면을 나타낸 종단면도.
도 8은 제1 실시예에 따른 불휘발성 반도체 메모리의 소정의 공정에서의 단면을 나타낸 종단면도.
도 9는 제2 실시예에 따른 불휘발성 반도체 메모리의 소정의 공정에서의 단면을 나타낸 종단면도.
도 10은 제2 실시예에 따른 불휘발성 반도체 메모리의 소정의 공정에서의 단면을 나타낸 종단면도.
도 11은 제2 실시예에 따른 불휘발성 반도체 메모리의 소정의 공정에서의 단면을 나타낸 종단면도.
도 12는 제2 실시예에 따른 불휘발성 반도체 메모리의 소정의 공정에서의 단면을 나타낸 종단면도.
도 13은 제2 실시예에 따른 불휘발성 반도체 메모리의 소정의 공정에서의 단면을 나타낸 종단면도.
도 14는 제2 실시예에 따른 불휘발성 반도체 메모리의 소정의 공정에서의 단면을 나타낸 종단면도.
도 15는 제2 실시예에 따른 불휘발성 반도체 메모리의 소정의 공정에서의 단면을 나타낸 종단면도.
도 16은 제3 실시예에 따른 불휘발성 반도체 메모리의 소정의 공정에서의 단면을 나타낸 종단면도.
도 17은 제3 실시예에 따른 불휘발성 반도체 메모리의 소정의 공정에서의 단면을 나타낸 종단면도.
도 18은 제3 실시예에 따른 불휘발성 반도체 메모리의 소정의 공정에서의 단면을 나타낸 종단면도.
도 19는 제3 실시예에 따른 불휘발성 반도체 메모리의 소정의 공정에서의 단면을 나타낸 종단면도.
도 20은 제3 실시예에 따른 불휘발성 반도체 메모리의 소정의 공정에서의 단면을 나타낸 종단면도.
도 21은 제3 실시예에 따른 불휘발성 반도체 메모리의 소정의 공정에서의 단면을 나타낸 종단면도.
도 22는 제3 실시예에 따른 불휘발성 반도체 메모리의 소정의 공정에서의 단면을 나타낸 종단면도.
도 23은 제4, 5 또는 6 실시예에 따른 불휘발성 반도체 메모리의 회로 구성을 나타낸 회로도.
도 24는 제4, 5 또는 6 실시예에 다른 불휘발성 반도체 메모리의 평면 배열을 나타낸 평면도.
도 25는 제4 실시예에 따른 불휘발성 반도체 메모리의 도 24의 라인 B-B를 따라 절취한 단면 구조를 나타낸 종단면도.
도 26은 제4 실시예에 따른 불휘발성 반도체 메모리의 도 24의 라인 A-A를 따라 절취한 단면 구조를 나타낸 종단면도.
도 27은 제5 실시예에 따른 불휘발성 반도체 메모리의 도 24의 라인 A-A를 따라 절취한 단면 구조를 나타낸 종단면도.
도 28은 제6 실시예에 따른 불휘발성 반도체 메모리의 도 24의 라인 A-A를따라 절취한 단면 구조를 나타낸 종단면도.
도 29는 종래의 불휘발성 반도체 메모리의 소정의 공정에서의 단면을 나타낸 종단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판
22 : 부유 게이트 전극
23 : 인터폴리 절연막
24 : 제어 게이트 전극
25 : 제어 게이트 저항 감소 금속막
26 : 마스크 절연막
31 : 측벽 절연막
41 : 측벽 산화막
51 : N형 불순물 확산층
71 : 유전체막
본 발명의 실시예들에 대해 첨부한 도면들을 참조하여 이하 기술하겠다.
(A) 제1 실시예
도 1은 본 발명의 제1 실시예에 따른 불휘발성 반도체 메모리의 단면 구조를 나타낸다.
이 실시예는 제어 게이트 저항 감소 금속막(25)의 모든 측벽들 및 제어 전극(24)으로서 기능하는 폴리실리콘막의 측벽들의 일부가 내산화막, 예를 들어 실리콘 질화막 또는 실리콘 산화막으로 이루어진 측벽 절연막으로 피복되는 특징을 갖는다.
도 1을 참조하면, 1014내지 1019cm-3의 붕소 또는 인듐 불순물 농도를 가지는 P형 실리콘 반도체 기판(10) 상에, 폴리실리콘 등으로 이루어진 10 내지 50 nm 두께의 부유 게이트 전극(22)이 예를 들어, 4 내지 20nm 두께의 실리콘 산화막, 산질화막(oxynitride film), 또는 실리콘 질화막으로 이루어진 터널 게이트 절연막(21)을 개재하여 형성된다.
부유 게이트 전극(22) 상에, 인터폴리(interpoly) 절연막(23)으로서 기능하는 ONO막(실리콘 산화막, 실리콘 질화막, 및 실리콘 산화막으로 구성된 다층막)이 적층되고 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화막의 두께는 각각 예를 들어, 2 내지 10nm, 5 내지 15nm, 및 2 내지 10nm으로 되어 있다.
인터폴리 절연막(23)은, 예를 들어, Al2O3막 또는 단층 실리콘 산화막일 수 있고, 막의 두께는 5 내지 30nm이다.
인터폴리 절연막(23) 상에, 제어 게이트 전극들(24)(선택 트랜지스터용 선택 게이트 전극(24)(SG), 및 반도체 메모리 트랜지스터용 데이터 선택선(24)(WL1) 및 데이터 선택선(24)(WL2))으로서 기능하는 폴리실리콘이 10 내지 500nm의 두께를 가지고 형성된다.
이 폴리실리콘 상에, 제어 게이트 저항 감소 금속막(25)으로서 10 내지 500nm 두께의 Wsi 또는 W 층이 형성된다.
Wsi가 사용될 때는, 2.4 이하의 Si/W 조성비를 갖는 Wsi로 이루어진 금속이 2.4 이상의 Si/W 조성비를 갖는 종래 사용된 Wsi로 이루어진 금속에 비하여 저항이 감소될 수 있기 때문에 바람직하다.
특히, Si/W 조성비가 2 내지 2.15일 때, 2.4 이상의 Si/W 조성비를 갖는 Wsi 저항의 70% 미만으로 저항이 감소될 수 있다. 따라서, 이 저항은 디자인룰이 한세대 축소되더라도, 즉, 데이터 제어선의 길이가 유지되면서 제어선 폭이 한 세대 축소되더라도 소정의 값 이하로 유지될 수 있다.
그러므로, 데이터 제어선 방향에서의 길이가 일정하게 유지되면서 셀 어레이 스케일이 증가될 수 있기 때문에, 이것은 특히 데이터 제어선 방향에서 패키지 크기의 제한을 갖는 NAND형 불휘발성 반도체 메모리를 설계하는 데 바람직하다.
제어 게이트 저항 감소 금속막(25) 상에, 게이트 전극 형성을 위한 에칭 마스크 재료로서 기능하는 10 내지 500nm 두께의 마스크 절연막(26), 이를테면, 실리콘 산화막 또는 실리콘 산질화막(SiON)이 적층된다. 제어 게이트 저항 감소 금속막(25)은 또한 예를 들어, 실리콘 산화막 및 실리콘 질화막의 적층 절연막일 수도 있다.
마스크 절연막(26)은 산화제가 측벽 산화 중에 상부 표면으로부터 제어 게이트 저항 감소 금속막(25)을 산화시키는 것을 방지하기 위해서 내산화성(oxidation-resistant)이여야 한다.
또한, 제어 게이트 저항 감소 금속막(25)의 측면들 상에 및 제어 게이트 전극들(24)로서 기능하는 폴리실리콘막의 측면들의 상부의 양측에, 2 내지 20nm 두께의 실리콘 질화막 또는 실린콘 산질화막으로 이루어진 측벽 절연막(31)이 형성된다.
측벽 절연막(31)은 산화제가 측벽 산화 중에 상부 표면으로부터 제어 게이트 저항 감소 금속막(25)을 산화시키는 것을 방지하기 위해서 내산화성이여야 한다.
특히, 측벽 절연막(31)은 게이트 후산화 공정 이전에 형성되어야 한다. 게이트 후산화를 위한 산화제가 측벽 절연막(31)과 제어 게이트 저항 감소 금속막(25) 사이에 들어가는 것을 방지하기 위해서, 측벽 절연막(31)은 제어 게이트 저항 감소 금속막(25)과 직접 접촉하여 형성되는 것이 바람직하다.
또한, 제어 게이트 전극들(24)의 하부의 측벽들 상에, 예를 들어, 3 내지 20nm 두께의 실리콘 산화막으로 이루어진 측벽 산화막(42)이 형성된다.
또한, 부유 게이트 전극들(22)의 측벽들 상에, 예를 들어 3 내지 20nm 두께의 실리콘 산화막으로 이루어진 측벽 산화막(41)이 형성된다.
측벽 산화막(41)은 부유 게이트 전극(22)의 산화에 의해서 형성되고, 또한 측벽 절연막(31)의 산소 조성비보다 큰 산소 조성비를 갖는 실리콘 산질화막(SiON)일 수 있다. 측벽 산화막(42)은 제어 게이트 저항 감소 금속막(25)과 분리됨에 주목하라.
게이트 전극들을 마스크로 사용하여 반도체 기판(10)의 표면 내로 N형 불순물이 이온-주입되며, 그에 의해 소스 및 드레인 영역으로 기능하는 N형 불순물 확산층들(51)이 형성된다. 이 두 개의 N형 불순물 확산층들(51) 사이에 채널 영역이 위치한다.
N형 불순물 확산층들(51), 부유 게이트 전극들(22), 및 제어 게이트 전극들(24)은 부유 게이트형 불휘발성 EEPROM 셀들을 형성한다. 부유 게이트 전극(22)의 게이트 길이는 0.01 내지 0.5 ㎛이다.
소스 및 드레인 영역으로서의 N형 불순물 확산층들(51)은 반도체 기판(10)의 표면으로부터 10 내지 500nm의 깊이로 형성되고, 인, 비소 또는 안티몬의 표면 농도는 1017내지 1021cm-3이다.
N형 불순물 확산층들(51)은, 예를 들어 NAND 접속 또는 NOR 접속을 실현하기 위해서 인접 반도체 메모리들에 의해 공유된다.
또한, 예를 들어, 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막으로 이루어진 층간 유전체막(71)이 부유 게이트 전극들(22) 사이에 매립된다.
소스 및 드레인 영역으로서의 N형 불순물 확산층들(51) 사이에 채널 영역이 형성된다. 이 채널 영역에서, 전도 캐리어들의 수는 게이트 절연막(21)을 통해 변화될 수 있다.
이 실시예의 제조 공정들에 대해 도 2 내지 도 8을 참조하여 이하 설명될 것이다.
붕소 또는 인듐 불순물 농도 1014내지 1019cm-3를 갖는 P형 실리콘 반도체 기판(10) 상에, 예를 들어, 4 내지 20nm 두께의 실리콘 산화막, 산질화막, 또는 질화막으로 이루어진 터널 게이트 절연막(21)이 형성된다.
이후에, 예를 들어, 폴리실리콘으로 이루어진 10 내지 500nm 두께의 부유 게이트 전극(22)이 LPCVD에 의해 형성된다.
부유 게이트 전극(22) 상에, 인터폴리 절연막(23)으로서 기능하는 ONO막(실리콘 산화막, 실리콘 질화막, 및 실리콘 산화막으로 이루어진 다층막)이 적층되고, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화막의 두께는, 각각 예를 들어, 2 내지 10nm, 5 내지 15nm, 및 2 내지 10nm로 되어 있다. 예를 들어, 인터폴리 절연막(23)은 Al2O3막 또는 단층 실리콘 산화막일 수 있다.
인터폴리 절연막(23) 상에, 제어 게이트 전극들(24)(선택 게이트 전극(24)(SG), 데이터 선택선(24)(WL1), 및 데이터 선택선(24)(WL2)))로서 기능하는 폴리실리콘이 10 내지 500nm의 두께를 가지도록 형성된다.
이 폴리실리콘 상에, 10 내지 500nm 두께의 Wsi 또는 W층이 제어 게이트 저항 감소 금속막(25)으로서 적층된다.
이들 전극들 상에, 게이트 형성을 위한 에칭 마스크 재료로서 기능하는, 50 내지 800nm 두께의 마스크 절연막(26), 이를테면 실리콘 질화막 또는 실리콘 산질화막이 적층된다. 상술한 바와 같이, 마스크 절연막(26)은 또한 예를 들어, 실리콘 산화막 및 실리콘 질화막의 적층 절연막일 수도 있다. 이 방법으로, 도 2에 도시된 적층 구조가 얻어진다.
그 후에, 도 3에 도시된 바와 같이, 리소그래피에 의해 패터닝된 레지스트막이 마스크 절연막(26), 제어 게이트 저항 감소 금속막(25), 및 폴리실리콘막 등으로 이루어진 제어 게이트 전극(24)을 반응성 이온 에칭(이하 RIE라 함)과 같은 에칭 기술을 이용하여 부분적으로 에칭 제거하기 위한 마스크로서 사용된다.
tox2를 도 1에 도시된 측벽 산화막(42)의 두께라 할 때, 측벽 산화막(42)의 버즈빅이 제어 게이트 저항 감소 금속막(25)에 도달하는 것을 방지하기 위해서 제어 게이트 전극(24)의 에칭 깊이는 4 ×tox2 이상이 바람직하다.
도 4에 도시된 바와 같이, 2 내지 20nm 두께의 실리콘 질화막 또는 실리콘산질화막으로 이루어진 측벽 절연막(31)이 전체 표면 상에 퇴적된다.
실리콘 질화막이 형성될 때, 이 막은 800℃ 이하의 가열 공정에서 형성되는 것이 바람직한데, 이 온도가 이후에 게이트 측벽 산화막을 형성하는 가열 공정의 온도 보다 낮기 때문이다. 이 실리콘 질화막은 디클로로실란계(dichlorosilane-based), 테트라클로로실란계(tetrachlorosilane-based), 및 헥사클로로디실란계(hexachlorodisilane-based) 실리콘 질화막들 중 하나일 수 있다.
이 후에, 이방성 에칭이 수행되어 측벽 절연막(31)이 게이트 측벽들 상에는 잔류하고 제어 게이트 전극들(24)의 폴리실리콘 상부 표면들 상에는 잔류하지 않게 됨에 따라서 도 5에 도시된 형태가 얻어진다.
또한, 마스크 절연막(26)을 에칭 마스크로서 사용하여 제어 게이트 전극들(24), 인터폴리 절연막(23), 및 부유 게이트 전극(22)을 이방성으로 에칭함으로써 도 6에 도시된 형태를 얻는다.
그 후, 터널 산화막(21)에 대한 에칭 손상을 회복하기 위해서, 산화 환경에서의 어닐링에 의해 후산화 처리가 수행된다.
도 7에 도시된 바와 같이, 게이트 측벽 후산화 처리가 수행될 때, 얇은 측벽 산화막들(41 및 42)이 부유 게이트 전극들(22) 및 제어 게이트 전극들(24)의 측벽들 상에 형성된다.
이 산화시에는, 전술한 바와 같이 종래 디바이스에서 산화막의 점성률(viscosity)이 상승하는 W 선택적 산화 조건을 사용할 필요가 없다. 즉, ISSG 산화 또는 1,000℃ 이상의 고온 산화와 같은 산화 조건들을 선택함으로써, 측벽 산화막(41)과 터널 산화막(21) 사이의 접촉 지점에서 부유 게이트 전극(22)이 뾰족하게 되지 않게 하면서 이들 산화막의 점성률이 낮게 유지되게 할 수 있다.
그 후, 도 8에 도시된 바와 같이, 소스 및 드레인 영역들로서 기능하는 N형 불순물 확산층들(51)이 예를 들어, 인, 비소 또는 안티몬의 이온 주입 등에 의해 형성되고, 표면 농도는 1017내지 1021cm-3이 된다.
제어 게이트 전극들(24)의 금속이 비정상적으로 산화되지 않기 때문에, 제어 게이트들 간의 항복 전압은 감소하지 않는다. 또한, 섀도잉(shadowing)의 영향없이 불순물 확산층들(51)이 고르게 형성될 수 있다.
최종적으로, 예를 들어, TEOS, HTO, BSG, PSG, BPSG 또는 HDP로 이루어진 50 내지 400nm 두께의 실리콘 산화막이 층간 유전체막(71)으로서 전체 표면 상에 퇴적되고 셀들 간의 부분들이 채워질 때까지 이방성 에칭에 의해 매립되어, 도 1에 도시된 단면 구조를 얻는다.
다음의 기능들 및 효과들이 이 실시예에 의해 얻어진다.
(1) 게이트 측벽 산화 공정에서, 산화제는 제어 게이트 저항 감소 금속막(25)에 도달하지 않는다. 따라서, 도 29에 도시된 제어 게이트 저항 감소 금속막(25)의 측벽들 상에 형성된 산화물(61)과 같이, 제어 게이트 저항 감소 금속막(25) 아래에 위치한 제어 게이트 전극(24)보다 두꺼운 어떤 산화막도 형성되지 않는다. 따라서, 게이트 전극으로서의 정상적인 형상 및 치수가 유지될 수 있다.
이에 따라 게이트 측벽 산화 단계에서 제어 게이트 저항 감소 금속막(25) 내에 함유된 금속이 산화로(oxidation furnace) 내에 확산되어 금속 오염을 초래할 가능성이 줄어든다. 따라서, 동일한 웨이퍼 상의 접합 누설(junction leak) 특성이 종래 방법보다 더욱 향상될 수 있다.
또한, 종래 디바이스에서와는 달리 층간 유전체막에 심(seam)이 형성되지 않아서, 양호한 매립성을 얻을 수 있다. 따라서, 도 1에 도시된 유전체막(71)에 나중에 컨택트가 형성될 때, 에칭 깊이의 제어능력이 향상될 수 있다.
또한 복수의 반도체 메모리들이 도 1의 지면에 대해 수직한 방향으로 서로 인접하여 형성될 때, 컨택트 전극 형성용 도전체가 인접한 반도체 메모리들 사이에 들어가지 않으므로, 이 메모리들 사이의 절연 특성이 잘 유지될 수 있다.
특히, 부유 게이트 전극(22)과 접촉하지 않는 측벽 산화막(41)의 측면들은 제어 게이트 저항 감소 금속막(25)과 접촉하지 않는 측벽 절연막(31)의 측면들보다 더 확장된다. 그에 따라, 도 1에 도시된 바와 같이, 종래 디바이스들에서와는 달리, 층간 유전체막(71)이 매립될 때 순 방향 테이퍼 형상(forward tapered shape)이 형성된다. 이것은 종래 디바이스에서 형성되는 심들을 제거하기 때문에, 신뢰성이 더 향상될 수 있다.
(2) 게이트 측벽 산화 공정에서, 인터폴리 절연막(23)의 측벽들의 상부와 접촉하는 제어 게이트 전극(24)과 인터폴리 절연막(23)의 측벽들의 하부와 접촉하는 부유 게이트 전극(22)이 모두 산화하여 인터폴리 절연막(23)의 측벽들의 상부 및 하부 에지들에 버즈빅을 형성하여, 막 두께를 증대한다.
따라서, 게이트 전극 형성용 에칭 공정에서 인터폴리 절연막(23) 내에 결함이 형성되더라도, 막 두께의 증가에 의해 전계가 감소될 수 있다. 그 결과, 높은 신뢰도를 갖는 반도체 메모리가 구현될 수 있다.
특히, 인터폴리 절연막(23)과 접촉하는 부유 게이트 전극(22)의 측벽들의 하부가 산화하여 인터폴리 절연막(23) 상에 버즈빅을 형성하고, 이 부분의 에지들의 두께가 증가한다. 그러므로, 앞서 논의했던 특허 문헌 1에 개시된 기술과는 달리, 게이트 전극 형상을 패터닝하는 에칭 공정에서 인터폴리 절연막(23) 내에 결점들이 형성되더라도 손상이 회복된다. 또한, 인터폴리 절연막(23)의 두께의 증가에 의해 전계 집중이 감소되어, 신뢰성이 향상될 수 있다.
(3) 종래 디바이스와는 달리, 제어 게이트 감소 금속막(25)은 비정상적으로 산화하지 않고, 측벽 산화막(41)의 두께가 증가될 수 있다. 이에 따라 전자들이 측벽 산화막(41)을 통해 부유 게이트 전극(22)으로부터 방전되는 것을 방지할 수 있다.
따라서, 부유 게이트 전극(22) 내에 축적된 전자들을 보유하는 특성이 향상될 수 있다.
(4) 상술한 바와 같이, 산화 공정 후, 부유 게이트 전극(22)이 뾰족해지는 현상이 방지될 수 있다. 이것은 부유 게이트 전극(22)으로부터 전자들이 추출되는 소거 동안 뾰족해진 부분에 전계가 집중하는 것을 방지한다. 이에 따라, 전자들은 부유 게이트 전극(22)으로부터 반도체 기판(10) 또는 불순물 확산층들(51)에 보다 고르게 방전될 수 있다.
그 결과, 전자들은 부유 게이트 전극(22)의 에지들 및 채널 영역에 보다 고르게 방전된다. 그러므로, 플래시 반도체 메모리와 같은 디바이스를 이용하여 기입과 소거가 반복될 때에도 열화가 발생하지 않아서, 신뢰도가 향상될 수 있다.
(5) 종래의 게이트 측벽 후산화 공정은 산화제가 제어 게이트 저항 감소 금속막(25)과 직접적으로 접촉하게 되어, 제어 게이트 저항 감소 금속막(25)이 비정상적으로 산화한다는 문제가 있다. 그러나, 본 실시예에서는, 제어 게이트 저항 감소 금속막(25)의 측면들이 내산화성 측벽 절연막(31)으로 피복되고, 제어 게이트 저항 감소 금속막(25)의 상면은 마스크 절연막(26)으로 피복된다. 그러므로, 산화제와의 접촉이 없기 때문에, 비정상적인 산화의 문제를 피할 수 있다.
또한, 부유 게이트 전극(22)과 터널 절연막(21)의 게이트 길이는 측벽 절연막(31)의 두께의 두 배만큼 증가한다. 이것은 쇼트 채널 효과를 억제한다.
(6) 본 실시예에서는, 제어 게이트 전극(24)의 하부와, 인터폴리 절연막(23)과, 부유 게이트 전극(22)이 동시에 가공된다. 이것은 게이트 길이 방향의 치수 차이를 감소시킨다.
이에 따라, 인터폴리 절연막(23)의 커패시턴스 대 터널 절연막(21)의 커패시턴스의 비율이 높게 유지될 수 있다.
(7) 측벽 산화막(41)과 터널 산화막(21) 사이의 접촉점에서 부유 게이트 전극(22)의 모양이 뽀족하게 되지 않도록 산화 조건을 선택하는 것이 가능하다.
또한, 측벽 산화막(41)의 두께가 어떠한 비정상적인 산화없이도 종래 디바이스에서보다 더 크게 만들어지기 때문에, 전자들이 부유 게이트 전극(22)으로부터 측벽 산화막(41)을 통해 쉽게 방전되지 않는다. 그 결과, 부유 게이트 전극(22)내에 축적된 전자들의 보유 특성이 향상될 수 있다.
또한, 부유 게이트 전극(22)이 뾰족하게 되는 것이 방지될 수 있다. 그러므로, 전자들이 부유 게이트 전극(22)으로부터 추출되는 소거 동안, 뾰족한 부분으로의 전계 집중이 방지될 수 있다. 이에 따라 부유 게이트 전극(22)으로부터 반도체 기판(10) 혹은 불순물 확산층들(51)로 전자들을 고르게 방전하는 것이 가능하게 된다.
따라서, 전자들은 부유 게이트 전극(22)의 에지들 및 채널 영역으로 보다 고르게 방전된다. 이에 따라, 플래시 반도체 메모리와 같은 장치를 이용하여 기입과 소거가 반복될 때에도, 열화가 발생하지 않아서, 신뢰도가 향상될 수 있다.
(B) 제2 실시예
도 9는 본 발명의 제2 실시예에 따른 불휘발성 반도체 메모리의 구조를 도시한다.
본 실시예는 측벽 절연막(31)이 인터폴리 절연막(23)에 도달하도록 형성된다는 점에서 제1 실시예와 차이가 있다. 제1 실시예에서와 같은 참조 부호들은 동일한 부분들을 나타내므로, 그에 대한 설명은 생략하겠다.
도 10 내지 도 15는 본 실시예의 상이한 제조 공정들에서의 디바이스 단면들을 도시한다.
먼저, 제1 실시예에서와 같은 방식으로, 터널 게이트 절연막(21), 부유 게이트 전극(22), 인터폴리 절연막(23), 제어 게이트 전극(24)(선택 게이트 전극(24)(SG), 데이터 선택선(24)(WL1), 및 데이터 선택선(24)(WL2)), 제어 게이트 저항 감소 금속막(25), 및 마스크 절연막(26)이 P형 반도체 기판(10) 상에 적층되어, 도 12에 도시된 구조가 얻어진다.
이어서, 도 10에 도시된 바와 같이, 리소그래피에 의해 패터닝된 레지스트를 마스크로서 이용하여, RIE와 같은 에칭 기술에 의해, 마스크 절연막(26), 제어 게이트 저항 감소 금속막(25) 및 제어 게이트 전극(24)을 인터폴리 절연막(23)에 도달할 때까지 패터닝한다.
도 11에 도시된 바와 같이, 2 내지 20nm 두께의 실리콘 질화막 혹은 실리콘 산질화막으로 이루어진 측벽 절연막(31)이 전면 상에 퇴적된다.
퇴적될 실리콘 질화막은 800℃ 이하의 온도의 가열 공정에서 바람직하게 형성되는데, 그 이유는 이 온도가 나중에 게이트 측벽 산화막을 형성하는 최대 가열 공정의 온도보다 낮기 때문이다. 이 실리콘 질화막은 디클로로실란계 실리콘 질화막, 또는 테트라클로로실란계 혹은 헥사클로로디실란계 실리콘 질화막일 수 있다.
그런 다음 측벽 절연막(31)이 게이트 측벽들 상에는 남고 부유 게이트 전극(22)의 상면 상에는 남지 않도록 이방성 에칭이 수행되어, 도 12에 도시된 형상을 얻는다.
이 공정에서, 폴리실리콘에 대한 선택비를 갖는 절연막 에칭 조건을 이용함으로써, 인터폴리 절연막(23)과 측벽 절연막(31)은 도 12에 도시된 바와 같이 매우 높은 제어 능력으로 패터닝될 수 있다.
또한, 마스크 절연막(26)과 측벽 절연막(31)을 에칭 마스크로 이용하여, 이방성 에칭에 의해, 부유 게이트 전극(22)을 패터닝하여, 도 13에 도시된 형상을 얻을 수 있다.
그 후, 터널 산화막(21)에 대한 에칭 손상을 회복하기 위해, 산화 분위기에서 어닐링에 의해 후산화 처리가 수행된다.
또한, 도 14에 도시된 바와 같이, 게이트 측벽 후산화 처리를 거친 부유 게이트 전극들(22)의 측벽들 상에서, 산화제와 폴리실리콘이 서로 반응하여 얇은 측벽 산화막(41)을 형성한다.
이 산화에서는, 제1 실시예에서 설명된 바와 같이, ISSG 산화 혹은 1000℃ 이상에서의 고온 산화와 같은 산화 조건을 선택함으로써, 측벽 산화막(41) 및 터널 산화막(21)의 점성률을 낮게 유지하면서, 측벽 산화막(41)과 터널 산화막(21) 간의 접촉점에서 부유 게이트 전극(22)이 뽀족하게 되지 않도록 하는 것이 가능하다.
측벽 산화막(41)은 또한 부유 게이트 전극(22)의 산화에 의해 형성되고, 측벽 절연막(31)보다 산소 조성비가 큰 실리콘 산질화막일 수 있다.
그 후, 소스와 드레인 영역으로서 기능하는 N형 불순물 확산층들(51)이, 예를 들면 인, 비소, 혹은 안티몬을 이온 주입하여 표면 농도가 1017내지 1021cm-3이 되도록 형성되어, 도 15에 도시된 바와 같은 구조를 얻는다.
제어 게이트 저항 감소 금속막(25)이 비정상적으로 산화하지 않으므로, 제어 게이트들 사이의 항복 전압이 감소하지 않고, 불순물 확산층들(51)은 아무런 섀도잉의 영향없이 고르게 형성될 수 있다.
끝으로, 예를 들면 TEOS, HTO, BSG,PSG, BPSG, 혹은 HDP로 이루어진 50 내지400nm 두께의 실리콘 산화막이 전면 상에 퇴적되고, 셀들 사이의 부분들이 채워질 때까지 이방성으로 에칭되어, 도 9에 도시된 단면 구조를 얻는다.
본 실시예는 제1 실시예에서 설명된 (1), (3) 내지 (5), 및 (7)의 특징에 더하여 하기의 특징들을 갖는다.
(8) 도 10에 도시된 에칭 공정에서, 인터폴리 절연막(23)에 대해 선택비를 갖는 폴리실리콘 에칭 조건이 이용된다. 그 때문에, 에칭은 인터폴리 절연막(23)에서 정지하도록 제어될 수 있다.
따라서, 그 후 수행되는 도 13에 도시된 에칭 공정에서, 에칭량은 제어 게이트 전극들(24)의 막 두께의 변화에 상관없이 제어될 수 있다. 이에 따라 오버 에칭 현상이 방지된다.
이것은 불순물 확산층들(51)의 깊이를 더욱 일정하게 하고, 더 균일한 반도체 메모리를 구현하는 것을 가능하게 한다.
(9) 제어 게이트 전극들(24)의 측벽들의 두께가 산화에 의해 증가하지 않기 때문에, 인터폴리 유전체막(71)의 매립 특성이 인터폴리 절연막(23)에서도 우수하게 되는 형상을 얻는 것이 가능하다.
본 실시예는 또한 제1 실시예에서 설명되었던 (2)와 비교되는 하기의 특징을 갖는다.
(2') 게이트 측벽 산화 공정에서, 인터폴리 절연막(23)의 측벽들과 접촉하는 부유 게이트 전극(22)이 산화하여 인터폴리 절연막(23)의 측벽들의 하부 측에(부유 게이트 전극(22) 근방에) 버즈빅을 형성함으로써, 막 두께를 증가시킨다.
따라서, 이 구조는, 버즈빅이 인터폴리 절연막(23)의 상부 및 하부 에지들 모두에서 형성되는 제1 실시예와는 다르지만, 하부 측의 막 두께의 증가에 의해 전계가 감소될 수 있다. 그 결과, 높은 신뢰도를 갖는 반도체 메모리가 구현될 수 있다.
또한, 인터폴리 절연막(23)의 두께는 제1 실시예에서의 두께보다 더 작지만, 이 막 두께가 작을수록 기입 특성이 더 좋아진다. 그러므로, 본 실시예에서는, 인터폴리 절연막(23)의 측벽들의 하부에서만 막 두께를 증가시킴으로써 신뢰도를 향상시키고 동시에 기입 특성을 확보하는 것이 가능하다.
(c) 제3 실시예
본 발명의 제3 실시예에 따른 불휘발성 메모리에 대해 하기에서 설명하겠다.
도 16에 도시된 바와 같이, 본 실시예의 구조는 측벽 절연막(31)이 부유 게이트 전극(22)의 중간 부분에 도달하도록 형성된다는 점에서 제1 및 제2 실시예와 다르다. 제1 및 제2 실시예에서와 같은 참조 부호들은 동일한 부분들을 나타내므로, 그에 대한 설명은 생략하겠다.
본 실시예에 따른 불휘발성 반도체 메모리의 제조 방법에 대해 도 17 내지 도 22를 참조하여 하기에서 설명하겠다.
먼저, 제1 및 제2 실시예들에서와 마찬가지의 방법으로, 터널 게이트 절연막(21), 부유 게이트 전극(22), 인터폴리 절연막(23), 제어 게이트 전극(24)(선택 게이트 전극(24)(SG), 데이터 선택선(24)(WL1), 및 데이터 선택선(24)(WL2)), 제어 게이트 저항 감소 금속막(25), 및 마스크 절연막(26)이 P형 반도체 기판(10) 상에적층됨으로써 도 2에 도시된 구조가 얻어진다.
도 17에 도시된 바와 같이, 리소그래피에 의해 패터닝된 레지스트를 마스크로서 사용하여 RIE 등의 에칭 기술을 사용함으로써 마스크 절연막(26), 제어 게이트 저항 감소 금속막(25), 제어 게이트 전극(24), 인터폴리 절연막(23), 및 부유 게이트 전극(22)을 부분적으로 에칭 제거한다.
부유 게이트 전극(22)의 에칭 깊이는 부유 게이트 전극(22)의 막 두께 범위 내에 표면을 갖는 소자 분리막(도시 안됨) 상에서 에칭을 중단함으로써 또는 고전압을 인가할 수 있도록 막 두께가 증가되어 있는 주변 트랜지스터의 게이트 산화막(도시 안됨)의 막 상부 표면 상에서 에칭을 중단함으로써 높은 제어 능력으로 설정될 수 있다.
도 18에 도시된 바와 같이, 2 내지 20 ㎚ 두께의 실리콘 질화막 또는 실리콘 산질화막으로 이루어진 측벽 절연막(31)이 전체 표면 상에 퇴적된다.
제1 및 제2 실시예들에서와 같이, 퇴적될 실리콘 질화막은 바람직하게는 800 ℃ 이하의 가열 공정에서 형성되는 것이 바람직하다. 이러한 실리콘 질화막은 디클로로실란계 실리콘 질화막 또는 테트라클로로실란계 또는 헥사클로로디실란계 실리콘 질화막일 수 있다.
그 다음 측벽 절연막(31)이 게이트 측벽 상에는 남지만 부유 게이트 전극(22)의 폴리실리콘 상면 상에는 남지 않게 되도록 이방성 에칭이 행해져 도 19에 도시된 형상을 얻게 된다.
더욱이, 마스크 절연막(26)을 에칭 마스크로서 사용하여 이방성 에칭에 의해부유 게이트 전극(22)을 가공함으로써 도 20에 도시된 형상을 얻게 된다. 터널 산화막(21)에 대한 에칭 손상을 복구하기 위해, 산화 분위기에서 어닐링에 의해 후산화 처리가 행해진다.
또한, 도 21에 도시된 바와 같이, 후산화 처리가 행해짐에 따라서 산화제와 폴리실리콘이 상호 반응하게 되어 부유 게이트 전극들(22)의 측벽들 상에 실리콘 산화막으로 이루어진 얇은 측벽 산화막(41)이 형성된다.
이러한 산화 공정에서, 상술한 제1 및 제2 실시예들에서와 같이, 부유 게이트 전극(22)이 측벽 산화막(41)과 터널 산화막(21) 사이의 접촉점에서 뾰족하게 되지 않게 하면서 동시에 이들 산화막의 점성률이 낮게 유지되도록, ISSG 산화 또는 1000 ℃ 이상에서의 고온 산화와 같은 산화 조건들을 선택하는 것이 가능하다.
측벽 산화막(41)은 또한 부유 게이트 전극(22)의 산화에 의해 형성되고 측벽 절연막(31)의 산소 조성비에 비해 더 큰 산소 조성비를 갖는 실리콘 산질화막일 수 있다.
이 후, 소스 및 드레인 영역들로서 기능하는 N형 불순물 확산층들(51)이 인, 비소 또는 안티몬 등의 불순물을 이온 주입함으로써 표면 농도가 1017내지 1021㎝-3이도록 형성되어 도 22에 도시된 구조를 얻는다.
제어 게이트 전극들(24)의 금속이 비정상적으로 산화하지 않기 때문에, 제어 게이트들 간의 항복 전압이 감소하지 않고, 불순물 확산층들(51)이 아무런 섀도잉의 영향도 받지 않고 균일하게 형성될 수 있다.
최종적으로, 예를 들어 TEOS, HTO, BSG, PSG, BPSG, 또는 HDP로 이루어진 50 내지 400 ㎚ 두께의 실리콘 산화막이 전체 표면 상에 퇴적되고 셀들 간의 부분들이 채워질 때까지 이방성으로 에칭됨으로써, 도 16에 도시된 부분 구조를 얻게 된다.
이 실시예는 제1 실시예에서 설명된 (1), (3) 내지 (5), 및 (7)의 특징들과, 제2 실시예에서 설명된 (9)의 특징들에 더하여 다음의 특징들을 갖는다.
(10) 인터폴리 절연막(23)의 측벽들이 측벽 절연막(31)으로 피복되고 그 결과 이들 측벽들이 게이트 후산화 분위기에 노출되지 않기 때문에 하이드로늄(hydronium) 이온 또는 수소의 침투를 방지할 수 있다. 따라서, 특허 참조 문헌 1에서 개시된 기술과는 달리, 예를 들어, Si 막이 인터폴리 절연막(23)에 함유되어 있는 경우에도 누설 전류의 증가가 방지될 수 있다. 또한, Al2O3막과 같은 고유전체 막이 사용되는 경우에도, 누설 전류를 증가시키지 않고 양호한 절연막을 형성할 수 있다.
본 실시예는 또한 제1 실시예에서 설명된 (2)와 제2 실시예에서 설명된 (2')에 비교되는 다음의 특징을 갖는다.
게이트 측벽 산화 공정에서, 인터폴리 절연막(23)의 측벽들과 접촉하는 제어 게이트 전극들(24)과 부유 게이트 전극들(22)의 부분들은 측벽 절연막(31)으로 피복되기 때문에 산화하지 않는다.
따라서, 인터폴리 절연막(23)의 측벽들의 상부 및 하부 에지들에 버즈빅이 형성되지 않으므로 막 두께가 증가하지 않는다. 제1 및 제2 실시예들에서와는 달리, 인터폴리 절연막(23)의 두께가 증가하지 않기 때문에 전계 집중이 감소될 수 없다.
그러나, 인터폴리 절연막(23)의 두께가 증가하지 않기 때문에 본 실시예는 기입 특성에서 우수하다.
(11) 인터폴리 절연막(23)의 측벽들이 게이트 전극 후산화 공정에서의 산화 분위기에 노출되지 않으므로, 인터폴리 절연막(23)의 측벽들에 버즈빅이 형성되는 일은 없다. 따라서, C2/(C1 + C2)로 표시되는 커패시턴스 비가 증가하고, 프로그램 특성이 향상된다. C1은 터널 산화막(21)의 커패시턴스를 나타내고, C2는 인터폴리 절연막(23)의 커패시턴스를 나타낸다.
(D) 제4 실시예
도 23은 본 발명의 제4 실시예에 따른 불휘발성 반도체 메모리의 회로 구성을 도시한다. 본 실시예에서는, 제1 실시예에 따른 반도체 메모리 구조가 NAND 셀 어레이에 적용된다.
제1 실시예에서와 동일한 참조 부호들은 동일한 구성 요소들을 나타내므로 이하에서 그 설명을 생략하기로 한다.
도 23은 NAND 셀 블록 NA(101)의 등가 회로를 도시한다. 도 24는 소자들의 평면 배열을 도시한다. 도 24는 도 23에 도시된 3개의 NAND 셀 블록들(NA101)이 병렬 배치된 구조를 도시한다. 특히 셀 구조를 명확하게 도시하기 위해, 제어 게이트 전극들(24) 아래의 평면 배열이 도 24에 도시되어 있다.
NAND 셀 블록(NA101)에서는, 각각이 부유 게이트 전극(22)을 갖는 MOS 트랜지스터인 불휘발성 반도체 메모리들(M0 내지 M15)이 직렬 접속되어 있다. 직렬 회로의 일단은 선택 트랜지스터(S1)를 경유하여 데이터 전송선(BL)에 접속된다. 직렬 회로의 다른 단은 선택 트랜지스터(S2)를 경유하여 공통 소스선(SL)에 접속된다.
트랜지스터들(M0 내지 M15, S1, 및 S2)이 P형 반도체 기판(10)(P형 웰) 상에 형성된다.
반도체 메모리들(M0 내지 M15)의 제어 전극들은 데이터 선택선들(WL0 내지 WL15)에 각각 접속된다.
또한, 데이터 선택선(BL)을 따라 배치된 다수의 NAND 반도체 메모리 블록들(NA101) 중 하나를 선택하고 선택된 반도체 메모리 블록을 데이터 전송선(BL)에 접속하기 위해, 선택 트랜지스터(S1)의 제어 전극이 블록 선택선(SSL)에 접속된다. 선택 트랜지스터(S2)의 제어 전극은 블록 선택선(GSL)에 접속된다.
본 실시예에서, 블록 선택선(SSL 및 GSL)은, 반도체 메모리들(M0 내지 M15)의 데이터 선택선들(WL0 내지 WL15)의 부유 게이트 전극(22)들과 동일한 도전층에 의해 지면의 수평 방향으로 인접한 다른 셀들(도시 안됨) 사이에 접속된다.
반도체 메모리 블록(NA101)은 적어도 하나의 블록 선택선(SSL)과 적어도 하나의 블록 선택선(GSL)만을 필요로 한다. 블록 선택선들(SSL 및 GSL)은 그 밀도를 증가시키기 위해 바람직하게는 데이터 선택선들(WL0 내지 WL15)과 동일한 방향으로 형성된다.
본 실시예에서, 16= 24개의 반도체 메모리들이 반도체 메모리 블록(NA101)에 접속된다. 그러나, 데이터 전송선(BL) 및 데이터 선택선들(WL0 내지 WL15)에 접속된 반도체 메모리들의 수는 복수이기만 하면 된다. 이 개수는 어드레스 디코딩을 수행하기 위해 2n(n은 양의 정수) 개가 바람직하다.
도 25는 도 24의 라인 B-B를 따라 절취한 종단면 구조를 도시한다. 도 26은 도 24의 라인 A-A를 따라 절취한 종단면 구조를 도시한다. 도 25는 반도체 메모리의 종단면 구조를 도시한다.
도 24, 25 및 26을 참조하면, 1014내지 1019㎝-3의 붕소 불순물 농도를 갖는 P형 반도체 기판(13) 상에 예를 들어 4 내지 20 ㎚ 두께의 실리콘 산화막 또는 산질화막으로 이루어진 터널 게이트 절연막들(21)(21(SSL), 및 21(GSL))을 개재하여 예를 들어 1018내지 1021㎝-3농도의 인 또는 비소가 도핑된 폴리실리콘으로 이루어진 10 내지 500 ㎚ 두께의 부유 게이트 전극들(22)(22(SSL), 22(GSL))이 형성된다.
부유 게이트 전극들(22)은 예를 들어, 실리콘 산화막으로 이루어진 소자 분리 절연막(110)이 형성되어 있지 않은 영역에서 P형 반도체 영역(13)과 자기정렬되게 형성된다.
예를 들어, 소자 분리 절연막(110)은 터널 게이트 절연막(21)과 부유 게이트 전극(22)을 반도체 영역(13)의 전체면 상에 퇴적하고, 이들이 반도체 영역(13)에 도달할 때까지 예를 들어, 0.05 내지 0.5 ㎛ 깊이까지 에칭함으로써 패터닝하고 이절연막을 매립함으로써 형성된다.
터널 게이트 절연막(21)과 부유 게이트 전극(22)이 상기와 같이 단차(steps)를 갖지 않는 전체면 표면 상에 형성될 수 있기 때문에, 균일성이 더 향상되고 양호한 특성들을 갖는 막 형성이 행해질 수 있다.
결과적인 구조체의 상부에, 인, 비소, 또는 붕소와 같은 불순물의 1017내지 1021㎝-3로 도핑된 폴리실리콘, Wsi 및 폴리실리콘의 적층 구조 또는 W 및 폴리실리콘의 적층 구조로 이루어진 10 내지 500 ㎚ 두께의 제어 게이트 전극들(24)이 5 내지 35 ㎚ 두께의 실리콘 산화막, 산질화막 또는 실리콘 산화막/실리콘 질화막/실리콘 산화막으로 이루어진 인터폴리 절연막(23)을 개재하여 형성된다.
도 24에 도시된 바와 같이, 인접한 반도체 메모리 블록들 간에 상호접속되도록 제어 게이트 전극들(24)이 지면의 수평 방향으로 블록 경계들까지 형성되어, 데이터 선택선들(WL0 내지 WL15)을 형성한다.
소거중의 부스트 회로 부하를 감소시키고 전력 소비를 억제하기 위해서는, P형 반도체 기판(11)과는 별도로 N형 반도체 영역(12)에 의해 P형 반도체 영역(13)에 전압을 인가하는 것이 바람직하다.
본 실시예의 게이트 형상에서, P형 반도체 영역(13)의 측벽들이 소자 분리 절연막(110)으로 피복된다. 따라서, 이들 측벽들은 부유 게이트 전극들(22)이 형성되기 전에 에칭에 의해 노출되지 않는다. 이에 따라 부유 게이트 전극(22)들이 반도체 영역(13) 아래에 위치하는 것이 방지된다.
따라서, 반도체 영역(13)과 소자 분리 절연막(110) 간의 경계에서, 게이트 전계의 집중 또는 임계치가 감소된 기생 트랜지스터의 형성을 방지하는 것이 가능하다.
더욱이, 기입 임계치가 전계 집중에 의해 감소되는 현상 즉, 소위 사이드워크(sidewalk) 현상이 거의 일어나지 않으므로 고신뢰성을 갖는 트랜지스터들이 형성될 수 있다.
또한, 제1 실시예에서와 같이, 도 26에 도시된 바와 같이, 마스크 절연막(26)과 제어 게이트 저항 감소 금속막(25)의 측벽들과, 제어 게이트 전극(24)의 상부의 측벽들이 예를 들어, 2 내지 20 ㎚ 두께의 실리콘 질화막 또는 실리콘 산질화막으로 이루어진 측벽 절연막(31)으로 피복된다.
또한, 실리콘 산화막으로 이루어진 측벽 절연막(42)이 제어 게이트 전극(24)의 하부의 측벽들에 형성되고, 실리콘 산화막으로 이루어진 측벽 절연막(41)이 부유 게이트 전극(22)의 측벽들 상에 형성되며, 소스 및 드레인 영역들로 기능하는 N형 불순물 확산층들(51)이 형성된다.
불순물 확산층들(51), 부유 게이트 전극(22), 및 제어 게이트 전극(24)은 부유 게이트 전극(22)에 축적된 전하량이 정보량으로서 사용되는 부유 게이트형 EEPROM 셀을 형성한다. 그 게이트 길이는 0.01 내지 0.5 ㎛이다.
이러한 반도체 메모리 구조는 앞서의 제1 실시예와 동일하므로 그 설명은 생략하기로 한다.
N형 불순물 확산층들(51)이 10 내지 500 ㎚ 깊이로 형성되고 예를 들어, 인,비소 또는 안티몬의 표면 농도가 1017내지 1021㎝-3이다. N형 불순물 확산층들(51)은 인접한 반도체 메모리들에 의해 공유되어 NAND 접속을 실현한다.
부유 게이트 전극(22)(SSL) 및 (22)(GSL)는 블록 선택선들(SSL 및 GSL)에 각각 접속되고, 부유 게이트형 EEPROM의 부유 게이트 전극과 동일층에 의해 형성된 게이트 전극들이다.
부유 게이트 전극(22)(SSL) 및 (22)(GSL)의 게이트 길이는 반도체 메모리 게이트 전극의 게이트 길이, 예를 들어 0.02 내지 1 ㎛ 보다 길다. 이에 따라 블록이 선택되는 상태 대비 아무런 블록도 선택되지 않는 상태의 온/오프 비를 증가시키고, 기입 에러 및 판독 에러를 방지하는 것이 가능해진다.
또한, 제어 게이트 전극(24)(SSL)의 한 쪽에 형성된 N형 불순물 확산층들(51d)이 컨택트 홀들(101d)에 형성된 컨택트들(102d)을 경유하여 예를 들어 W, WSi, Ti, TiN, 또는 Al로 이루어진 데이터 전송선들(104)(BL)에 접속되어 있다.
도 24에 도시되어 있지는 않지만, 데이터 전송선들(104)(BL)은, 인접하는 반도체 메모리 블록들에 접속되도록, 도 24의 지면의 수직 방향을 따라서 블록 경계들까지 형성된다.
다른 한편, 제어 게이트 전극(24)(GSL)의 한 쪽에 형성된 N형 불순물 확산층들(51S)이 컨택트 홀들(101S)에 형성된 컨택트들(102S)을 경유하여 소스선(SL)(도시되지 않음)에 접속되어 있다.
도 24에 도시되어 있지는 않지만, 소스선(SL)은, 인접하는 반도체 메모리 블록들에 접속되도록, 도 24의 지면의 수평 방향을 따라서 블록 경계들까지 형성된다. 소스선(SL)은 또한 N형 불순물 확산층들(51S)을 지면의 수평 방향으로 블록 경계들까지 형성함으로써 얻어질 수도 있다.
데이터 전송선들(BL)을 위한 컨택트들(102d) 및 소스선(SL)을 위한 컨택트들(102S)은 컨택트 홀들(101d 및 101S)을 N- 또는 P- 도핑된 폴리실리콘, W, WSi, Al, TiN, 또는 Ti로 채워서 얻어지는 도체 영역들이다. 소스선(SL), 데이터 전송선들(BL), 및 트랜지스터들 사이의 부분들은 예를 들어 실리콘 산화막 또는 실리콘 질화막으로 이루어진 층간 절연막(105)으로 채워진다.
데이터 전송선들(BL) 상에는, 예를 들어 실리콘 산화막, 실리콘 질화막 또는 폴리이미드로 이루어진 절연막 보호층(106)이 형성된다. 도시되어 있지는 않지만, 예를 들어 W, Al 또는 Cu로 이루어진 상부 배선들도 형성된다.
이 실시예는 제1 실시예의 특징들에 더하여 이하의 특징들을 갖는다.
(12) 이 실시예에서는, 복수의 셀들의 데이터가 공통 P형 반도체 영역(13)으로부터의 터널 주입에 의해 동시에 소거될 수 있다. 따라서, 다수의 비트들이 동시에 고속으로 소거될 수 있으며 이와 함께 소거 중의 전력 소비가 억제된다.
또한, 이 실시예는 측벽 절연막(31)의 형성에 의해 부유 게이트 전극(22)의 폭을 증가시키는 효과가 있다. 이것은 이하의 효과들을 얻는다.
(13) 도 6, 14, 및 20에 도시된 바와 같이, 부유 게이트 전극(22)의 폭은 리소그래피 정확도에 의해 결정되는 마스크 절연막(26)의 가공 치수와 관련하여 측벽 절연막(31)의 두께의 2배 양만큼 증가될 수 있다.
특히 NAND EEPROM에서는, 메모리 셀 트랜지스터들(M0 내지 M15)의 불순물 확산층들은, 다른 하나의 불순물 확산층이 비트선(BL)에 접속된 선택 트랜지스터(S1)의 하나의 불순물 확산층과, 다른 하나의 불순물 확산층이 소스선(SL)에 접속된 선택 트랜지스터(S2)의 하나의 불순물 확산층과의 사이에서 공유될 때 직렬로 접속된다. 따라서, 확산층 저항은 기생 저항으로서 기능한다. 이에 따라 판독 중에 비트선(BL) 상의 전류가 저감되어, 판독 시간이 연장된다.
이 실시예에서는, 게이트 전극의 폭의 증가에 따라 불순물 확산층의 길이가 감소하고, 불순물 확산층에서의 기생 저항이 저감한다. 따라서, 판독 전류가 증가하고, 이에 따라 판독 동작의 속도가 증가한다.
또한, NAND EEPROM에서는, 판독 중에 선택되지 않은 NAND 블록 또는 메모리 셀 트랜지스터로부터 또는 기입 상태 중의 메모리 셀 트랜지스터로부터의 누설 전류가 판독 에러의 원인이 된다. 이 누설 전류는 선택 트랜지스터 및 메모리 셀 트랜지스터의 게이트 길이가 감소함에 따라서 증가한다. 이는 트랜지스터의 오프-누설 전류(off-leakage current)가 쇼트 채널 효과(short channel effect)에 의해 증가하기 때문이다. 특히, 선택 트랜지스터의 컷오프 특성이 중요한 파라미터이다.
이 실시예에서는, 게이트 전극 폭의 증가에 따라 쇼트 채널 효과가 개선되고, 이에 따라 누설 전류가 저감하여, 판독 에러에 대한 마진이 개선된다. 특히, 메모리 셀 트랜지스터들(M0 내지 M15)뿐만 아니라 선택 트랜지스터들(S1 및 S2)의 게이트 길이들이, NAND 길이, 즉 소스선(SL)의 컨택트와 비트선(BL)의 컨택트 사이의 거리를 변화시키지 않고도 증가될 수 있다. 이에 따라 밀도를 증가시키고 그와동시에 반도체 메모리의 판독 특성을 향상시키는 것이 가능해진다.
(E) 제5 실시예
이하에서는 본 발명의 제5 실시예에 따른 불휘발성 반도체 메모리에 대해 설명하겠다.
이 실시예에서는, 제2 실시예의 반도체 메모리 구조가 NAND 셀 어레이에서 이용된다. 제2 실시예에서와 동일한 참조 부호는 동일한 구성요소들을 나타내므로, 그에 대한 설명은 생략하겠다. 또한 등가 회로 구성 및 평면 배열 역시 도 23 및 24에 도시된 것들과 유사하므로, 이에 대한 설명도 생략하겠다.
도 27은 도 24에서의 라인 A-A를 따라 취한 종단면도를 도시한다.
제2 실시예에서와 같이, 마스크 절연막(26), 제어 게이트 저항 감소 금속막(25), 및 제어 게이트 전극(24)의 측벽들이 예를 들어 2 내지 20 ㎚ 두께의 실리콘 질화막 또는 실리콘 산질화막으로 이루어진 측벽 절연막(31)으로 피복되어 있다.
실리콘 산화막으로 이루어진 측벽 절연막(41)이 부유 게이트 전극(22)의 측벽들 상에 형성되어 있다. 소스 및 드레인 영역들로서 기능하는 N형 불순물 확산층들(51)도 형성되어 있다.
불순물 확산층들(51), 부유 게이트 전극(22), 및 제어 게이트 전극(24)은, 부유 게이트 전극(22)에 축적된 전하량이 정보량으로서 이용되는 부유 게이트형 EEPROM을 형성한다.
이 실시예는 제2 실시예의 특징들에 더하여 제4 실시예에서 설명된 특징들 (12) 및 (13)을 갖는다.
(F) 제6 실시예
이하에서는 본 발명의 제6 실시예에 따른 불휘발성 반도체 메모리에 대해 설명하겠다.
이 실시예에서는, 제3 실시예의 반도체 메모리 구조가 NAND 셀 어레이에서 이용된다. 제2 실시예에서와 동일한 참조 부호는 동일한 구성요소들을 나타내므로, 그에 대한 설명은 생략하겠다. 또한 등가 회로 구성 및 평면 배열 역시 도 23 및 24에 도시된 것들과 유사하므로, 이에 대한 설명도 생략하겠다.
도 28은 도 24에서의 라인 A-A를 따라 취한 종단면도를 도시한다.
제3 실시예에서와 같이, 마스크 절연막(26), 제어 게이트 저항 감소 금속막(25), 제어 게이트 전극(24), 및 인터폴리 절연막(23)의 측벽들 및 부유 게이트 전극(22)의 상부의 측벽들이 예를 들어 2 내지 20 ㎚ 두께의 실리콘 질화막 또는 실리콘 산질화막으로 이루어진 측벽 절연막(31)으로 피복되어 있다.
실리콘 산화막으로 이루어진 측벽 절연막(41)이 부유 게이트 전극(22)의 하부의 측벽들 상에 형성되어 있다. 소스 및 드레인 영역들로서 기능하는 N형 불순물 확산층들(51)도 형성되어 있다.
불순물 확산층들(51), 부유 게이트 전극(22), 및 제어 게이트 전극(24)은, 부유 게이트 전극(22)에 축적된 전하량이 정보량으로서 이용되는 부유 게이트형 EEPROM을 형성한다.
이 실시예는 제3 실시예의 특징들에 더하여 제4 및 제5 실시예들에서 설명된 특징들 (12) 및 (13)을 갖는다.
상술한 바와 같이, 각각의 실시예에 따른 불휘발성 반도체 메모리에서는, 제어 게이트 전극을 형성하는 금속층의 측벽들이 게이트 측벽 산화 공정에서 측벽 절연막으로 피복되므로, 이 금속층은 비정상적으로 산화하지 않아서, 게이트 전극으로서의 정상적인 형상 및 치수가 유지될 수 있다. 따라서, 그 후에 게이트 전극을 마스크로 이용하여 불순물을 이온 주입함으로써 불순물 확산층들이 정상적으로 형성될 수 있고, 이에 따라 수율이 향상된다.
상기 실시예들은 단지 예들일 뿐이므로 본 발명을 한정하지 않는다. 예를 들면, 소자 분리막들 및 절연막들을 형성하는 방법은 실리콘이 실리콘 산화막 또는 실리콘 질화막으로 변환되는 상기 실시예들의 방법에 한정되지 않고, 예를 들어, 퇴적된 실리콘에 산소 이온을 주입하는 방법 또는 퇴적된 실리콘을 산화시키는 방법을 이용하는 것도 가능하다.
게다가, 인터폴리 절연막(23)은 TiO2막, Al2O3막, 탄탈 산화막, 스트론튬 티탄산염 막(strontium titanate film), 바륨 티탄산염 막(barium titanate film), 지르코늄 납 티탄산염 막(zirconium lead titanate film), ZrSiO 막, HFSiO 막, ZrSiON 막, 또는 HFSiON 막, 또는 이들 막 중 임의의 것의 적어도 2층을 갖는 적층막일 수도 있다.
측벽 절연막(31) 및 마스크 절연막(26)은 단지 내산화성 절연막이기만 하면 된다. 예들 들면, Al2O3막, ZrSiO 막, HFSiO 막, ZrSiON 막, 또는 HFSiON 막, Si 막, 또는 SiON 막, 또는 이들 막 중 임의의 것의 적어도 2층을 갖는 적층막이 있다.
상기 실시예들 각각에서는, P형 기판이 반도체 기판으로서 이용된다. 그러나, 이 반도체 기판은 임의의 실리콘 함유 단결정 반도체 기판일 수 있다. 예를 들면, N형 반도체 기판, SOI 기판의 SOI 실리콘 층, SiGe 혼합 결정층, 및 SiGeC 혼합 결정층이 있다.
더욱이, 상기 실시예들 각각에서는 P형 반도체 기판 상에 N형 MOSFET이 형성되지만, N형 반도체 기판 상에 P형 MOSFET이 형성될 수도 있다. 이 경우, 상기 실시예들에서의 N형 및 P형은 각각 P형 및 N형으로 대체되고, 상기 실시예들에서의 도핑 불순물 As, P, 또는 Sb는 IN 또는 B로 대체된다.
또한, 제어 게이트 전극으로서는, Si 반도체, SiGe 혼합 결정, 또는 SiGeC 혼합 결정, 또는 이들 재료의 적층 구조를 이용하는 것이 가능하다.
제어 게이트 저항 감소 금속층으로서는, TiSi, NiSi, CoSi, TaSi, WSi, 또는 MOSi와 같은 실리사이드 또는 폴리사이드, 또는 Ti, Al, Cu, TiN, 또는 W와 같은 금속을 이용하는 것이 가능하다.
상기 실시예들 각각은 NAND 반도체 메모리를 예로 하여 설명되어 있다. 그러나, 제1 내지 제3 실시예들은 NOR 반도체 메모리 또는 독립형(stand-alone) 반도체 메모리에도 적용 가능하다.
제어 게이트 저항 감소 금속막으로서 W가 이용될 경우에는, 이 제어 게이트 저항 감소 금속막과 제어 게이트 전극 사이에 예를 들어 WN 또는 WSi로 이루어진 0.5 내지 10 ㎚ 두께의 장벽 금속이 형성되는 것이 바람직하다. 이것은 게이트 구조가 적층된 후에 수행되는 가열 공정에서 계면의 요철을 방지하기 위해서이다.
또한, 상기 실시예들은 본 발명의 기술적 범위를 벗어나지 않고서 다양하게 변경될 수 있다.
본 발명의 각 실시예에 따른 불휘발성 반도체 메모리에서는, 제어 게이트 전극을 형성하는 금속층의 측벽들이 게이트 측벽 산화 공정에서 측벽 절연막으로 피복되므로, 이 금속층은 비정상적으로 산화하지 않아서, 게이트 전극으로서의 정상적인 형상 및 치수가 유지될 수 있다. 따라서, 그 후에 게이트 전극을 마스크로 이용하여 불순물을 이온 주입함으로써 불순물 확산층들이 정상적으로 형성될 수 있고, 이에 따라 수율이 향상된다.
Claims (14)
- 전기적으로 정보 기입 및 소거가 가능한 불휘발성 반도체 메모리로서,반도체 기판과;상기 반도체 기판의 표면 부분에 소정의 간격을 두고 형성된 소스 영역 및 드레인 영역과;상기 소스 영역과 드레인 영역 사이에 위치하는 채널 영역과;상기 채널 영역 상에 제1 절연막을 개재하여 형성된 부유 게이트 전극과;상기 부유 게이트 전극 상에 제2 절연막을 개재하여 형성된 반도체층 및 상기 반도체층 상에 형성된 금속층을 포함하는 제어 게이트 전극과;상기 제어 게이트 전극 상에 형성된 내산화성(oxidation-resistant) 제3 절연막을 포함하고,상기 불휘발성 반도체 메모리는, 적어도 상기 금속층의 측벽들을 피복하도록 형성된 내산화성 제4 절연막을 더 포함하고,상기 제4 절연막은 상기 금속층의 측벽들로부터 적어도 상기 제어 게이트 전극의 상기 반도체층의 측벽들의 부분들까지 형성되어 있는 불휘발성 반도체 메모리.
- 불휘발성 반도체 메모리로서,적어도 2개의 메모리 셀들의 직렬 회로와;2개의 선택 트랜지스터를 포함하되,상기 메모리 셀들 각각은,반도체 기판과,상기 반도체 기판의 표면 부분에 소정의 간격을 두고 형성된 소스 영역 및 드레인 영역과,상기 소스 영역과 드레인 영역 사이에 위치하는 채널 영역과,상기 채널 영역 상에 제1 절연막을 개재하여 형성된 부유 게이트 전극과,상기 부유 게이트 전극 상에 제2 절연막을 개재하여 형성된 반도체층 및 상기 반도체층 상에 형성된 금속층을 포함하는 제어 게이트 전극과,상기 제어 게이트 전극 상에 형성된 내산화성 제3 절연막과,상기 제어 게이트 전극의 상기 반도체층의 측벽들 및 상기 금속층의 측벽들을 피복하도록 형성된 내산화성 제4 절연막을 포함하고,상기 선택 트랜지스터들 각각은, 상기 소스 영역 및 드레인 영역, 채널 영역, 부유 게이트 전극, 제어 게이트 전극, 및 제1, 제2, 제3, 및 제4 절연막들을 포함하고, 상기 선택 트랜지스터들은 상기 직렬 회로의 2개의 단부에 접속되고,상기 메모리 셀들 및 선택 트랜지스터들은 동일 도전형을 갖는 반도체 영역들에 형성된 전계 효과 트랜지스터들인 불휘발성 반도체 메모리.
- 전기적으로 정보 기입 및 소거가 가능한 불휘발성 반도체 메모리로서,반도체 기판과;상기 반도체 기판의 표면 부분에 소정의 간격을 두고 형성된 소스 영역 및 드레인 영역과;상기 소스 영역과 드레인 영역 사이에 위치하는 채널 영역과;상기 채널 영역 상에 제1 절연막을 개재하여 형성된 부유 게이트 전극과;상기 부유 게이트 전극 상에 제2 절연막을 개재하여 형성된 반도체층 및 상기 반도체층 상에 형성된 금속층을 포함하는 제어 게이트 전극과;상기 제어 게이트 전극 상에 형성된 내산화성 제3 절연막을 포함하고,상기 불휘발성 반도체 메모리는, 상기 금속층의 측벽들을 피복하고 또한 상기 제어 게이트 전극의 상기 반도체층의 측벽들로부터 상기 부유 게이트 전극의 측벽들의 부분들까지의 영역들을 피복하도록 형성된 내산화성 제4 절연막을 더 포함하는 불휘발성 반도체 메모리.
- 제1항 내지 제3항 중 어느 한 항에 있어서, 전하 축적 전극을 산화시킴으로써 적어도 상기 부유 게이트 전극의 측벽들의 부분들 상에 제5 절연막이 형성되고,상기 제5 절연막이 상기 반도체층의 측벽들 상에 형성된 상기 제1 절연막과 접촉하는 상기 부유 게이트 전극의 부분들에서의 상기 제5 절연막의 두께가, 상기 제5 절연막이 상기 제1 또는 제2 절연막과 접촉하지 않는 부분들에서의 그 두께보다 크게 되어 있는 불휘발성 반도체 메모리.
- 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제5 절연막은, 실리콘 산화막 및 실리콘 질화막으로 이루어진 그룹으로 선택된 재료로 형성되고, 상기 제4 절연막의 산소 조성비보다 큰 산소 조성비를 갖는 불휘발성 반도체 메모리.
- 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 금속층은 W 및 WSi로 이루어진 그룹으로부터 선택된 재료로 형성되는 불휘발성 반도체 메모리.
- 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 금속층은 2.2 이하의 Si/W 비를 갖는 WSi로 형성되는 불휘발성 반도체 메모리.
- 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제4 절연막은 실리콘 질화막으로 형성되는 불휘발성 반도체 메모리.
- 제1항 또는 제3항에 있어서,적어도 2개의 인접 메모리 셀들 -이들 메모리 셀 각각은 상기 소스 영역 및 드레인 영역, 채널 영역, 부유 게이트 전극, 제어 게이트 전극, 및 제1, 제2, 제3, 및 제4 절연막을 포함하고, 이들 메모리 셀은 상기 소스 영역 및 드레인 영역을 공유함- 과;상기 인접 메모리 셀들의 상기 제어 게이트 전극들 사이에 매립된 제6 절연막을 더 포함하는 불휘발성 반도체 메모리.
- 제1항 또는 제3항에 있어서,적어도 2개의 메모리 셀들의 직렬 회로 -상기 메모리 셀들 각각은 상기 소스 영역 및 드레인 영역, 채널 영역, 부유 게이트 전극, 제어 게이트 전극, 및 제1, 제2, 제3, 및 제4 절연막을 포함함- 와;2개의 선택 트랜지스터 -이들 선택 트랜지스터 각각은 상기 소스 영역 및 드레인 영역, 채널 영역, 부유 게이트 전극, 제어 게이트 전극, 및 제1, 제2, 제3, 및 제4 절연막을 포함하고, 이들 선택 트랜지스터는 상기 직렬 회로의 2개의 단부에 접속됨- 를 포함하고,상기 메모리 셀들 및 선택 트랜지스터들은 동일 도전형을 갖는 반도체 영역들에 형성된 전계 효과 트랜지스터들인 불휘발성 반도체 메모리.
- 제1항에 있어서, 상기 제4 절연막은 인터폴리(interpoly) 절연막 위쪽에 형성되는 불휘발성 반도체 메모리.
- 반도체 기판 상에, 제1 절연막, 부유 게이트 전극으로 기능하는 도전막, 제2 절연막, 제어 게이트 전극으로 기능하는 반도체층 및 금속층, 및 제3 절연막을 호명한 순서대로 형성하는 단계와;상기 제3 절연막, 상기 금속층, 및 상기 반도체층의 상부를 게이트 전극의 형상으로 패터닝하는 단계와;상기 제3 절연막, 금속층, 및 반도체층의 표면들 상에 제4 절연막을 형성하는 단계와;상기 제4 절연막이 상기 제3 절연막, 금속층, 및 반도체층의 측벽들 상에는 잔류하고, 상기 반도체층의 상부 표면 상에는 잔류하지 않도록 상기 제4 절연막을 에칭하는 단계와;상기 제3 절연막을 마스크로 이용하여 상기 반도체층, 금속층, 제2 절연막, 및 도전막을 전극 형상으로 에칭 및 패터닝하여, 상기 부유 게이트 전극 및 제어 게이트 전극을 형성하는 단계와;후산화(post-oxidation) 처리를 행하여, 상기 제4 절연막으로 피복되지 않은, 상기 반도체층의 측벽들의 부분들 상에, 및 상기 도전막의 측벽들 상에 측벽 산화막을 형성하는 단계와;상기 부유 게이트 전극 및 제어 게이트 전극을 마스크로 이용하여 상기 반도체 기판의 표면 부분에 불순물을 이온 주입하여, 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 불휘발성 반도체 메모리의 제조 방법.
- 반도체 기판 상에, 제1 절연막, 부유 게이트 전극으로 기능하는 도전막, 제2 절연막, 제어 게이트 전극으로 기능하는 반도체층 및 금속층, 및 제3 절연막을 호명한 순서대로 형성하는 단계와;상기 제3 절연막, 금속층, 및 반도체층을 게이트 전극의 형상으로 패터닝하는 단계와;상기 제3 절연막, 금속층, 반도체층, 제2 절연막의 표면들 상에 제4 절연막을 형성하는 단계와;상기 제4 절연막이 상기 제3 절연막, 금속층, 및 반도체층의 측벽들 상에는 잔류하고, 상기 제4 및 제2 절연막들이 상기 도전막의 상부 표면 상에는 잔류하지 않도록 상기 제4 및 제2 절연막들을 에칭하는 단계와;상기 제3 절연막을 마스크로 이용하여 상기 반도체층, 금속층, 제2 절연막, 및 도전막을 전극 형상으로 에칭 및 패터닝하여, 상기 부유 게이트 전극 및 제어 게이트 전극을 형성하는 단계와;후산화 처리를 행하여 상기 도전막의 측벽들 상에 측벽 산화막을 형성하는 단계와;상기 부유 게이트 전극 및 제어 게이트 전극을 마스크로 이용하여 상기 반도체 기판의 표면 부분에 불순물을 이온 주입하여, 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 불휘발성 반도체 메모리의 제조 방법으로서,이렇게 제조된 불휘발성 반도체 메모리는,적어도 2개의 메모리 셀들의 직렬 회로 -상기 메모리 셀들 각각은 상기 소스 영역 및 드레인 영역, 채널 영역, 부유 게이트 전극, 제어 게이트 전극, 및 제1, 제2, 제3, 및 제4 절연막을 포함함- 와;2개의 선택 트랜지스터 -이들 선택 트랜지스터 각각은 상기 소스 영역 및 드레인 영역, 채널 영역, 부유 게이트 전극, 제어 게이트 전극, 및 제3 절연막을 포함하고, 이들 선택 트랜지스터는 상기 직렬 회로의 2개의 단부에 접속됨-를 포함하는 불휘발성 반도체 메모리의 제조 방법.
- 반도체 기판 상에, 제1 절연막, 부유 게이트 전극으로 기능하는 도전막, 제2 절연막, 제어 게이트 전극으로 기능하는 반도체층 및 금속층, 및 제3 절연막을 호명한 순서대로 형성하는 단계와;상기 제3 절연막, 상기 금속층, 상기 반도체층, 및 상기 도전막의 상부를 게이트 전극의 형상으로 패터닝하는 단계와;상기 제3 절연막, 금속층, 반도체층, 및 도전막의 표면들 상에 제4 절연막을 형성하는 단계와;상기 제4 절연막이 상기 제3 절연막, 금속층, 반도체층, 및 도전막의 측벽들 상에는 잔류하고, 상기 도전막의 상부 표면 상에는 잔류하지 않도록 상기 제4 절연막을 에칭하는 단계와;상기 제3 절연막을 마스크로 이용하여 상기 반도체층, 금속층, 제2 절연막, 및 도전막을 전극 형상으로 에칭 및 패터닝하여, 상기 부유 게이트 전극 및 제어 게이트 전극을 형성하는 단계와;후산화 처리를 행하여, 상기 제4 절연막으로 피복되지 않은, 상기 도전막의 측벽들의 부분들 상에 측벽 산화막을 형성하는 단계와;상기 부유 게이트 전극 및 제어 게이트 전극을 마스크로 이용하여 상기 반도체 기판의 표면 부분에 불순물을 이온 주입하여, 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 불휘발성 반도체 메모리의 제조 방법.
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