KR100680465B1 - 플래시 메모리 소자의 제조 방법 - Google Patents

플래시 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 게이트 라인 형성 후 게이트 라인들 사이에 HDP 산화막을 플로팅 게이트 높이로 형성한 후 나머지 공간에 질화막으로 스페이서를 형성하여 플로팅 게이트 간의 캐피시턴스를 낮추고, 이온 주입 공정을 진행한 후 스페이서를 제거 하여 소자의 콘택 마진을 확보하는 플래시 메모리 소자의 제조 방법이 개시된다.
게이트 라인, 플로팅 게이트 캐피시턴스, 스페이서, 질화막

Description

플래시 메모리 소자의 제조 방법{Method for manufacturing flash memory device}
도 1a 및 도 1b는 종래의 플래시 메모리 소자의 제조 방법을 나타내는 소자의 단면도이다.
도 2a 및 도 2d는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 나타내는 소자의 단면도이다.
<도면의 주요 부분에 대한 설명>
10, 100 : 반도체 기판 11. 101 : 플로팅 게이트
12, 102 : 제 1 폴리 실리콘막 13, 103 : 유전체막
14, 104 : 제 2 폴리 실리콘막 15, 105 : 캡핑막
16, 106 : 게이트 라인 17, 107 : 이온 주입 영역
18, 108 : 버퍼 산화막 19 : 질화막
109 : HDP 산화막 20, 110 : 게이트 스페이서
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 게이트 라인들 사이에 HDP 산화막을 플로팅 게이트 높이로 형성하고, 후속으로 질화막을 이용한 게이트 스페이서를 형성하는 방법에 관한 것이다.
일반적으로 플래시 메모리 소자는 드레인 영역의 에지에서 전기장이 강하게 형성될 경우 핫 캐리어(hot carrier)가 증가되어 소자의 특성을 열화시키기 때문에 이를 방지하기 위해 게이트 라인 측벽에 절연 물질로 된 게이트 스페이서(gate spacer)를 형성한다. 이때, 게이트 스페이서는 소스/드레인 영역을 형성하기 위한 고농도 이온 주입 공정시 이온 주입 마스크로 사용되며, 70nm급 소자에서 소자의 고집적화를 위해 고농도 이온 주입 공정 후 제거하는 것이 좋다.
도 1a 및 도 1b를 참조하여 종래 기술에 의한 플래시 메모리 소자의 제조 공정을 설명하면 다음과 같다.
도 1a를 참조하면, 활성 영역과 소자 분리 영역으로 구분되어진 반도체 기판(10)상에 통상의 공정으로 터널 산화막(11), 플로팅 게이트용 제 1 폴리 실리콘막(12), ONO 구조의 유전체막(13), 콘트롤 게이트용 제 2 폴리 실리콘막(14), 및 캡핑막(15)을 순차적으로 형성한다. 그 후, 사진 식각 공정을 이용하여 캡핑 산화막(15), 제 2 폴리 실리콘막(14), 유전체막(13), 제 1 폴리 실리콘막(12), 및 터널 산화막(11)을 순차적으로 식각하여 소정 패턴의 게이트 라인(16)을 형성한다. 그 후, 이온 주입 공정을 진행하여 게이트 라인(16)에 자기 정렬 되는 이온 주입 영역(17)을 형성한다.
도 1b를 참조하면, 게이트 라인(16)을 포함하는 반도체 기판(10) 전체 구조 상에 완충용 버퍼 산화막(18)을 형성하고, 후속 에치백 공정시 반도체 기판(10)의 식각 손상을 방지하는 질화막(19)을 형성한다. 그 후, 질화막(19)을 포함한 반도체 기판(10) 전체 구조 상에 스페이서 형성용 산화막(20)을 형성하고, 에치백 공정으로 게이트 라인(16) 측벽에만 산화막(20)을 잔류시켜 게이트 스페이서(20)를 형성한다.
상술한 바와 같이 산화막을 이용하여 게이트 스페이서를 형성하면 워드 라인의 캐피시턴스(capacitance)가 감소하여 셀의 디스터브(disturb) 특성이 향상되지만 습식 식각 방식으로 에치백 공정을 실시할 수 없다. 이로 인하여 게이트 스페이서를 제거할 수 없어 소자의 사이즈가 커지고, 이는 네트 다이(Net Die)가 감소하는 단점이 발생한다. 반면, 질화막으로 스페이서를 형성할 경우 질화막 스페이서가 플로팅 게이트 라인들 사이에 잔류하여 플로팅 게이트의 캐피시턴스가 증가하여 셀의 디스터브 특성이 나빠지게 된다.
따라서 본 발명은 플래시 메모리 소자의 게이트 형성 후, 메모리 셀의 게이트 라인들 사이에 플로팅 게이트의 높이까지 HDP 산화막을 형성하고, 질화막으로 셀렉트 트랜지스터의 게이트 라인 측벽에 게이트 스페이서를 형성함으로써, 소자의 디스터브 특성을 향상시키고 후속 에치백 공정으로 스페이서를 제거 하여 소자의 사이즈를 줄이는데 있다.
본 발명에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판 상에 게이트 라인들이 형성되는 단계와, 상기 게이트 라인들을 포함한 반도체 기판 상에 버퍼 산화막이 형성되는 단계와, 상기 게이트 라인들 사이의 영역에 소정의 높이로 HDP 산화막을 형성하는 단계, 및 상기 게이트 라인들의 노출된 측벽에 질화막 스페이서르 ㄹ형성하는 단계를 포함한다.
본 발명에 따른 플래시 메모리 소자의 제조 방법은 셀렉트 트랜지스터의 게이트 라인들과 메모리 셀의 게이트 라인들이 형성된 반도체 기판이 제공되는 단계와, 상기 반도체 전체 구조 상에 버퍼 산화막을 형성하는 단계와, 상기 셀렉트 트랜지스터의 게이트 라인과 상기 메모리 셀의 게이트 라인들 사이의 영역과 메모리 셀 게이트 라인들 사이의 영역에만 HDP 산화막을 소정의 높이로 형성하는 단계와, 상기 셀렉트 트랜지스터의 상기 게이트 라인들과 상기 메모리 셀의 상기 게이트 라인들 포함한 반도체 기판 전면에 질화막을 증착하고, 식각 공정으로 질화막을 상기 셀렉트 트랜지스터의 게이트 라인들의 측벽에만 잔류시켜 게이트 스페이서를 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a를 참조하면, 활성 영역과 소자 분리 영역으로 구분되어진 반도체 기판(100)상에 통상의 공정으로 터널 산화막(101), 플로팅 게이트용 제 1 폴리 실리콘막(102), 유전체막(103), 콘트롤 게이트용 제 2 폴리 실리콘막(104), 및 캡핑막(105)을 순차적으로 형성한다. 유전체막(103)은 제 1 산화막, 질화막, 및 제 2 산화막이 순차적으로 적층된 ONO 구조를 사용한다. 그 후 사진 식각 공정을 이용하여 캡핑 산화막(105), 제 2 폴리 실리콘막(104), 유전체막(103), 제 1 폴리 실리콘막(102), 및 터널 산화막(101)을 순차적으로 식각하여 셀레트 트랜지스터의 게이트 라인들(SSL 및 DSL)과 메모리 셀의 게이트 라인들(Cell)을 형성한다. 그 후, 이온 주입 공정을 진행하여 이온 주입 영역(107)을 형성한다.
상기 플로팅 게이트 및 콘트롤 게이트의 형성은 본 발명이 속하는 분야에서 통상의 지식을 갖는 자에 의해 여러 형태의 변형 및 개량된 공정으로 실시될 수 있으며, 본 발명은 상기 변형 및 개량된 공정으로 형성된 플로팅 게이트 및 콘트롤 게이트에 대하여 적용 가능함은 당연하다.
도 2b를 참조하면, 게이트(106)들을 포함한 반도체 기판(100) 전체 구조 상에 버퍼 산화막(108)을 형성한다. 그 후, 버퍼 산화막(108)을 포함한 반도체 기판(100) 전체 구조 상에 HDP 산화막(109)을 형성한다. 이때, HDP 산화막(109)은 셀렉트 트랜지스터 게이트 라인(DSL 또는 SSL)과 메모리 셀 게이트 라인(Cell) 사이에 플로팅 게이트(102) 높이 이상으로 형성하는 것이 바람직하다. 또한 셀 게이트 라인(Cell)들 사이에도 플로팅 게이트(102) 높이 이상으로 형성하는 것이 바람직하 다.
도 2c를 참조하면, 에치백 공정으로 HDP 산화막(109)를 식각하여 게이트 라인(106)들 사이에만 HDP 산화막이 잔류하도록 한다. 이 때, 게이트 라인(106)들 사이의 HDP 산화막(109)이 플로팅 게이트(102) 높이 만큼 잔류하도록 하는 것이 바람직하다. 에치백 공정시 메모리 셀 게이트 라인(Cell)들 간의 사이가 좁기 때문에 다른 부분 특히, 셀렉트 트랜지스터의 게이트 라인 사이의 HDP 산화막은 제거되고, 메모리 셀의 게이트 라인들 사이의 HDP 산화막은 잔류하게 된다.
도 2d를 참조하면, 게이트 라인(106)들을 포함한 반도체 기판(100) 전체 구조 상에 질화막(110)을 형성한다. 그 후, 식각 공정으로 셀렉트 트랜지스터 게이트 라인들(SSL 및 DSL) 측벽에만 질화막(110)을 잔류시켜 게이트 스페이서(110)를 형성한다. 이때, 게이트 스페이서(110)는 소스/드레인 영역(미도시)을 형성하기 위한 고농도 이온 주입 공정시 이온 주입 마스크로 사용되며, 고농도 이온 주입 공정 후 습식 식각 공정으로 제거된다. 이로 인하여 소자의 콘택 마진이 확보된다.
상기에서와 같이 본 발명에 따른 플래시 메모리 소자는 게이트 라인(106)들 사이에 플로팅 게이트(102) 높이의 HDP 산화막이 형성되어 있기 때문에, 플로팅 게이트(102) 사이의 캐피시턴스가 낮아진다. 이를 수식적으로 설명하면 다음과 같다.
1) 플로팅 게이트 사이에 버퍼 산화막, 질화막, 스페이서용 산화막이 형성되어 있는 경우, 플로팅 게이트간 전체 캐피시턴스(Ctotal)를 버퍼 산화막 캐피시턴스(Cox1)와 질화막 캐피시턴스(Cnit)와 스페이서용 산화막의 캐피시턴스(Cox2)를 이 용하여 구하면 다음과 같다.
1/Ctotal＝ 1/Cox1＋1/Cnit＋1/Cox2 이고, Cnit＝1.87Cox_inter, Cox1＝Cox2 이므로,
1/Ctotal＝1/Cox＋1/＝1.87Cox_inter＋1/Cox
＝2/Cox＋1/＝1.87Cox_inter
＝(2×1.87Cox＋Cox_inter)/(1.87Cox×Cox_inter)
따라서 Ctotal＝(1.87Cox×Cox_inter)/(2×1.87Cox＋Cox_inter)이다.
이때 Cox_inter≒Cox이면,
Ctotal≒1.87Cox/4.74＝0.3945Cox
2) 플로팅 게이트 사이에 버퍼 산화막과 HDP 산화막만 있을 경우, 플로팅 게이트간 캐피시턴스(Ctotal)를 버퍼 산화막 캐피시턴스(Cox1)와 HDP 산화막 캐피시턴스(Cox2)를 이용하여 구하면 다음과 같다.
1/Ctotal＝1/Cox＋1/Cox_inter＋1/Cox2
＝2/Cox＋1/Cox_inter
＝(2/Cox＋Cox_inter)/(Cox×Cox_inter)
따라서 Ctotal＝(Cox×Cox_inter)/(2/Cox＋Cox_inter)
Ctotal≒Cox/3＝0.3333Cox
따라서 플로팅 게이트 사이에 버퍼 산화막과 HDP 산화막만 형성되어 있는 경 우가 버퍼 산화막, 질화막, 및 스페이서용 산화막이 형성되어 있는 경우보다 약 15.5%의 플로팅 게이트 캐피시턴스 감소 효과가 있다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
따라서 본발명에 따르면, 버퍼 산화막을 형성한 후 게이트 라인들 사이에 플로팅 게이트 높이의 HDP 산화막을 형성하여 플로팅 게이트의 캐패시턴스를 감소시키고, 질화막을 이용한 스페이서 형성으로 인하여 후속 이온 주입 공정후 스페이서를 제거 할 수 있어 소자의 사이즈 증가를 억제한다.

Claims (6)

  1. 반도체 기판 상에 게이트 라인들이 형성되는 단계;
    상기 게이트 라인들을 포함한 반도체 기판 상에 버퍼 산화막이 형성되는 단계;
    상기 게이트 라인들 사이의 셀영역에 소정의 높이로 HDP 산화막을 형성하는 단계; 및
    상기 게이트 라인들의 노출된 측벽에 질화막 스페이서를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 HDP 산화막의 높이는 상기 게이트 라인의 플로팅 게이트 높이와 같거나 높은 플래시 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상시 스페이서는 상기 게이트 라인들을 포함한 반도체 기판 전면에 질화막을 증착하고, 식각 공정으로 상기 질화막을 상기 게이트 라인들 측벽에만 잔류시켜 형성하는 플래시 메모리 소자의 제조 방법
  4. 셀렉트 트랜지스터의 게이트 라인들과 메모리 셀의 게이트 라인들이 형성된 반도체 기판이 제공되는 단계;
    상기 반도체 전체 구조 상에 버퍼 산화막을 형성하는 단계;
    상기 셀렉트 트랜지스터의 게이트 라인과 상기 메모리 셀의 게이트 라인들 사이의 영역과 메모리 셀 게이트 라인들 사이의 영역에만 HDP 산화막을 소정의 높이로 형성하는 단계; 및
    상기 셀렉트 트랜지스터의 상기 게이트 라인들과 상기 메모리 셀의 상기 게이트 라인들 포함한 반도체 기판 전면에 질화막을 증착하고, 식각 공정으로 질화막을 상기 셀렉트 트랜지스터의 게이트 라인들의 측벽에만 잔류시켜 게이트 스페이서를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 HDP 산화막의 높이는 상기 메모리 셀의 상기 게이트 라인의 플로팅 게이트 높이와 같거나 높은 플래시 메모리 소자의 제조 방법.
  6. 제 4 항에 있어서,
    상기 HDP 산화막은 상기 버퍼 산화막을 포함한 반도체 기판 상에 HDP 산화막을 형성하고, 에치백 공정으로 상기 HDP 산화막을 부분 식각하여 상기 셀렉트 트랜지스터의 게이트 라인과 상기 메모리 셀의 게이트 라인들 사이의 영역과 메모리 셀 게이트 라인들 사이의 영역에만 형성하는 플래시 메모리 소자의 제조 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100824630B1 (ko) * 2006-12-29 2008-04-24 동부일렉트로닉스 주식회사 게이트 패턴 측벽에 스페이서 패턴을 갖는 반도체 장치 및그 제조 방법
US20130295978A1 (en) * 2010-11-05 2013-11-07 Nokia Corporation Method and apparatus for scheduling radio frequency resources in a multiple-radio-stacks context
WO2017106379A1 (en) * 2015-12-14 2017-06-22 Pivotal Software, Inc. Workload management in distributed database systems

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010055879A (ko) * 1999-12-13 2001-07-04 윤종용 노어형 플래쉬 메모리소자의 제조방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6417046B1 (en) * 2000-05-05 2002-07-09 Taiwan Semiconductor Manufacturing Company Modified nitride spacer for solving charge retention issue in floating gate memory cell
KR20020003761A (ko) 2000-07-03 2002-01-15 윤종용 이중 스페이서를 갖는 비휘발성 메모리 소자 제조 방법
US6355524B1 (en) * 2000-08-15 2002-03-12 Mosel Vitelic, Inc. Nonvolatile memory structures and fabrication methods
KR100381953B1 (ko) * 2001-03-16 2003-04-26 삼성전자주식회사 노어형 플래시 메모리 소자의 제조방법
JP2005044844A (ja) * 2003-07-23 2005-02-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR100546936B1 (ko) * 2004-10-21 2006-01-26 주식회사 하이닉스반도체 반도체 메모리 소자의 금속배선 형성방법
KR100671627B1 (ko) * 2004-10-25 2007-01-19 주식회사 하이닉스반도체 플래쉬 메모리소자의 소스 콘택 형성방법
KR100672123B1 (ko) * 2006-02-02 2007-01-19 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010055879A (ko) * 1999-12-13 2001-07-04 윤종용 노어형 플래쉬 메모리소자의 제조방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
10-2001-55879

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Publication number Publication date
US7572697B2 (en) 2009-08-11
KR20070002342A (en) 2007-01-05
CN1892999A (zh) 2007-01-10
US20070004138A1 (en) 2007-01-04
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