KR100682193B1 - 반도체 소자 및 그의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 특히 스텝 게이트(Step Gate)를 포함하는 반도체 소자에 있어서 펀치쓰루(Punchthrough) 특성이 취약해지는 문제를 해결하기 위하여 스텝이 형성되는 돌출된 부분의 측벽과 인접한 반도체 기판에 리세스 영역을 형성하고 그 상측에 게이트를 형성함으로써, 반도체 소자의 펀치쓰루 문제를 극복할 수 있도록 하는 발명에 관한 것이다.
Description
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
도 2는 본 발명에 따른 반도체 소자를 도시한 단면도.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 특히 스텝 게이트(Step Gate)를 포함하는 반도체 소자에 있어서 펀치쓰루(Punchthrough) 특성이 취약해지는 문제를 해결하기 위하여 스텝이 형성되는 돌출된 부분의 측벽과 인접한 반도체 기판에 리세스 영역을 형성하고 그 상측에 게이트를 형성함으로써, 반도체 소자의 펀치쓰루 문제를 극복할 수 있도록 하는 발명에 관한 것이다.
반도체소자가 고집적화됨에 따라 일반적인 적층 구조의 게이트는 숏채널효과(Short Channel Effect)와 같은 문제점이 발생하였다. 이를 극복하기 위하여 스텝 게이트(Step Gate)와 같은 구조의 트랜지스터가 도입되었다. 스텝 게이트 구조는 채널 영역에 단차를 형성하여 채널 길이를 증가시킬 수 있는 구조의 트랜지스터로, 채널 길이를 임의대로 증가시킬 수 있으므로 숏채널효과를 극복하는 특성을 갖고 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상에 비트라인 콘택 예정 영역 및 소정의 게이트 예정 영역을 차단하는 마스크 패턴(15)을 형성한다.
도 1b를 참조하면, 마스크 패턴(15)을 식각 마스크로 반도체 기판(10)을 소정 깊이 식각하여 돌출된 부분(20)을 형성한다.
도 1c를 참조하면, 반도체 기판(10) 전면에 게이트 산화막(30)을 형성한다.
도 1d를 참조하면, 반도체 기판(10) 상에 폴리실리콘층(40) 및 게이트 전극층(50)을 형성한 후 돌출된 부분(20)의 에지부와 중첩되는 게이트를 패터닝한다. 다음에는, 게이트 측벽에 스페이서(60)를 형성한 후 게이트를 캡핑하는 하드마스크층(70)을 형성한다. 그 다음에는, 게이트 사이의 반도체 기판에 소스/드레인 영역을 형성하는 불순물 주입영역(80)을 형성한다.
여기서, 게이트의 유효 채널 길이가 증가되면 문턱전압 조절을 위한 불순물 주입 영역의 농도가 상대적으로 감소하게 되는데, 이때 문턱전압이 일정하다면 소스/드레인 영역 간에 펀치쓰루가 발생할 수 있는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 스텝 게이트를 포함하는 반도체 소자의 펀치쓰루 특성이 취약해지는 문제를 해결하기 위한 방법으로 스텝이 형성되는 돌출된 부분의 측벽과 인접한 반도체 기판에 리세스 영역을 형성하고 그 상부에 게이트를 형성함으로써, 문턱전압에 따른 반도체 소자의 펀치쓰루 마진을 증가시킬 수 있으며 리프레쉬 특성을 향상시킬 수 있는 반도체 소자 및 그의 형성 방법을 제공하는 것을 그 목적으로 한다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체 소자는,
비트라인 콘택 예정 영역 및 이와 이웃하는 소정의 게이트 예정 영역이 돌출된 부분을 포함하는 반도체 기판과,
상기 돌출된 부분의 측벽에 인접한 반도체 기판을 소정 깊이 식각하여 형성한 리세스 영역 및
상기 리세스 영역 및 상기 돌출된 부분의 에지부와 중첩시켜 형성한 게이트를 포함하는 것을 특징으로 한다.
아울러, 본 발명에 따른 반도체 소자의 형성 방법은,
반도체 기판을 부분 식각하여 비트라인 콘택 예정 영역 및 이와 이웃하는 소정의 게이트 예정 영역이 돌출된 부분을 형성하는 단계;
상기 돌출된 부분의 측벽에 인접한 반도체 기판을 소정 깊이 식각하여 리세스 영역을 형성하는 단계; 및
상기 리세스 영역 및 상기 돌출된 부분의 에지부와 중첩된 게이트를 형성하는 단계를 포함하는 것과,
상기 돌출된 부분을 형성하는 단계는,
반도체 기판의 전면에 게이트 산화막을 형성하는 단계; 비트라인 콘택 예정 영역 및 소정 폭 중첩되는 게이트 예정 영역의 상기 게이트 산화막 상부에 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각 마스크로 상기 게이트 산화막 및 소정 두께의 반도체 기판을 식각하여 상기 반도체 기판이 돌출된 부분을 형성하는 단계; 및 상기 감광막 패턴을 제거하는 단계를 포함하는 것과, 반도체 소자의 디자인 룰(Design rule)이 100nm인 경우 상기 게이트 산화막의 두께는 500 ~ 600Å인 것과,
상기 리세스 영역을 형성하는 단계는,
상기 돌출된 부분의 측벽을 포함하는 반도체 기판 전체 표면에 버퍼 산화막을 형성하는 단계; 상기 돌출된 부분의 측벽에 폴리실리콘 스페이서를 형성하는 단계; 상기 구조물을 포함하는 반도체 기판 전면에 질화막층을 형성하는 단계; 상기 게이트 산화막이 노출될 때까지 CMP 공정을 이용하여 상기 질화막층을 식각하는 단계; 및 상기 폴리실리콘 스페이서를 제거하면서 상기 폴리실리콘 스페이서 하부의 버퍼 산화막 및 소정 깊이의 반도체 기판을 식각하여 리세스 영역을 형성하는 단계를 포함하는 것과, 상기 폴리실리콘 스페이서의 제거, 상기 버퍼 산화막 및 소정깊이의 반도체기판 식각 공정은 건식식각인 것과,
상기 게이트를 형성하는 단계 전에, 상기 리세스 영역의 표면에 게이트 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
반도체 기판을 부분 식각하여 비트라인 콘택 예정 영역 및 이와 이웃하는 소정의 게이트 예정 영역이 돌출된 부분을 형성하는 단계;
상기 돌출된 부분의 측벽에 인접한 반도체 기판을 소정 깊이 식각하여 리세스 영역을 형성하는 단계; 및
상기 리세스 영역 및 상기 돌출된 부분의 에지부와 중첩된 게이트를 형성하는 단계를 포함하는 것과,
상기 돌출된 부분을 형성하는 단계는,
반도체 기판의 전면에 게이트 산화막을 형성하는 단계; 비트라인 콘택 예정 영역 및 소정 폭 중첩되는 게이트 예정 영역의 상기 게이트 산화막 상부에 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각 마스크로 상기 게이트 산화막 및 소정 두께의 반도체 기판을 식각하여 상기 반도체 기판이 돌출된 부분을 형성하는 단계; 및 상기 감광막 패턴을 제거하는 단계를 포함하는 것과, 반도체 소자의 디자인 룰(Design rule)이 100nm인 경우 상기 게이트 산화막의 두께는 500 ~ 600Å인 것과,
상기 리세스 영역을 형성하는 단계는,
상기 돌출된 부분의 측벽을 포함하는 반도체 기판 전체 표면에 버퍼 산화막을 형성하는 단계; 상기 돌출된 부분의 측벽에 폴리실리콘 스페이서를 형성하는 단계; 상기 구조물을 포함하는 반도체 기판 전면에 질화막층을 형성하는 단계; 상기 게이트 산화막이 노출될 때까지 CMP 공정을 이용하여 상기 질화막층을 식각하는 단계; 및 상기 폴리실리콘 스페이서를 제거하면서 상기 폴리실리콘 스페이서 하부의 버퍼 산화막 및 소정 깊이의 반도체 기판을 식각하여 리세스 영역을 형성하는 단계를 포함하는 것과, 상기 폴리실리콘 스페이서의 제거, 상기 버퍼 산화막 및 소정깊이의 반도체기판 식각 공정은 건식식각인 것과,
상기 게이트를 형성하는 단계 전에, 상기 리세스 영역의 표면에 게이트 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
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이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체 소자 및 그의 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 반도체 소자를 도시한 단면도이다.
도 2는 스텝 게이트를 도시한 것으로, 본 발명에 따른 스텝 게이트는 먼저 반도체 기판(100)의 비트라인 콘택 예정 영역 및 이와 이웃하는 소정의 게이트 예정 영역이 볼록형으로 돌출된 부분(120)을 포함한다. 다음에는, 돌출된 부분(120)의 양측 측벽에 인접한 반도체 기판(100)이 소정 깊이 식각된 리세스 영역(145)을 포함한다. 그 다음에는, 리세스 영역(145) 및 돌출된 부분(120)의 에지부와 중첩시켜 형성한 게이트를 포함한다. 여기서, 게이트는 리세스 영역(145)의 표면에 형성되는 게이트 산화막(140), 돌출된 부분(120) 상부에 형성되는 게이트 산화막(130), 돌출된 부분(120) 측벽 및 반도체기판(100) 표면에 형성되는 버퍼 산화막(135)을 포함하며, 리세스 영역(145) 및 돌출된 부분(120)의 에지부와 중첩되는 폴리실리콘층(150), 게이트 전극층(160)을 포함한다. 또한, 폴리실리콘층(150) 및 게이트 전극층(160)의 측벽에 형성되는 스페이서(170)를 포함하며, 스페이서(170)의 측벽 및 게이트 전극층(160) 상부를 덮는 하드마스크층(180)을 포함한다. 그 다음에는, 게이트 사이의 반도체 기판(100)에 소스/드레인을 형성하는 불순물 주입영역(190)을 포함한다.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 3a를 참조하면, 반도체 기판(100)의 전면에 게이트 산화막(130)을 형성한다. 여기서, 게이트 산화막(130)은 후속의 식각 공정에서 식각 정지층으로 사용되어야 하기 때문에, 후속 공정을 고려하여 충분한 두께로 형성해야 한다. 본 발명에 따른 일 실시예로 게이트 선폭이 100nm로 형성되는 공정에 있어서 게이트 산화막(130)의 두께는 500 ~ 600Å인 것이 바람직하다.
다음에는, 게이트 산화막(130) 상부에 비트라인 콘택 예정 영역 및 이와 이웃하는 소정의 게이트 예정 영역에 감광막 마스크 패턴(미도시)을 형성한다. 여기서 감광막 마스크 패턴은 스텝 게이트의 스텝이 형성되는 부분을 정의하는 패턴이다.
그 다음에는, 감광막 마스크 패턴(미도시)을 식각 마스크로 게이트 산화막(130) 및 소정 두께의 반도체 기판(100)을 식각하여 반도체 기판(100)에 돌출된 부분(120)을 형성하고, 감광막 마스크 패턴을 제거한다.
도 3b를 참조하면, 돌출된 부분(120)의 측벽을 포함하는 반도체 기판(100) 전체 표면을 산화시켜 버퍼 산화막(135)을 형성한다.
다음에는, 돌출된 부분(120)의 측벽에 폴리실리콘 스페이서(110)를 형성하고, 상기 구조물을 포함하는 반도체 기판(100) 전면에 질화막층(115)을 형성한다.
도 3c를 참조하면, 게이트 산화막(130)이 노출될 때까지 CMP 공정을 이용하여 질화막층(115)을 식각한다.
도 3d를 참조하면, 폴리실리콘 스페이서(110)를 제거하면서 폴리실리콘 스페이서(110) 하부의 버퍼 산화막(135) 및 소정 깊이의 반도체 기판(100)을 건식 식각하여 리세스 영역(145)을 형성한다.
도 3e를 참조하면, 질화막층(115)을 제거하고 리세스 영역(145)의 표면에 게이트 산화막(140)을 형성한다.
도 3f를 참조하면, 리세스 영역(145) 및 돌출된 부분의 에지부(120)와 중첩되는 게이트를 형성 한다. 여기서, 게이트는 반도체 기판(100) 전면에 폴리실리콘층(150) 및 게이트 전극층(160)을 형성한 후 리세스 영역(145) 및 돌출된 부분(120)의 에지부와 중첩되도록 패터닝하여 형성한다. 다음에는, 폴리실리콘층(150) 및 게이트 전극층(160)의 측벽에 스페이서(170)를 형성하고, 스페이서(170)의 측벽 및 게이트 전극층(160) 상부를 덮는 하드마스크층(180)을 형성한다. 그 다음에는, 게이트 사이의 반도체 기판(100)에 소스/드레인을 형성하는 불순물 주입 영역(190)을 형성한다.
상술한 바와 같이, 본 발명에 따른 반도체 소자는 스텝 게이트에 관한 것으로 스텝 부분이 형성되는 반도체 기판에 리세스 영역을 더 형성함으로써 반도체 소자의 특성을 향상할 수 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자 및 그의 형성 방법은, 스텝 게이트가 펀치쓰루 특성이 취약해지는 문제를 해결하기 위하여 스텝이 형성되는 돌출된 부분의 측벽과 인접한 반도체 기판에 리세스 영역을 형성함으로써, 문턱전압에 따른 반도체 소자의 펀치쓰루 등 전기적 특성에 대한 마진을 증가시킬 수 있으며 리프레쉬 특성을 향상시켜 반도체 소자의 수율을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (7)
- 비트라인 콘택 예정 영역 및 이와 이웃하는 소정의 게이트 예정 영역이 돌출된 부분을 포함하는 반도체 기판;상기 돌출된 부분의 측벽에 인접한 반도체 기판을 소정 깊이 식각하여 형성한 리세스 영역; 및상기 리세스 영역 및 상기 돌출된 부분의 에지부와 중첩시켜 형성한 게이트를 포함하는 것을 특징으로 하는 반도체 소자.
- 반도체 기판을 부분 식각하여 비트라인 콘택 예정 영역 및 이와 이웃하는 소정의 게이트 예정 영역이 돌출된 부분을 형성하는 단계;상기 돌출된 부분의 측벽에 인접한 반도체 기판을 소정 깊이 식각하여 리세스 영역을 형성하는 단계; 및상기 리세스 영역 및 상기 돌출된 부분의 에지부와 중첩된 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 2항에 있어서,상기 돌출된 부분을 형성하는 단계는,반도체 기판의 전면에 게이트 산화막을 형성하는 단계;비트라인 콘택 예정 영역 및 소정 폭 중첩되는 게이트 예정 영역의 상기 게이트 산화막 상부에 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 식각 마스크로 상기 게이트 산화막 및 소정 두께의 반도체 기판을 식각하여 상기 반도체 기판이 돌출된 부분을 형성하는 단계; 및상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 3항에 있어서,반도체 소자의 디자인 룰(Design rule)이 100nm인 경우 상기 게이트 산화막의 두께는 500 ~ 600Å인 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 2항에 있어서,상기 리세스 영역을 형성하는 단계는,상기 돌출된 부분의 측벽을 포함하는 반도체 기판 전체 표면에 버퍼 산화막을 형성하는 단계;상기 돌출된 부분의 측벽에 폴리실리콘 스페이서를 형성하는 단계;상기 구조물을 포함하는 반도체 기판 전면에 질화막층을 형성하는 단계;상기 게이트 산화막이 노출될 때까지 CMP 공정을 이용하여 상기 질화막층을 식각하는 단계; 및상기 폴리실리콘 스페이서를 제거하면서 상기 폴리실리콘 스페이서 하부의 버퍼 산화막 및 소정 깊이의 반도체 기판을 식각하여 리세스 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 5항에 있어서,상기 폴리실리콘 스페이서의 제거, 상기 버퍼 산화막 및 소정깊이의 반도체기판 식각 공정은 건식식각인 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 2항에 있어서,상기 게이트를 형성하는 단계 전에,상기 리세스 영역의 표면에 게이트 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100838397B1 (ko) * | 2007-02-23 | 2008-06-13 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
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2005
- 2005-11-18 KR KR1020050110662A patent/KR100682193B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100838397B1 (ko) * | 2007-02-23 | 2008-06-13 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
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