KR20050087500A - 반도체 소자의 실리사이드 형성 방법 - Google Patents

Abstract

본 발명은 게이트 형성 이전에 포토레지스트로 임시 게이트를 형성하되, LDD 스페이서 마진의 소정 길이만큼 사이드로 확장하여 형성한 후 액티브의 소오스/드레인 접합 영역 상부에 1차로 실리사이드를 형성함으로써 후속 형성되는 게이트 산화막에 대한 실리사이드의 침범 현상을 방지할 수 있는 반도체 소자의 실리사이드 형성 방법에 관한 것이다.

Description

반도체 소자의 실리사이드 형성 방법{Method for manufacturing silicide of semiconductor device}

본 발명은 반도체 소자의 실리사이드 형성 방법에 관한 것으로, 보다 상세하게는 실리사이드에 의해 게이트 산화막이 손상되는 것을 방지함으로써 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 실리사이드 형성 방법에 관한 것이다.

반도체 장치가 고집적화 됨에 따라, 게이트 패턴의 폭 역시 미세하게 형성하는 것이 요구된다. 하지만, 이러한 게이트 패턴의 미세화는 상기 게이트 패턴의 저항을 증가시키고, 그 결과 반도체 장치의 고속화에 악영향을 미친다. 이러한 문제를 해결하기 위하여, 상기 게이트 패턴 상부에 우수한 전도성을 갖는 실리사이드 패턴을 더 형성하는 기술이 통상적으로 사용된다.

디자인 룰이 감소함에 따라 시리즈 트랜지스터(Series Transistor) 구현시에 게이트와 게이트 사이에 LDD 스페이서가 형성되면서 실질적으로 공간이 급격히 감소되어 실리사이드가 형성되어야 할 접합 부분이 산화막에 의해 블로킹 되는 경우가 발생하게 된다.

이하, 상기 종래 기술에 의한 반도체 소자의 실리사이드 형성 방법의 문제점을 하기 도면을 참조하여 설명한다.

도1은 종래 기술에 의한 실리사이드 형성 방법의 문제점을 나타낸 단면도로써, 여기에 도시된 바와 같이 게이트(110) 측벽의 LDD 스페이서(120)가 구현되면서, 실질적으로 게이트간 간격이 급격히 감소하게 된다.

상기 게이트(110)간 거리 감소로 인하여 실리사이드 블로킹 공정 진행시에 게이트와 게이트 사이의 액티브 영역(A)의 산화막이 완전히 제거되지 않는 문제점이 발생하게 되고, 이로 인하여 실리사이드가 형성되어야할 접합 영역 상부가 블로킹되어 액티브 영역의 저항이 급격히 증가하게 된다. 결국 이는 소자의 동작 소도 저하를 야기하는 문제점이 있었다.

도2a 내지 도2g는 상기 도1의 실리사이드 형성 방법의 문제점을 해결하기 방법을 나타낸 공정 단면도이다.

우선, 도시되지는 않지만 STI 공정을 진행하여 액티브 영역과 필드 영역을 구분한 후에 실리콘 기판(200)에 웰을 형성한다. 그리고, 도2a에 도시된 바와 같이 산화막(202)을 증착한 후 식각 공정을 진행하여 실리사이드가 형성될 영역의 액티브 영역을 오픈 시키고, 1차 실리사이드 공정을 진행하여 제 1 실리사이드막(204)을 형성한다. 이때, 상기 실리사이드 블로킹 영역에는 후속 게이트가 형성될 영역이므로 정확한 정렬(align)을 위해 산화막(206)을 임시 게이트로 형성한다.

이어서, 도2b에 도시된 바와 같이 제 1 실리사이드막(208) 형성 후에 질화막(210)을 증착한 후 산화막(206) 두께에 맞도록 화학 기계적 연마 공정을 진행하여 평탄화하고, 상기 산화막(206)을 습식 식각 공정을 진행하여 제거한다.

그런 다음, 도2c에 도시된 바와 같이 게이트 영역에 산화 공정을 진행하여 게이트 산화막(212)을 형성한다.

그리고 나서, 도2d에 도시된 바와 같이 폴리실리콘(214)을 증착하고 질화막 두께에 맞추어 화학 기계적 연마 공정을 진행하여 평탄화한 다음, 상기 질화막(210)을 제거하여 게이트 전극을 형성한다.

이어서, 도2e에 도시된 바와 같이 저농도 불순물 이온 주입 공정을 진행하여 LDD 영역(216)을 형성하고, 도2f에 도시된 바와 같이 산화막을 증착한 후 건식 식각 공정을 진행하여 게이트 측벽에 LDD 스페이서(218)를 형성한다. 그리고, 상기 게이트 및 LDD 스페이서를 블로킹 막으로 이용한 불순물 이온 주입 공정을 진행하여 소오스/드레인 접합 영역(220)을 형성한다.

상기 소오스/드레인 접합 영역(220)을 형성한 결과물에 절연막(222)을 증착한 다음 게이트의 두께에 맞추어 화학 기계적 연마 공정을 진행하여 평탄화 하고, 게이트의 폴리실리콘만 오픈되어 있으므로, 실리사이드 공정을 진행하여 제 2 실리사이드막(224)을 형성한다.

그런데, 이러한 실리사이드 형성 방법에 있어서는 실리사이드 에지부(204)가 게이트 산화막(208) 영역을 다소 침범하여 산화막의 신뢰성을 감소시키며 액티브 및 게이트의 브리지를 유발하는 문제점이 있었다.

상기와 같은 문제점을 해결하기 위한 본 발명은 게이트 형성 이전에 포토레지스트로 임시 게이트를 형성하되, LDD 스페이서 마진의 소정 길이만큼 양 사이드로 확장하여 형성한 후 액티브의 소오스/드레인 접합 영역 상부에 1차로 실리사이드를 형성함으로써 후속 형성되는 게이트 산화막에 대한 실리사이드의 침범 현상을 방지할 수 있는 반도체 소자의 실리사이드 형성 방법을 제공하기 위한 것이다.

상기와 같은 목적을 실현하기 위한 본 발명은 게이트와 LDD 스페이서 및 실리사이드를 형성하는 반도체 소자의 실리사이드 형성 방법에 있어서, 상기 반도체 기판 상에 포토레지스트를 증착하는 단계와; 상기 게이트 예정 영역에 LDD 스페이서 길이의 소정 비율 더한 값만큼 상기 포토레지스트가 남도록 식각하는 단계와; 상기 포토레지스트가 식각된 영역에 제 1 실리사이드막을 형성한 후 질화막을 증착하는 단계와; 상기 질화막을 평탄화한 후 상기 포토레지스트를 제거하는 단계와; 상기 포토레지스트가 제거된 영역에 게이트 산화막 및 게이트 전극을 형성하는 단계와; 상기 질화막을 제거한 후 저농도 불순물 영역을 형성하고 LDD 스페이서를 형성하는 단계와; 상기 실리콘 기판에 소오스/드레인을 형성하고 절연막을 증착한 후 평탄화하는 단계와; 상기 게이트 전극 상부에 제 2 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법에 관한 것이다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.

도3a 내지 도3g는 본 발명에 의한 반도체 소자의 실리사이드 형성 방법을 나타낸 공정 단면도이다.

우선, 도시되지는 않지만 STI 공정을 진행하여 액티브 영역과 필드 영역을 구분한 후에 실리콘 기판(300)에 웰을 형성한다. 그리고, 도3a에 도시된 바와 같이 포토레지스트(302)를 증착한 후 식각 공정을 진행하여 실리사이드가 형성될 영역의 액티브 영역을 오픈 시키고, 1차 실리사이드 공정을 진행하여 제 1 실리사이드막(304)을 형성한다. 이때, 상기 실리사이드 블로킹 영역에는 후속 게이트가 형성될 영역이므로 정확한 정렬(align)을 위해 포토레지스트(302)를 임시 게이트로 형성한다. 상기 임시 게이트로 이용되는 포토레지스트는 후속 형성되는 게이트 산화막의 어텍(Attack)을 방지하기 위하여 1/2 스페이서 CD 마진을 더한 값으로 형성한다. 예를 들어 LDD 스페이서 CD가 80nm/side 라면 게이트 길이에 양 사이드로 40nm 씩 더한 값으로 포토레지스트 패턴을 형성한다.

이어서, 도3b에 도시된 바와 같이 제 1 실리사이드막(304) 형성 후에 상기 포토레지스트를 제거한다.

그리고 나서, 질화막(306)을 증착한 후 게이트가 형성될 부분의 질화막을 도3c에 도시된 바와 같이 식각한다. 이때, 상기 질화막 식각은 순수 게이트가 형성될 CD만큼만 제거한다.

그런 다음, 게이트 영역에 산화 공정을 진행하여 게이트 산화막(308)을 형성한 후에 게이트 폴리실리콘(310)을 증착하고 상기 질화막(306) 두께에 맞추어 평탄화 공정을 진행한다. 이때, 게이트 양측에는 질화막이 있어 산화막이 형성되지 않는다.

그리고 나서, 도3d에 도시된 바와 같이 상기 질화막(306)을 제거하여 게이트 전극을 형성한다.

이어서, 도3e에 도시된 바와 같이 저농도 불순물 이온 주입 공정을 진행하여 LDD 영역(312)을 형성하고, 도3f에 도시된 바와 같이 산화막을 증착한 후 건식 식각 공정을 진행하여 게이트 측벽에 LDD 스페이서(314)를 형성한다. 이때, 스페이서로 이용할 산화막은 저온 열공정을 이용하여 형성한다.

그리고, 상기 게이트 및 LDD 스페이서를 블로킹 막으로 이용한 불순물 이온 주입 공정을 진행하여 소오스/드레인 접합 영역(316)을 형성한다.

상기 도3g에 도시된 바와 같이 소오스/드레인 접합 영역(316)을 형성한 결과물에 절연막(318)을 증착한 다음 게이트의 두께에 맞추어 화학 기계적 연마 공정을 진행하여 평탄화 하고, 게이트의 폴리실리콘만 오픈되어 있으므로, 실리사이드 공정을 진행하여 제 2 실리사이드막(320)을 형성한다.

이와 같이 본 발명에 의한 반도체 소자의 실리사이드막 형성 방법에 의하면, 게이트 형성 이전에 포토레지스트로 임시 게이트를 형성하되, LDD 스페이서 마진의 1/2만큼 양 사이드로 확장하여 형성한 후 액티브의 소오스/드레인 접합 영역 상부에 1차로 실리사이드를 형성함으로써 후속 형성되는 게이트 산화막에 대한 실리사이드의 침범 현상을 방지하고 후속 게이트 상부에 형성되는 2차 실리사이드와의 오버레이 현상을 방지할 수 있다.

상기한 바와 같이 본 발명은 게이트 산화막에 대한 실리사이드막의 침범을 방지함으로써 게이트 산화막의 신뢰성을 향상시킬 수 있다.

또한, 게이트 상부의 실리사이드와 소오스/드레인 상부의 실리사이드의 오버 랩을 방지함으로서 게이트와 실리사이드간 브리지를 방지하고 밀집된 영역의 셀간 액티브 쉬트 저항 증가를 방지할 수 있는 이점이 있다.

도1은 종래 기술에 의한 실리사이드 형성 방법의 문제점을 나타낸 단면도이다.

도2a 내지 도2g는 상기 도1의 실리사이드 형성 방법의 문제점을 해결하기 방법을 나타낸 공정 단면도이다.

도3a 내지 도3g는 본 발명에 의한 반도체 소자의 실리사이드 형성 방법을 나타낸 공정 단면도이다.

- 도면의 주요부분에 대한 부호의 설명 -

300 : 반도체 기판 302 : 포토레지스트

304 : 제 1 실리사이드 306 : 질화막

308 : 게이트 산화막 310 : 게이트 전극

312 : LDD 영역 314 : LDD 스페이서

316 : 소오스/드레인 318 : 절연막

320 : 제 2 실리사이드

Claims (2)

1. 게이트와 LDD 스페이서 및 실리사이드를 형성하는 반도체 소자의 실리사이드 형성 방법에 있어서,

   상기 반도체 기판 상에 포토레지스트를 증착하는 단계와;

   상기 게이트 예정 영역에 LDD 스페이서 길이의 소정비율 더한 값만큼 상기 포토레지스트가 남도록 식각하는 단계와;

   상기 포토레지스트가 식각된 영역에 제 1 실리사이드막을 형성한 후 질화막을 증착하는 단계와;

   상기 질화막을 평탄화한 후 상기 포토레지스트를 제거하는 단계와;

   상기 포토레지스트가 제거된 영역에 게이트 산화막 및 게이트 전극을 형성하는 단계와;

   상기 질화막을 제거한 후 저농도 불순물 영역을 형성하고 LDD 스페이서를 형성하는 단계와;

   상기 실리콘 기판에 소오스/드레인을 형성하고 절연막을 증착한 후 평탄화하는 단계와;

   상기 게이트 전극 상부에 제 2 실리사이드막을 형성하는 단계를

   포함하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법.
2. 제 1항에 있어서,

   상기 포토레지스트 패터닝은 게이트 사이즈와 LDD 스페이서의 1/2 더한값으로 형성되도록 실시하는 것을 반도체 소자의 실리사이드 형성 방법.