KR100314478B1 - 반도체소자의 게이트전극 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 게이트전극 형성방법에 관한 것으로,
반도체 소자의 게이트전극 형성방법에 있어서, 실리콘기판 상부에 게이트절연막, 도프드 폴리실리콘 적층구조를 게이트전극 마스크를 이용하여 패터닝하고 상기 적층구조 측벽에 질화막 스페이서를 형성한 다음, 전체표면상부에 평탄화된 텅스텐 실리사이드를 형성하고 상기 텅스텐 실리사이드 상부에 캐핑 폴리와 마스크산화막을 적층한 다음, 상기 마스크산화막, 캐핑 폴리 및 텅스텐 실리사이드를 게이트전극 마스크로 하여 패터닝함으로써 게이트절연막, 도프드 폴리실리콘, 텅스텐 실리사이드, 캐핑 폴리 및 마스크산화막 적층구조의 게이트전극을 형성하고 상기 게이트전극을 마스크로하여 상기 실리콘기판에 저농도의 불순물 접합영역을 형성함으로써 상기 게이트전극 하측의 채널길이가 증가시킨 다음, 상기 게이트전극 측벽에 산화막 스페이서를 형성하는 공정으로 채널 길이가 증가되어 게이트전극 에지 ( edge ) 부에서 게이트절연막과 저농도의 불순물 접합영역 중첩정도를 감소시켜 소자의 특성열화를 방지하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.
Description
본 발명은 반도체소자의 게이트전극 형성방법에 관한 것으로, 특히 반도체 제조 공정에서 트랜지스터 ( Transistor ) 의 특성 개선을 위한 폴리사이드 ( Policide ) 구조의 게이트전극을 형성하는 공정으로서, 폴리사이드 아래의 도프드 폴리실리콘 측벽에 얇은 질화막 스페이서 ( Nitride Spacer ) 를 형성시키는 방법을 사용해 폴리사이드 끝부분 아래 부분의 게이트산화막과 저농도의 불순물 접합영역의 중첩되는 부분을 줄여 줌으로써, 게이트전극 끝부분에서의 강한 전기장 ( Electric Field ) 에 의해 발생되는 지.아이.디.엘. ( Gate induced Drain Leakage, 이하에서 GIDL 라 함 ), 게이트전극의 밀러 ( Miller ) 특성 저하를 막아 주는 방법에 관한 발명이다.
종래의 트랜지스터 형성 방법으로는, 실리콘기판 위에 Oxidation공정을 실시해서 얇은 게이트산화막을 형성한 후 폴리사이드 구조의 게이트전극을 형성하는 방법이 있다.
이때, 상기 게이트전극 에지부 아래 부분의 게이트산화막과 저농도의 불순물 접합영역이 중첩되는 부분에서 큰 전기장이 발생돼 이후 트랜지스터의 동작시 게이트전극 에지부로 GIDL, 게이트산화막 밀러쪽의 럽쳐 ( rupture ) 현상, 핫캐리어효과 ( Hot carrier Effect ) 등에 의한 소자의 오동작이 발생되고, 또한 소자가 고 집적화 되면서 숏채널효과 ( Short Channel Effect ) 및 낮은 문턱전압 ( Break Down Voltage ) 등의 트랜지스터 특성 열화가 발생한다.
상기한 바와같이 종래기술에 따른 반도체소자의 게이트전극 형성방법은, 상기 게이트전극 에지부 아래 부분의 게이트산화막과 저농도의 불순물 접합영역이 중첩되는 부분에서 발생되는 전기장으로 인하여 트랜지스터의 동작시 게이트전극 에지부 쪽으로 GIDL, 게이트산화막 밀러쪽의 럽쳐 ( rupture ) 현상, 핫캐리어효과 ( Hot carrier Effect ) 등에 의한 소자의 오동작이 발생되고, 또한 소자가 고 집적화 되면서 숏채널효과 ( Short Channel Effect ) 및 낮은 문턱전압 ( Break Down Voltage ) 등의 트랜지스터 특성 열화가 발생한다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 게이트산화막과 저농도의 불순물 접합영역의 중첩영역을 감소시켜 소자의 특성 열화를 감소시킴으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 게이트전극 형성방법을 제공하는데 있다.
도 1a 내지 도 1f 는 본 발명의 실시예에 따른 반도체소자의 게이트전극 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
2 : 반도체기판 4 : 게이트산화막
6 : 도프드 폴리실리콘 8 : 질화막 스페이서
10 : 텅스텐 실리사이드 14 : 캐핑 폴리
16 : 마스크산화막 18 : 감광막패턴
20 : 저농도의 불순물 21 : 산화막
22 : 산화막 스페이서
30 : 본 발명의 실시예에 따른 저농도의 불순물 접합영역
40 : 종래기술에 따른 저농도의 불순물 접합영역
50 : 본 발명의 실시예에 따른 채널길이
60 : 종래기술에 따른 채널길이
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 게이트전극 형성방법은,
반도체 소자의 게이트전극 형성방법에 있어서,
실리콘기판 상부에 게이트절연막, 도프드 폴리실리콘 적층구조를 게이트전극 마스크를 이용하여 패터닝하는 공정과,
상기 적층구조 측벽에 질화막 스페이서를 형성하는 공정과,
전체표면상부에 평탄화된 텅스텐 실리사이드를 형성하는 공정과,
상기 텅스텐 실리사이드 상부에 캐핑 폴리와 마스크산화막을 적층하는 공정과,
상기 마스크산화막, 캐핑 폴리 및 텅스텐 실리사이드를 게이트전극 마스크로 하여 패터닝함으로써 게이트절연막, 도프드 폴리실리콘, 텅스텐 실리사이드, 캐핑 폴리 및 마스크산화막 적층구조의 게이트전극을 형성하는 공정과,
상기 게이트전극을 마스크로하여 상기 실리콘기판에 저농도의 불순물 접합영역을 형성함으로써 상기 게이트전극 하측의 채널길이가 증가시키는 공정과,
상기 게이트전극 측벽에 산화막 스페이서를 형성하는 공정을 포함하는 것을 특징으로한다.
한편, 이상의 목적을 달성하기 위한 본 발명의 원리는,
폴리사이드 구조의 트랜지스터 형성시, 폴리사이드 구조 하측에 구비되는 도프드 폴리실리콘 측벽에 얇은 질화막 스페이서를 형성시키는 방법을 사용해 게이트전극 에지부 아래 부분의 게이트산화막과 저농도의 불순물 접합영역의 중첩 부분을 줄여 줌으로써, 게이트전극 에지부에서 큰 전기장에 의해 발생되는 GIDL, 게이트 산화막 밀러 특성, 핫캐리어효과, 숏채널효과, 낮은 문턱전압 등의 트랜지스터 특성 저하를 막아 줄수 있도록 하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1f 는 본 발명의 실시예에 따른 반도체소자의 게이트전극 형성방법을 도시한 단면도이다.
먼저, 실리콘기판(2)에 활성영역(도시안됨)을 정의하는 소자분리막(도시안됨)을 형성한다.
그리고, 상기 실리콘기판 상부에 게이트산화막(4)을 성장시키고 상기 게이트산화막(4) 상부에 도프드 폴리실리콘(6)를 증착한다. (도 1a)
그 다음, 전체표면상부에 감광막(도시안됨)을 형성한후, 게이트전극용 마스크(도시안됨)를 이용한 노광 및 현상 공정으로 패터닝하여 감광막 패턴(도시안됨)을 형성한다.
그리고, 상기 감광막 패턴을 식각 장벽으로 하여 상기 도프드 폴리실리콘(6) 및 게이트산화막(4)을 식각하여 패터닝하고 상기 감광막 패턴을 제거한다.
그리고, 전체표면상부에 질화막(도시안됨)를 전면 증착한다. 이때, 상기 질화막은 질화막과 산화막의 적층구조 또는 산화막과 질화막의 적층구조로 형성하여 후속 전면식각공정으로 상기한 적층구조를 스페이서를 형성할 수도 있다.
그 다음, 상기 질화막을 전면 식각 ( blanket etch ) 하여 상기 도프드 폴리실리콘(6)의 양측벽에 질화막 스페이서(8)를 형성한다.
이때, 상기 공정에서 전면 식각 ( blanket etch ) 은, 상기 실리콘 기판(2)의 상부면이 노출되면 식각이 중단되는 것으로 한다. 즉, 상기 공정에서 실리톤 기판(2)은 식각 정지층의 역할을 하도록 한다. (도 1b)
그 다음, 전체표면상부에 텅스텐 실리사이드(10)를 두껍게 증착한다.
그리고, 상기 텅스텐 실리사이드(10)를 화학기계연마 ( Chemical Mechanical Polishing, 이하에서 CMP 라 함 ) 방법으로 평탄화식각한다.
그 다음, 상기 평탄화된 텅스텐 실리사이드(10) 상부에 캐핑 폴리(14) 및 마스크산화막(16)을 전면 증착한다.
그리고, 상기 사용된 게이트전극 마스크를 이용한 노광 및 현상 공정을 실시하여 감광막 패턴(18)을 형성한다. (도 1c, 도 1d)
그 다음, 상기 감광막패턴(18)을 마스크로하여 상기 마스크산화막(16), 캐핑 폴리 및 텅스텐 실리사이드(10)을 순차적으로 식각하여 상기 반도체기판을 노출시키도록 패터닝한다.
그리고, 상기 게이트산화막(4), 도프드 폴리실리콘(6), 텅스텐 실리사이드(10), 캐핑 폴리(14) 및 마스크산화막(16)의 적층구조를 마스크로하여 상기 반도체기판에 저농도의 불순물을 임플란트하여 상기 실리콘기판(2)에 저농도의 불순물 접합영역(20)을 형성한다.
여기서, 도 1e 에 도시된 적층구조 하부의 점선(30)은 본 발명에 따라 형성된 저농도의 불순물 접합영역을 도시한 것이고, 그 내측에 형성된 실선(40)은 종래기술에 따라 형성된 저농도의 불순물 접합영역을 도시한 것이다. (도 1e)
그 다음, 전체표면상부에 산화막(21)을 전면 증착한다. 그리고, 상기 산화막(21)을 전면 식각하여 상기 적층구조 양측벽에 산화막 스페이서(22)를 형성한다.
이때, 상기 공정에서 전면식각시 하부의 산화막(21)을 적당양을 남겨서 각각의 트랜지스터 특성을 조절하는데 사용한다.
상기 공정에서 활성영역 위의 산화막 층은 식각 정지층의 역할을 하도록 한다.
후속공정으로 고농도의 불순물 접합영역을 형성하여 트랜지스터를 형성한다.
여기서, '50' 은 본 발명의 실시예에 따라 길이가 증가된 채널거리를 도시하고 '60' 은 종래기술에 따른 채널거리를 도시한다. (도 1f)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 게이트전극 형성방법은, 폴리사이드 구조의 트랜지스터 형성공정시 도프드 폴리실리콘 측벽에 얇은 질화막 스페이서를 형성시키고 이를 이용하여 게이트전극의 에지부에서 게이트산화막과 저농도의 불순물 접합영역이 중첩되는 영역을 감소시킴으로써 GILD, 밀러 특성, 핫캐리어 효과, 숏채널효과, 낮은 문턱전압 등의 트랜지스터 특성열화를 방지할 수 있는 효과를 제공한다.
Claims (3)
- 반도체 소자의 게이트전극 형성방법에 있어서,실리콘기판 상부에 게이트절연막, 도프드 폴리실리콘 적층구조를 게이트전극 마스크를 이용하여 패터닝하는 공정과,상기 적층구조 측벽에 질화막 스페이서를 형성하는 공정과,전체표면상부에 평탄화된 텅스텐 실리사이드를 형성하는 공정과,상기 텅스텐 실리사이드 상부에 캐핑 폴리와 마스크산화막을 적층하는 공정과,상기 마스크산화막, 캐핑 폴리 및 텅스텐 실리사이드를 게이트전극 마스크로 하여 패터닝함으로써 게이트절연막, 도프드 폴리실리콘, 텅스텐 실리사이드, 캐핑 폴리 및 마스크산화막 적층구조의 게이트전극을 형성하는 공정과,상기 게이트전극을 마스크로하여 상기 실리콘기판에 저농도의 불순물 접합영역을 주입함으로써 상기 게이트전극 하측의 채널길이가 증가시키는 공정과,상기 게이트전극 측벽에 산화막 스페이서를 형성하는 공정을 포함하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 질화막 스페이서는 질화막 스페이서와 산화막 스페이서의 적층구조로 형성하는 것을 특징으로하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 텅스텐 실리사이드의 평탄화식각공정은 CMP 공정이나 에치백공정으로 실시하는 것을 특징으로하는 반도체소자의 게이트전극 형성방법.
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