KR100720257B1 - 반도체소자의 트랜지스터 형성방법 - Google Patents

반도체소자의 트랜지스터 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 트랜지스터 형성방법에 관한 것으로, 후속 콘택 공정을 용이하게 하기 위하여, 반도체기판 상에 게이트 적층구조를 형성하고 게이트 마스크를 이용하여 상기 적층구조 및 소정깊이의 반도체기판을 식각한 다음, 상기 구조물 측벽에 절연막 스페이서를 형성하는 공정으로 트랜지스터를 형성하여 후속 콘택 공정을 용이하게 하고 그에 따른 반도체소자의 수율 및 생산성을 향상시킬 수 있도록 하는 기술이다.

Description

반도체소자의 트랜지스터 형성방법 { Method for forming transistors of semiconductor devices }
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.
도 2 는 종래기술에 따른 트랜지스터를 도시한 단면도.
도 3a 내지 도 3d 는 본 발명의 실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.
도 4 는 본 발명에 따른 트랜지스터를 도시한 단면도.
본 발명은 반도체소자의 트랜지스터 형성방법에 관한 것으로, 특히 반도체 소자의 콘택 공정시 콘택 오픈 ( contact open ) 을 용이하게 실시할 수 있도록 하는 기술에 관한 것이다.
일반적으로 반도체소자의 콘택공정은 반도체기판 상에 게이트를 형성하고 그 측벽에 절연막 스페이서를 형성한 다음, 전체표면상부에 층간절연막을 형성하고 콘택 공정으로 상기 반도체기판을 노출시키는 콘택공정을 실시한다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 트랜지스터의 형성방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체기판(11)에 활성영역을 정의하는 소자분리막(12)을 형성한다.
상기 반도체기판(11)을 포함한 전체표면상부에 게이트산화막(13), 게이트 폴리(15), 텅스텐 실리사이드층(17) 및 하드마스크층(19)인 질화막을 적층한다.
그 다음, 게이트 마스크(미도시)를 이용한 사진식각공정으로 상기 하드마스크층(19), 텅스텐 실리사이드층(17), 게이트 폴리(15) 및 게이트산화막(13)을 식각하여 게이트를 형성한다.
도 1b를 참조하면, 상기 게이트를 포함한 전체표면상부에 절연막(21)을 형성한다. 이때, 상기 절연막(21)은 질화막으로 형성한 것이다.
도 1c를 참조하면, 상기 절연막(21)을 이방성 식각하여 상기 게이트 측벽에만 절연막(21) 스페이서를 형성한다.
도 2 는 상기 도 1c 의 반도체기판(11)에 접하는 절연막(21) 스페이서 부분을 도시한 것으로, 상기 절연막(21) 스페이서가 “C” 두께, 바람직하게는 400 Å 정도로 형성한 것이다.
후속 공정으로 층간절연막을 형성하고 콘택 공정으로 상기 층간절연막을 식각하여 상기 절연막(21) 스페이서 사이의 반도체기판(11)을 노출시키는 콘택홀(미도시)을 형성한다.
그러나, 상기 절연막(21) 스페이서의 높은 두께로 인하여 콘택홀이 낫 오픈 ( not open ) 되는 현상이 유발된다.
상기한 바와 같이 종래기술에 따른 반도체소자의 트랜지스터 형성방법은, 콘택공정시 콘택홀의 낫 오픈 ( not open ) 현상을 유발할 수 있는 두꺼운 절연막 스페이서로 인하여 반도체소자의 수율 및 생산성을 저하시키는 문제점을 제공한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 게이트 패터닝 공정시 반도체기판의 활성영역을 소정깊이 식각하여 활성영역의 반도체기판 측벽까지 절연막 스페이서를 형성함으로써 절연막 스페이서의 두께를 얇게 형성할 수 있도록 하여 반도체소자의 콘택 공정을 용이하게 실시할 수 있도록 하는 반도체소자의 트랜지스터 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 트랜지스터 형성방법은,
(a) 반도체기판 상에 게이트 적층구조를 형성하는 공정과,
(b) 게이트 마스크를 이용하여 상기 적층구조 및 소정깊이의 반도체기판을 식각하는 공정과,
(c) 상기 구조물 측벽에 절연막 스페이서를 형성하는 공정을 포함하되,
상기 (b) 단계에서 반도체기판의 식각된 깊이를 “A” 라 하고 (c) 단계에서 형성된 절연막 스페이서의 두께를 “B”라 하며, 공지의 절연막 스페이서 두께를 “C” 라 할 때, B < C < A+B 의 관계를 갖도록 상기 (c) 단계의 절연막 스페이서를 형성하는 것과,
상기 (b) 공정은 상기 적층구조를 식각하는 제1차 식각공정과, 상기 반도체기판을 식각하는 제2차 식각공정으로 나누어 실시하는 것과,
상기 게이트 마스크를 이용한 사진식각공정으로 제1차 식각공정과 제2차 식 각공정을 연속적으로 실시하거나,
상기 제1차 식각공정으로 게이트 적층구조를 패터닝하고 이를 마스크로 하여 제2차 식각공정을 실시하는 것과,
상기 (c) 공정후 불순물 접합영역을 형성하기 위한 이온주입공정을 실시하는 공정을 더 포함하는 것을 특징으로 한다.
삭제
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 3a 내지 도 3d 는 본 발명의 실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도이다.
도 3a를 참조하면, 반도체기판(31)에 활성영역을 정의하는 소자분리막(32)을 형성한다.
상기 반도체기판(31)을 포함한 전체표면상부에 게이트산화막(33), 게이트 폴리(35), 텅스텐 실리사이드층(37) 및 하드마스크층(39)인 질화막을 적층한다.
그 다음, 게이트 마스크(미도시)를 이용한 사진식각공정으로 상기 하드마스크층(39), 텅스텐 실리사이드층(37), 게이트 폴리(35) 및 게이트산화막(33)을 제1차 식각하여 게이트를 형성한다.
도 3b를 참조하면, 상기 제1차 식각공정에 이어 연속적으로 “A” 깊이, 바람직하게는 50-300 Å 의 두께로 반도체기판(31)을 식각하는 제2차 식각공정으로 트렌치(41)를 형성한다.
이때, 상기 제2차 식각공정은 상기 하드마스크층(39)을 마스크로 실시할 수도 있다.
도 3c를 참조하면, 전체표면상부에 절연막(43)인 질화막(43)을 형성한다. 이때, 상기 절연막(43)은 “B” 의 두께, 바람직하게는 100-350 Å 의 두께로 형성한 것이다.
도 3d를 참조하면, 상기 절연막(43)을 이방성식각하여 상기 게이트 측벽에 절연막(43) 스페이서를 형성한다.
도 4 는 상기 도 3d 의 트렌치(41) 부분을 상세히 도시한 것이다. 이때, 상기 트렌치(41)의 깊이 “A” 와 상기 절연막(43) 스페이서의 두께 “B”는, 종래기술인 도 2 의 절연막(21) 스페이서 두께 “C” 와 B < C < A+B 의 관계를 갖도록 형성한 것이다.
후속 공정으로, 불순물 접합영역을 형성하기 위한 이온주입공정을 실시하여 트랜지스터를 완성한다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 트랜지스터 형성방법은, 절연막 스페이서의 두께를 종래보다 얇게 형성할 수 있도록 하여 후속 공정인 콘택 공정시 상기 절연막 스페이서로 인한 콘택홀의 낫 오픈 ( not open ) 공정을 최소화할 수 있도록 하고 그에 따른 반도체소자의 수율 및 생산성을 향상시킬 수 있도록 하는 효과를 제공한다.

Claims (6)

  1. (a) 반도체기판 상에 게이트 적층구조를 형성하는 공정과,
    (b) 게이트 마스크를 이용하여 상기 적층구조 및 소정깊이의 반도체기판을 식각하는 공정과,
    (c) 상기 구조물 측벽에 절연막 스페이서를 형성하는 공정을 포함하되,
    상기 (b) 단계에서 반도체기판의 식각된 깊이를 “A” 라 하고 (c) 단계에서 형성된 절연막 스페이서의 두께를 “B”라 하며, 공지의 절연막 스페이서 두께를 “C” 라 할 때, B < C < A+B 의 관계를 갖도록 상기 (c) 단계의 절연막 스페이서를 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  2. 제 1 항에 있어서,
    상기 (b) 공정은 상기 적층구조를 식각하는 제1차 식각공정과, 상기 반도체기판을 식각하는 제2차 식각공정으로 나누어 실시하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  3. 제 2 항에 있어서,
    상기 게이트 마스크를 이용한 사진식각공정으로 제1차 식각공정과 제2차 식각공정을 연속적으로 실시하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  4. 제 2 항에 있어서,
    상기 제1차 식각공정으로 게이트 적층구조를 패터닝하고 이를 마스크로 하여 제2차 식각공정을 실시하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  5. 제 1 항에 있어서,
    상기 (c) 공정후 불순물 접합영역을 형성하기 위한 이온주입공정을 실시하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  6. 삭제
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* Cited by examiner, † Cited by third party
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KR20010005121A (ko) * 1999-06-30 2001-01-15 김영환 반도체소자의 제조방법
KR100326259B1 (ko) 1995-12-29 2002-08-08 주식회사 하이닉스반도체 반도체장치제조방법

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