KR100326259B1 - 반도체장치제조방법 - Google Patents

Abstract

본 발명은 소정의 하부층이 형성된 웨이퍼의 칩 영역은 레이아웃을 따라 상기 소정의 하부층을 패터닝하고, 상기 웨이퍼의 칩이 되지 않을 영역은 상기 소정층을 패터닝하지 않은 상태로 놔두는 단계; 웨이퍼 전면에 층간절연막을 형성하고, 콘택 마스크를 사용하여 상기 층간절연막을 식각하는 1차식각을 실시하되, 상기 칩이 되지 않을 영역에도 콘택 마스크를 사용한 식각을 실시하여 상기 소정의 하부층이 드러날 때 상기 1차식각을 멈추는 단계; 및 상기 침 영역에 잔류하는 콘택 부위의 상기 층간절연막 두께를 기준으로 식각타겟을 설정한 다음, 2차식각을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 발명에 관한 것으로, 층간 산화막의 두께가 두꺼운 콘택 식각 공정에서, 실리콘에 가해지는 식각 손상을 방지하여 콘택지역인 소오스/드레인 접합 지역의 누설전류 발생을 방지함으로써 소자의 특성 및 신뢰성을 향상시키는 효과가 있다.

Description

반도체 장치 제조 방법

본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 콘택 식각(Contact Etch) 공정에서 발생하는 실리콘 기판 손상(Damage)을 방지하기 위하여, 보통 사용하지 않는 웨이퍼(Wafer)의 빈 공간에 패턴(pattern)을 형성하여 식각 공정을 쉽게 조절할 수 있는 반도체 장치 제조 방법에 관한 것이다.

일반적으로, 반도체 소자가 점차 고집적화 되어감에 따라 층간 절연막의 두께는 점점 더 두꺼워지고 있다. 이에 따라, 두꺼운 층간 절연막을 관통하는 콘택을 형성할 경우, 공정 마진(Margin)을 고려하여 예상 식각 두께를 초과하여 식각을 진행하는 과도식각을 실시하게 된다.

그러나, 이때 노출된 실리콘 기판에 손상은 가하게 되어, 접합 누설(Junction Leakage)의 원인이 된다. 이를 위해 산화막 식각시 적당한 공정 중단 지점을 결정하여 실리콘 기판에 손상 주는 것을 막아야 할 필요가 있다.

통상적으로, 콘택 식각 공정에서는 예상되는 적당량의 두께만큼 식각을 실시한 뒤 공정의 균일도(Uniformity)를 고려하여 약 50%정도의 추가 식각을 실시하게 되는데, 이 경우 추가 식각 공정에서 적당한 공정중단막이 없기 때문에 실리콘에 손상이 가해지게 되는 문제점이 발생하고 있다.

따라서, 본 발명은 콘택식각시 반도체 기판의 손상을 방지하여 소자의 특성을 향상시키는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은 반도체 장치 제조 방법에 있어서, 소정의 하부층이 형성된 웨이퍼의 칩 영역은 레이아웃을 따라 상기 소정의 하부층을 패터닝하고, 상기 웨이퍼의 칩이 되지 않을 영역은 상기 소정층을 패터닝하지 않은 상태로 놔두는 단계; 웨이퍼 전면에 층간절연막을 형성하고, 콘택 마스크를 사용하여 상기 층간절연막을 식각하는 1차식각을 실시하되, 상기 칩이 되지 않을 영역에도 콘택 마스크를 사용한 식각을 실시하여 상기 소정의 하부증이 드러날 때 상기 1차식각을 멈추는 단계; 및 상기 칩 영역에 잔류하는 콘택 부위의 상기 중간절연막 두께를 기준으로 식각타겟을 설정한 다음, 2차식각을 실시하는 단계를 포함하는 것을 특징으로 한다.

또한, 본 발명은 소정층의 하부층이 형성된 웨이퍼의 칩 영역은 레이아웃을 따라 상기 소정의 하부층을 패터닝하고, 칩이 되지 않을 영역은 상기 소정의 하부층을 패터닝하지 않은 상태로 놔두는 단계; 웨이퍼 전면에 층간절연막을 형성하고, 콘택 마스크를 사용하여 상기 층간절연막을 식각하는 1차식각을 실시하되, 상기 칩이 되지 않을 영역에도 콘택 마스크를 사용한 식각을 실시하여 상기 소정의 하부층이 드러날 때 상기 1차식각을 멈추는 단계; 및 상기 웨이퍼 전면에 스페이서용 절연막을 형성하고 상기 스페이서용 절연막을 전면식각하되, 상기 칩 영역에 잔류하는 콘택 부위의 상기 층간절연막 두께와 상기 스페이서용 절연막 두께의 합을 기준으로 식각타겟을 설정한 다음 전면식각으로 2차 식각을 실시하는 단계를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하며 본 발명의 일실시예를 상세히 설명한다.

제 1 도는 웨이퍼의 평면도로서, 도면부호 1은 칩이 형성될 부위이고, 2는 웨이퍼의 가장자리로서 칩으로 사용되지 않는 빈 영역을 나타낸다.

본 발명의 원리는 통상적으로 칩으로 사용할 수 없어 공정이 진행되지 않는 웨이퍼의 가장자리 영역(2)에 콘택 식각시 공정중단막이 되는 층을 형성한 뒤 추후 진행되는 콘택식각 공정에서, 칩 영역(1)과 웨이퍼의 가장자리 영역(2)에서 동시에 공정이 진행되게 하여, 공정중단막이 있는 웨이퍼의 가장자리 영역(2)에서 쉽게 공정중단점을 확인하고, 2차 식각 공정을 실시하는 것이다.

제 2 도 내지 제 5 도는 본 발명의 일실시예에 따른 콘택 형성 공정도로서, 각 도면의 (a)는 칩 영역(제 1 도의 도면부호 1)에서의 공정 단면도이고, (b)는 웨이퍼의 가장자리 영역(제 1 도의 도면부호 2)에서의 공정 단면도이다.

먼저, 제 2 도는 통상적인 방법으로, 실리콘 기판(1) 상에 소자분리막인 필드산화막(2)을 형성하고, 트랜지스터의 게이트 형성을 위하여 게이트 산화막(도면에 도시되지 않음) 및 게이트 전극용 폴리실리콘막(3)를 차례로 형성한 상태로서, 제 2 도 (a)와 같이 웨이퍼의 칩 영역에서는 활성영역 및 필드(Field) 영역이 동시에 존재하며, 제 2 도 (b)와 같이 칩이 형성되지 않을 웨이퍼의 가장자리에는 필드영역만 존재하게 된다.

이어서, 제 3 도는 게이트 마스크를 사유하여 칩 영역에서는 식각을 실시하여 상기 폴리실리콘막(3)을 패터닝하고[제 3 도(a)], 칩이 형성되지 않을 웨이퍼의 가장자리에서는 식각이 진행되지 않게 한다[제 3 도(b)].

이어서, 제 4 도와 같이 전체구조 상부에 층간절연막(4)를 형성한 다음, 콘택마스크인 감광막 패턴(5)을 형성하고, 콘택 식각을 실시한다. 이때 제 4 도(b)와 같이 칩 영역이 아닌 웨이퍼의 가장자리에서 폴리실리콘막(3)이 드러날때까지 층간 절연막(4) 모두 식각될 때, 제 4 도(a)와 같이 칩 영역에서는 아직 층간절연막(4)이 남아 있게 된다. 여기서 1차 식각을 중단한다.

계속해서 제 5 도와 같이 칩 영역에 남아있는 나머지 산화막 두께(t3)를 기준으로 2차 식각을 실시하여 콘택 홀을 형성한다.

결국, 층간절연막(4)을 관통하는 식각 공정의 경우, 예상되는 산화막두께(t1)의 50% 정도를 추가 식각하게 되는데, 본 발명의 경우, 2차 식각시 잔류 중간절연막(4) 두께인 t3을 기준으로 50% 정도를 추가 식각하게 된다.

상술한 바와 같은 공정을 진행하기 위한 칩 영역의 레이아웃(Layout)은 제 6 도(a)와 같으며, 나머지 영역에서의 레이아웃은 제 6 도(b)와 같다. 그리고, 도면부호 10은 게이트, 20은 필드영역, 30은 콘택을 각각 나타낸다.

제 7 도 및 제 8 도는 본 발명의 다른 실시예를 나타내는 단면도로서, 먼저, 제 7 도는 상기 일실시예의 제 4 도까지의 공정을 진행한 다음, 전체구조 상부에 산화막(6)을 형성한 상태이고, 제 8 도는 산화막(6)의 두께와 콘택 부위의 잔류 층간절연막 두께의 합을 기준으로 식각타겟을 결정하여 전면식각하여 산화막 스페이서(7)를 형성하는 동시에 콘택 부위의 실리콘 기판(1)을 노출시키는 방법으로 스페이서 폭 만큼 미세한 콘택 사이즈를 얻을 수 있다.

이상, 상술한 바와 같이 이루어지는 본 발명은 층간산화막의 두께가 두꺼운 콘택 식각 공정에서, 실리콘에 가해지는 식각 손상을 방지하여 콘택지역인 소오스/드레인 접합 지역의 누설전류 발생을 방지함으로써 소자와 특성 및 신뢰성을 향상시키는 효과가 있다.

제 1 도는 웨이퍼의 평면도,

제 2 도 내지 제 5 도는 본 발명의 일실시예에 따른 콘택 형성 공정도,

제 6 도는 칩영역과 그 밖의 영역의 레이아웃,

제 7 도 및 제 8 도는 본 발명의 다른 실시예를 나타내는 단면도,

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘 기판 2 : 필드산화막

3 : 폴리실리콘막 4 : 층간절연막

5 : 감광막 패턴 6 : 스페이서용 절연막

7 : 절연막스페이서

Claims (5)

1. 반도체 장치 제조 방법에 있어서,

   소정의 하부층이 형성된 웨이퍼의 칩 영역은 레이아웃을 따라 상기 소정의 하부층을 패터닝하고, 상기 웨이퍼의 칩이 되지 않을 영역은 상기 소정층을 패터닝하지 않은 상태로 놔두는 단계;

   웨이퍼 전면에 층간절연막을 형성하고, 콘택 마스크를 사용하여 상기 층간절연막을 식각하는 1차식각을 실시하되, 상기 칩이 되지 않을 영역에도 콘택 마스크를 사용한 식각을 실시하여 상기 소정의 하부층이 드러날 때 상기 1차식각을 멈추는 단계; 및

   상기 칩 영역에 잔류하는 콘택 부위의 상기 층간절연막 두께를 기준으로 식각타겟을 설정한 다음, 2차식각을 실시하는 단계

   를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
2. 제 2 항에 있어서,

   상기 소정의 하부층은 트랜지스터의 게이트 폴리실리콘층인 것을 특징으로 하는 반도체 장치 제조 방법.
3. 반도체 장치 제조 방법에 있어서,

   소정층의 하부층이 형성된 웨이퍼의 칩 영역은 레이아웃을 따라 상기 소정의하부층을 패터닝하고, 칩이 되지 않을 영역은 상기 소정의 하부층을 패터닝하지 않은 상태로 놔두는 단계;

   웨이퍼 전면에 층간절연막을 형성하고, 콘택 마스크를 사용하여 상기 층간절연막을 식각하는 1차식각을 실시하되, 상기 칩이 되지 않을 영역에도 콘택 마스크를 사용한 식각을 실시하여 상기 소정의 하부층이 드러날 때 상기 1차식각을 멈추는 단계; 및

   상기 웨이퍼 전면에 스페이서용 절연막을 형성하고 상기 스페이서용 절연막을 전면식각하되, 상기 칩 영역에 잔류하는 콘택 부위의 상기 층간절연막 두께와 상기 스페이서용 절연막 두께의 합을 기준으로 식각타겟을 설정한 다음 전면식각으로 2차 식각을 실시하는 단계

   를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
4. 제 3 항에 있어서 ,

   상기 소정의 하부층은 트랜지스터의 게이트 폴리실리콘층인 것을 특징으로 하는 반도체 장치 제조 방법.
5. 제 3 항에 있어서,

   상기 층간절연막은 산화막인 것을 특징으로 하는 반도체 장치 제조 방법.